JPS62165364A

JPS62165364A - 半導体装置

Info

Publication number: JPS62165364A
Application number: JP622586A
Authority: JP
Inventors: Nobuaki Hotta; 堀田　信昭
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-01-17
Filing date: 1986-01-17
Publication date: 1987-07-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に関し、特に素子として絶縁ゲート
型電界効果トランジスタを有する半導体装置に関する。

〔従来の技術〕

従来、絶縁ケート型電界効果トランジスタ（以下、ＭＩ
Ｓトランジスタと称する）を有する半導体装置は、第３
図に示すように、通常Ｐ型シリコン基板２１上に選択的
にフィールド酸化膜２２を形成し、このフィールド酸化
膜２２によって画成されるアクティブ領域上にゲート酸
化膜２３を介してゲート電極２４を形成し、かっこのゲ
ート電極２４をマスクとして自己整合法によりＮ型不純
物を基板２１に導入してＮ型ソース・ドレイン領域２５
．２６を形成し、これによりＮチャネルＭＩＳ）ランジ
スタを構成している。図中、２７は絶縁膜、２８．２９
はアルミニウム配線である。

〔発明が解決しようとする問題点〕

上述した従来のＭＩＳ）ランジスタ構造では、チャネル
長の短縮化に伴ってドレイン領域２６がらソース領域２
５に向かって伸びる空乏層の影響が無視できなくなり、
しきい値電圧の低下やパンチスルー状態を引き起こす。

この所謂短チヤネル効果を防止する対策としては、基板
濃度つまりシリコン基板２１の不純物濃度を高めて前記
した空乏層の伸びを抑える方法があるが、基板効果が大
きくなって基板電位の変動によるしきい値電圧の変動が
大きくなるために濃度の増大には限度がある。

このため、この種の半導体装置におけるチャネルの短縮
化に制限を受け、半導体装置の微細化及び高集積化を達
成するための障害になっている。

〔問題点を解決するだめの手段〕

本発明の半導体装置は、ＭＩＳ）ランジスタにおけるド
レイン領域からの空乏層の伸びを抑制して短チヤネル効
果を防止し、これにより半導体装置の微細化及び高集積
化を達成するものである。

本発明の半導体装置は、ＭＴＳ）ランジスクにおけるソ
ース・ドレイン領域間のチャネル領域下部に、ソース・
ドレイン領域を構成する不純物層よりも深い絶縁物領域
を形成し、この絶縁物領域によりドレイン領域からの空
乏層の伸びを抑制する構成としている。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の半導体装置の一実施例を示し、特に素
子としてのＭ■Ｓトランジスタ部位を示している。

図示のように、このＭＩＳトランジスタは、Ｐ型シリコ
ン基板１の主面にフィールド酸化１１！４を形成し、こ
のフィールド酸化膜４で画成されるアクティブ領域内の
基板主面にシリコン単結晶層８を形成し、このシリコン
単結晶層８及びシリコン基板１を含む範囲に夫々Ｎ型ソ
ース・ドレイン領域１３．１４を形成している。また、
シリコン単結晶層８上にはゲート酸化膜１０を介して多
結晶シリコンからなるゲート電極１１を形成している。

そして、このゲート電極１１の下側のチャネル領域下部
には、前記ソース・ドレイン領域１３，１４の不純物層
よりも深い絶縁物領域７を形成し、この絶縁物領域７に
よって前記ソース・ドレイン領域１３．１４を隔絶して
いる。

図中、１５はＰＳＧ　（リンガラス）等の層間絶縁膜、
１６．１７はアルミニウム配線である。

次に、前記ＭＴＳ）ランジスタの製造方法を、第２図（
ａ）〜（ｆ）を用いて説明する。

先ず、同図（ａ）のようにＰ型シリコン基Ｊ反１の主面
にシリコン酸化膜２とシリコン窒化膜３を所要パターン
に形成し、これをマスクにしてシリコン基板１の主面を
選択酸化することにより、所謂Ｌ　ＯＣＯＳ法によって
フィールド酸化膜４を形成する。その上で全面にフォト
レジスト層５を形成し、かつこのフォトレジスト層５の
Ｍ　Ｉ　Ｓ　＋−ランジスタのチャネル領域に相当する
領域に窓５ａを開設する。

次いで、同図（ｂ）のようにフォトレジスト層５をマス
クとして前記シリコン窒化膜３．シリコン酸化膜２をエ
ツチング除去し、更にシリコン基板１をエツチングして
ここに比較的深い溝６を形成する。そして、前記シリコ
ン窒化膜３を再度マスクに利用して前記溝６を選択的に
熱酸化し、同図（Ｃ）のように溝６内にシリコン酸化層
を絶縁物領域７として形成する。

次に、前記シリコン窒化膜３及びシリコン酸化膜２をエ
ツチング除去した後に、同図（ｄ）のように全面にＰ型
子結晶シリコン基板を気相成長法によって形成し、かつ
これにレーザアニールを施すことにより多結晶シリコン
を単結晶化する。そして、前記したアクティブ領域を覆
うようにフォトレジスト層９をパターン形成し、これを
マスクとして単結晶化されたシリコン膜８を選択エツチ
ングする。

その上で、同図（ｅ）のように前記単結晶化されたシリ
コン膜８の表面を熱酸化してゲート酸化膜１０を形成し
、更にこの上の全面に多結晶シリコン層１１を気相成長
法により成長する。また、この多結晶シリコン層１１上
にはゲート電極形状にフォトレジスト層１２を形成する
。

しかる上で、同図（ｆ）のように、前記フォトレジスト
層１２をマスクとして多結晶シリコン層１１をエツチン
グし、ゲート電極１１を形成する。

更に、このゲート電極１１を用いた自己整合法によって
砒素等のＮ型不純物を選択的に拡散させ、前記単結晶化
したシリコン膜８及びシリコン基板１にこの不純物を導
入する。これによりＮ型ソース・ドレイン領域１３．１
４が形成される。このとき、ソース・ドレイン領域１３
．１４の拡散不鈍物層の深さは前記絶縁物領域７よりも
深くならないように調整することが肝要である。

以下、ＰＳＧ等の絶縁膜１５を全面に被着し、ソース・
ドレイン引出開孔を開設した上でアルミニウム配線１６
．１７を形成することにより、前記第１図のＭＩＳ）ラ
ンジスタを完成する。

したがって、このように構成されたＭＴＳ）ランジスタ
によれば、シリコン基板１におけるソース・ドレイン領
域１３．１４間のチャネル領域下部には、ソース・ドレ
イン領域の拡散不純物層よりも深い絶縁物領域７が存在
しているため、ドレイン領域１４からソース領域１３に
向かう空乏層の伸びをこの絶縁物領域７によって抑制す
ることができる。このため、チャネル長を短くした場合
でも短チヤネル効果によるしきい値電圧の低下やパンチ
スルーを抑制でき、ＭＴＳ）ランジスタの微細化、高集
積化を実現することができる。

ここで、前記実施例でばＮチャネルＭＩＳ）ランジスタ
に適用した場合を示したが、ＰチャネルＭＩＳ）ランジ
スタを形成する場合でも同様に適用できる。

〔発明の効果〕

以上説明したように本発明は、ＭＩＳ）ランジスタにお
けるソース・ドレイン領域間のチャネル領域下部に、ソ
ース・ドレイン領域を構成する不純物層よりも深い絶縁
物領域を形成しているので、この絶縁物領域によりドレ
イン領域からの空乏層の伸びを抑制し、トランジスタの
チャネル長を短縮した場合においてもしきい値電圧の低
下やパンチスルー等の短チヤネル効果を防止して半導体
装置の微細化及び高集積化を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体装置の要部の断面図、第２図（
ａ）〜（ｆ）は本発明の半導体装置の製造方法を説明す
るための断面図、第３図は従来構造の断面図である。１・・・シリコン基板、２・・・シリコン酸化膜、３・
・・シリコン窒化膜、４・・・フィールド酸化膜、５・
・・フォトレジスト層、６・・・溝、７・・・絶縁物領
域、８・・・単結晶化したシリコン膜、９・・・フォト
レジスト層、１０・・・ゲート酸化膜、１１・・・多結
晶シリコン層（ゲート電極）、１２・・・フォトレジス
ト層、１３・・・ソース領域、１４・・・ドレイン領域
、１５・・・ＰＳＧ、１６．１７・・・アルミニウム配
線、２１・・・シリコン基板、２２・・・フィールド酸
化膜、２３・・・ゲート酸化膜、２４・・・ゲート電極
、２５・・・ソース領域、２６・・・ドレイン領域。

Claims

【特許請求の範囲】

（１）絶縁ゲート型電界効果トランジスタを有する半導
体装置において、前記トランジスタのソース・ドレイン
領域間のチャネル領域下部に、ソース・ドレイン領域を
構成する不純物層よりも深い絶縁物領域を形成したこと
を特徴とする半導体装置。
（２）絶縁物領域を半導体基板の酸化膜で構成してなる
特許請求の範囲第１項記載の半導体装置。