CN100345306C - 金属－绝缘体－半导体场效应晶体管 - Google Patents

金属－绝缘体－半导体场效应晶体管 Download PDF

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Abstract

一种MISFET半导体装置，它在P型SiC衬底上设有P型有源区(12)、n型源区(13a)及漏区(13b)、由热氧化膜组成的栅绝缘膜(14)、栅电极(15)、源电极(16a)及漏电极(16b)。有源区(12)由薄到能产生量子效应的高浓度P型掺杂层(12a)和厚的未掺杂层(12b)交互叠层形成。载流子渡越时，由于有源区杂质离子散射降低，沟道迁移率提高，在断开状态下由于有源区全体的耗尽层化耐压性提高。还有，由于被俘获在栅绝缘膜中及栅绝缘膜—有源区间的界面附近的电荷减少、沟道迁移率进一步提高。

Description

金属-绝缘体-半导体场效应晶体管
技术领域
本发明涉及利用化合物半导体层形成的金属-绝缘体-半导体场效应晶体管(MISFET)，特别是涉及适用于高耐压、大电流使用的MISFET。
背景技术
由于碳化硅(SiC)是禁带宽度比硅(Si)大的半导体，因此、它耐高压、而且融点高。由于这些特性、碳化硅是人们期望的应用于下一代功率器件、高频器件、高温工作器件等的半导体材料。还有、我们知道、碳化硅的晶体结构能够采取立方晶系的3C-SiC、六角晶系的6H-SiC、4H-SiC等多种结构。
图12是显示使用了现有碳化硅的n沟型MOS(Metal oxidesemiconductor)—FET(场效应晶体管)概略结构的剖面图。如图所示、在掺杂浓度为1×1018atoms·cm-3铝(P型杂质)的P型SiC衬底101上、外延生长含浓度5×1016cm-3铝(P型杂质)的P型沟道掺杂SiC层102，在沟道掺杂SiC层102内掺杂浓度1×1018cm-3的氮(n型杂质)、形成n型源区103a及漏区103b，在沟道掺杂SiC层102上形成由SiO2组成的栅绝缘膜104，在栅绝缘膜104上形成由Ni合金膜组成的栅电极105，在源区103a及漏区103b上分别形成由Ni合金膜组成的欧姆接触源电极106a及漏电极106b，在SiC衬底101的背面上形成由Ni合金膜组成的欧姆接触背面电极107。
在这样的结构中，在源电极106a和漏电极106b之间加一定的电压，在栅电极105上施加电压(栅电压)、对应栅电压、调制源区103a—漏区103b间的电流，得到开关动作。特别是，在SiC衬底上形成的MOSFET与Si衬底上形成的MOSFET相比具有高耐压特性，因此、作为能流通大电流的功率器件有很高的价值、与此同时也期待它用作高频器件。
发明内容
但是，在SiC衬底上设置高速工作功率器件时、由于它的用途当然期望提高它的沟道迁移率和耐压。这些要求不仅对SiC、也是产业界对GaAs、GaN、SiGe、SiGeC等一切用化合物半导体层作为有源区的半导体装置持续不断提出的课题。
加之，在上述现有MOSFET中，有化合物半导体层的半导体装置还有它特有的缺点。就是在上述现有的n沟型MOSFET的栅绝缘膜104—沟道掺杂SiC层102间的界面上存在许多界面能级和电荷，这些界面能级和电荷对理想的MOS器件特性带来坏影响。一般说，在Si衬底上形成的MOSFET中栅缘膜使用由Si衬底热氧化形成的Si02膜(热氧化膜)。这种热氧化膜的情况下、由于存在Si衬底表面Si原子的悬挂键，无论如何也存在一定程度的界面能级，界面能级的密度约为1010个左右。
另一方面，将SiC层的表面热氧化也形成SiO2膜(热氧化膜)、在SiC层与它上面SiO2膜之间的界面上存在1012个左右的界面能级和固定电荷。就是说、它存在比Si衬底上多2个数量级左右的界面能级和固定电荷。其原因是：在SiC层表面上、本来热氧化时必须除去的碳等作为杂质残留下来、还有被热氧化SiC层中的载流子用杂质(n型或者P型杂质)进入到热氧化膜中。
图13是现有n沟型MOSFET中载流子渡越时、即在反转状态下在栅电极105、栅绝缘膜104及沟道掺杂SiC层102内的能带图。如图13所示、在现有的n沟型MOSFET中、在栅绝缘膜104中被高密度界面能级和固定电荷俘获的正电荷引起MOSFET阈值电压变动，与此同时、渡越沟道的载流子(电子)受它与电荷相互作用的影响、产生沟道迁移率及跨导降低、高频响应特性等器件特性退化问题。同样、在P沟型MOSFET中、也有负电荷被俘获在栅绝缘膜中引起器件特性退化的问题。
还有，不仅用SiC衬底的器件，用GaAs、GaN等化合物半导体衬底的器件中也存在同样的问题。在化合物半导体的情况下、我们考虑构成元素不是单一的也是一个原因，在现在情况下、使用在化合物半导体衬底表面上形成的氧化膜作栅绝缘膜时、作为器件也难以得到能实用化的特性。还有，不只是在MOSFET中，在用氮氧化膜、氮化膜、其他的金属氧化膜(例如钽氧化膜等)作为栅绝缘膜使用时，由于被俘获的正或负的电荷也产生同样的问题。
本发明的目的是：在具有设置在化合物半导体衬底上的MISFET结构的半导体器件中、在确保高速工作和高耐压性的同时，寻求回避因栅绝缘膜—沟道区域间存在的界面能级和固定电荷引起的对晶体管特性恶劣影响的办法，提供电气的各种特性都优秀的半导体器件。
本发明的第1MISFET具备：设在衬底上的碳化硅层、在所述碳化硅层内相互隔离设置各含第1导电型杂质的两个高浓度掺杂区、被所述两个高浓度掺杂区夹持设置的含第2导电型杂质的有源区、设在所述有源区上的栅绝缘膜、设在所述栅绝缘膜上的栅电极。所述有源区具有：多层高浓度掺杂层，其包含所述第2导电型杂质；和多层半导体层，其由任一层均含有比所述高浓度掺杂层低的浓度的所述第2导电型杂质的低浓度掺杂层构成，或者由没有掺入杂质的非掺杂层构成；所述高浓度掺杂层比所述半导体层的膜厚要薄；所述多层高浓度掺杂层和所述多层半导体层交互层叠，并且层叠的最上层为所述半导体层。
采用这种结构，由于在半导体层中的杂质浓度低，因而在半导体层中的杂质离子散射就少，能得到特别高的沟道迁移率。另一方面、由于半导体层中的杂质浓度低，被俘获在栅绝缘膜和栅绝缘膜—有源区界面附近的第2导电型电荷数也减少，因电荷而对载流子渡越的妨害作用也减少。还有、在因量子效应载流子扩展时，因为第1导电型电荷被高浓度掺杂层内的杂质俘获、它能够补偿被俘获在栅绝缘膜中和栅绝缘膜——有源区界面附近的第2导电型电荷对载流子渡越的作用。因而，能够进一步提高沟道迁移率。
而且，尽管在有源区内平均的杂质浓度高、在断开状态下有源区全体耗尽化、因而有源区内不存在载流子、由掺杂浓度低的半导体层决定耐压，这样，在有源区全体上得到高耐压值。
将所述衬底与所述碳化硅层一体化设置、进一步把所述碳化硅层挖进具备沟槽的情况下，所述栅绝缘膜以及所述栅电极形成时覆盖所述沟槽的底面及侧面、所述两个高浓度掺杂区中的一方设置在所述碳化硅层的上面部上，另一方设在所述碳化硅层的背面部，由此、利用所述有源区的功能、能够得到在小面积下具有低电流消耗、低驱动电压、高增益特性的纵向型功率MISFET。
本发明的第2MISFET具备：设在衬底上的碳化硅层、设在所述碳化硅层上的栅绝缘膜、在所述碳化硅内相互隔离设置各含第1导电型杂质的两个高浓度掺杂区、在所述碳化硅层内被所述两个高浓度掺杂区夹持设置的含第1导电型杂质起到载流子渡越区域功能的第1有源区、设置在所述栅绝缘膜上的栅电极。所述第1有源区具有：多层高浓度掺杂层，其包含所述第2导电型杂质；和多层半导体层，其由任一层均含有比所述高浓度掺杂层低的浓度的所述第2导电型杂质的低浓度掺杂层构成，或者由没有掺入杂质的非掺杂层构成；所述高浓度掺杂层比所述半导体层的膜厚要薄；所述多层高浓度掺杂层和所述多层半导体层交互层叠。
采用这种结构，在第1有源区中，由量子效应在高浓度掺杂层中产生量子能级、局限在高浓度掺杂层中的载流子的波动函数保持某种程度的扩展。其结果是，载流子成为不仅存在于高浓度掺杂层中也存在于半导体层中的分布状态。在这种状态下、有源区的电位提高、由量子效应载流子成为从高浓度掺杂层向半导体层扩展的状态，载流子不断的供给到高浓度掺杂层和半导体层。而且、由于载流子流过杂质浓度低的半导体层，因杂质离子散射降低、能得到高的沟道迁移率。另一方面、在断开状态下、第1有源区全体耗尽化，由于在第1有源区内不存在载流子、耐压就由杂质浓度低的半导体层决定、在第1有源区全体上能得到高的耐压值。由此、利用第1导电型的第1有源区、在第1、第2高浓度掺杂区间流过大电流，由此构成并起到ACCUFET功能的MISFET中，能够同时实现高沟道迁移率和高耐压。
由于在所述第1有源区中与所述栅绝缘膜相接的区域被所述半导体层占据，进入半导体层热氧化形成的栅绝缘膜中的杂质浓度也低，被俘获在栅绝缘膜中的第2导电型的电荷数也减少，因电荷对载流子渡越的妨碍作用也减小。
在所述第1有源区和所述栅绝缘膜之间的区域以及夹持所述第1有源区、与所述栅绝缘膜相对的区域中至少某一方的区域上、进一步设置含第2导电型杂质的第2有源区，由此、更能提高沟道下方的耐压。
所述第2有源区通过将多个半导体层和至少一个高浓度掺杂层层叠而构成，该高浓度掺杂层含有比该半导体层的浓度高的载流子用杂质，其膜厚比该半导体层薄、可以因量子效应形成载流子的分布，在断开状态下、耗尽层扩展到第2有源区全体上，因而能够更进一步提高耐压。
将所述衬底和所述碳化硅层一体化设置，进一步挖进所述碳化硅层形成沟槽、将所述栅绝缘膜以及所述栅电极覆盖在所述沟槽的底面和侧面，将所述两个高浓度掺杂区中的一方设在所述碳化硅层的上面部，将另一方设在所述碳化硅层的背面部，利用第1、第2有源区的功能能够在小面积下得到具有低电流消耗、低驱动电压、高增益特性的纵向型功率MISFET。
所述高浓度掺杂层是SiC层，所述高浓度掺杂层的厚度大于1个单原子层小于20nm。
所述半导体层是SiC层，所述半导体层的厚度大于10nm小于100nm。
附图说明
图1是显示第1实施方式n沟型MOSFET概略结构的剖面图。
图2(a)、(b)是显示具有第1实施方式基本结构的有源区沿纵深方向铝的浓度分布与载流子分布关系的模式图、以及显示沿有源区的深度方向价电子带端形状的部分能带图。
图3是显示第1实施方式的n沟型MOSFET处于反转状态时，栅电极、栅绝缘膜及有源区内的能带图。
图4(a)～(d)是显示第1实施方式中n沟型MOSFET制造工程的剖面图。
图5(a)、(b)是显示第1实施方式的第1变形例中，沿有源区深度方向氮的浓度剖面分布与载流子分布关系的模式图、以及显示沿有源区深度方向导带端形状的部分能带图。
图6是显示第1实施方式变形例的P沟型MOSFET处于反转状态时能带结构的能带图。
图7是显示第2实施方式中ACCUFET结构的剖面图。
图8是显示第2实施方式的第1变形例中ACCUFET结构的剖面图。
图9(a)、(b)是第3实施方式中纵向型功率MOSFET的俯视图及剖面图。
图10(a)～(c)是显示第3实施方式的纵向型MOSFET制造工程中到形成由δ掺杂层和未掺杂层叠层膜组成的有源区为止的工程的剖面图。
图11(a)～(c)是显示第3实施方式的纵向型MOSFET制造工程中形成由δ掺杂层和未掺杂层叠层膜组成的有源区后的工程的剖面图。
图12是显示现有的使用碳化硅(SiC)的n沟型MOSFET结构的剖面图。
图13是现有的n沟型MOSFET中反转状态时在栅电极、栅绝缘膜及沟道掺杂SiC层中的能带图。
图14是显示第1实验例中形成的有源区沿深度方向掺杂剂的浓度分布图。
图15显示用C-V法测量第1实验例中的肖特基二极管的杂质浓度、获得的测量结果。
图16显示与第1实验例相关的6H-SiC衬底中δ掺杂层能带端的光荧光谱测量结果。
图17(a)、(b)依次是显示第1实验例中6H-SiC层的电子迁移率的温度依存关系和电子浓度的温度依存关系的数据。
图18是显示第1实验例中样品A、B中电子迁移率的温度依存关系的数据。
图19(a)、(b)是显示第1实验例的样品A中导带端能带结构的模拟结果图、以及载流子浓度分布的模拟结果图。
图20(a)、(b)是显示第1实验例的样品B中导带端能带结构的模拟结果图、以及载流子浓度分布的模拟结果图。
图21是第2实验例中的ACCUFET的剖面图。
图22是显示以第2实验例作成的ACCUFET的I-V特性图。
图23显示根据图22的数据计算所得的有效沟道迁移率与栅电压的依存性。
最佳实施方式
第1实施方式
首先，说明第1实施方式，它是将量子效应应用于由具有陡峻浓度剖面分布的δ掺杂层和未掺杂层(低浓度掺杂层)叠层结构组成的n沟型MOSFET的例子。
图1是显示本实施方式n沟型MOSFET的概略结构剖面图。如该图所示、在浓度1×1018atoms·cm-3铝(P型杂质)掺杂的P型SiC衬底11上、具备：铝掺杂的P型有源区12，在有源区12的一部分上注入浓度为1×1018cm-3氮形成的n型源区13a及漏区13b，在有源区12上形成的由SiO2组成的栅绝缘膜14，在栅绝缘膜14上形成的由Ni合金膜组成的栅电极15，在源区13a及漏区13b上分别形成由Ni合金膜组成的欧姆接触源电极16a及漏电极16b，在SiC衬底11的背面上形成由Ni合金膜组成的欧姆接触背面电极17。此外、为了使与背面电极17的欧姆接触容易实现在SiC衬底11上掺杂了高浓度的P型杂质，该P型杂质没必要掺杂到衬底11全体上、可以仅仅掺杂在SiC衬底11的下端部上。或者也可以在SiC衬底11上掺杂P型低浓度杂质。进一步、因为背面电极17不是必须设置的，不设背面电极时SiC衬底全体也可以是未掺杂层。
这里，本实施方式的特征如图1右方扩大显示的那样，有源区12的下部是厚度1500nm的未掺杂层，有源区的上部是含高浓度铝(例如：1×1018atoms·cm-3)、厚约10nm的P型掺杂层12a和由未掺杂6H-SiC单晶组成的厚约50nm的未掺杂层12b交互叠层生长各5层形成的叠层部。而且、由于叠层部中的P型掺杂层12a形成的很薄以使因量子效应载流子能渗进未掺杂层12b，因而能发挥如下的特殊效果。
图2(a)、(b)是显示具有本实施方式基本结构的有源区12中沿叠层部深度方向P型杂质铝浓度剖面分布与载流子分布关系的概念图、以及沿有源12叠层部深度方向价电子带端形状的能带图。这里是用在未掺杂层12b(低浓度掺杂层)铝的浓度5×1015atoms·cm-3、P型掺杂层12a(高浓度掺杂层)的铝浓度为1×1018atoms·cm-3情况作成的模型。
这里，P型掺杂层12a的杂质浓度剖面分布图如图2(a)所示对于未掺杂层12b来说几乎成δ函数形状。也就是说、将P型掺杂层12a称作δ掺杂层。还有、如图2(b)所示，有源区12全体的价电子带端如图中虚线所示、成为P型掺杂层12a的价电子带端和未掺杂层12b的价电子带端连接的形状。此外，虽然P型掺杂层12a的杂质浓度最好浓到位于费米能级Ef上方的程度、但是P型掺杂层12a的杂质浓度也可以不浓到那种程度。
如图2(a)所示，在本实施方式有源12的叠层部中，由于P型掺杂层12a的厚度薄到10nm左右，在P型掺杂层12a中因量子效应产生量子能级，局限在量子阱P型掺杂层12a中的空穴的波动函数具有一定程度的扩展。就是说、如图中虚线所示，空穴成为不仅存在于P型掺杂层12a而且也存在于未掺杂层12b中的分布状态。其结果是负电荷被P型掺杂层12a中的杂质俘获。
另一方面，考虑在栅电极15上几乎不施加电压的状态、也就是断开状态下，在源区13a和漏区13b之间施加电压的情况。这时、在漏区13a和有源区12中的叠层部之间耗尽层扩大，在本实施方式的n沟型MOSFET中，因为P型掺杂层12a的厚度极薄，有源区12的叠层部全部的耗尽层宽度依赖于未掺杂层12b的杂质浓度而定。就是说、一般说杂质浓度越低导带端的倾斜变缓、耗尽层的宽度扩展，从未掺杂层12b扩展的耗尽层从两侧侵蚀狭窄的P型掺杂层12a，其结果是，有源区12中叠层部全部耗尽层化。因此、在本实施方式的MOSFET中，得到对源·漏间的电压很大的耐压值。
图3是在本实施方式的n沟型MOSFET中、在栅电极15上施加电压V、载流子渡越时、也就是说反转状态时，在栅电极15、栅绝缘膜14及有源区12上的能带图。
在图3所示的反转状态下，由对应施加电压V的电位eV电子集中在向下方弯曲的导带端的端部，这些电子对应源区13a和漏区13b间的电位渡越有源区12沟道层部分。那时、载流子(这里是电子)的浓度呈现在栅绝缘膜14的正下方是高浓度、越向下方浓度越低的分布(参照图3)，实际上、在栅绝缘膜14正下方的区域未掺层12b占了几乎沟道层的大部分。但是、因为在未掺杂层12b中几乎没有掺杂杂质，对于渡越未掺杂层12b的载流子(电子)杂质离子散射很少。就是说、因为妨碍载流子渡越有源区12的杂质离子散射很少、所以能得到高的沟道迁移率。
还有，MOSFET的栅绝缘膜在几乎所有的情况下都是由衬底热处理形成的氧化膜，未掺杂层12b热氧化形成的栅绝缘膜14中被俘获的电荷很少。例如、在P型SiC层上形成热氧化膜时，由于存在于P型SiC层中的P型杂质(例如Al、B等)进入氧化膜中，在氧化膜中产生正的固定电荷。另一方面、在n型SiC层上形成热氧化膜时，由于n型SiC层中存在的n型杂质(例如N、P等)进入氧化膜中，在氧化膜中产生负的固定电荷。但是、在有本实施方式有源区结构的情况下，在占沟道层大部分的未掺杂层12b中即使含有的杂质浓度低于在通常的MOSFET中为控制阈值所必要的掺杂浓度、也能适当控制阈值。其结果是，因为热氧化时进入栅绝缘膜14中的杂质(在本实施方式中P型杂质是Al)浓度低、在热氧化栅绝缘膜14中产生的正的固定电荷数比现有的MOSFET降低。还有、被位在栅绝缘膜14正下方的未掺杂层12b间的界面附近区域内存在的界面能级俘获的电荷(这种情况下是正电荷)也比通常的MOSFET中的为控制阈值所具有的高杂质掺杂浓度的情况低。
而且，如果2(a)所示，在P型掺杂层12a中的杂质上俘获负的电荷，在MOSFET的工作状态下、主要是电子渡越杂质离子散射少的未掺杂层12b。其结果是，如图3所示，在有源区12叠层部中滞留的负电荷就起到抵消因栅绝缘膜中正的固定电荷和被俘获在栅绝缘膜—有源区域界面附近的正电荷而产生的电场的作用。就是说、由于被P型掺杂层12a中的杂质(本实施方式中是铝原子)俘获的电荷补偿了被俘获在栅绝缘膜中和栅绝缘膜—有源区间界面附近的电荷的作用、妨碍载流子渡越的作用被抑制，提高了沟道迁移率。
此外，在沟道层中含n型杂质的P沟型MOSFET中，被在高浓度掺杂层(δ掺杂层)中的杂质俘获的正电荷能够补偿被栅绝缘膜中和栅绝缘膜—有源区间的界面附近俘获的负电荷的作用。
而且，由所述作用而得到的沟道迁移率提高的效果和耐压提高的效果，能够实现高耐压、低导通电阻、大电流容量、高跨导，能够形成具有低功耗、高增益特点的MOSFET。还有、采用本实施方式，由于沟道迁移率的提高、当然期望高频特性也能提高。
此外，在本实施方式中，有源区12叠层部最上层用的是厚约50nm的未掺杂层12b，但是本发明并不限定这样的实施方式。例如、有源区叠层部的最上层也可以是厚约50nm-200nm左右的未掺杂层，最上层的厚度由在耐压性和电流量二者中更重视哪一个进行适当调整。
此外，用低浓度掺杂层(在本实施方式中是P型低浓度掺杂层)代替有源区中的未掺杂层也能得到所述效果。这一点将在后面叙述。
其次，说明本实施方式MOSFET的制造工程。图4(a)～(d)是显示本实施方式中n沟型MOSFET制造工程的剖面图。此外、用6H-SiC层，交互叠层生长未掺杂层(低浓度掺杂层)和高浓度掺杂层(δ掺杂层)的具体的装置和方法如专利申请2000-58964号说明书及附图记载的那样。
首先，是图4(a)所示的工程，准备P型SiC衬底11。在本实施方式中、用具有主面与{11-20}面(A面)一致方位的4H-SiC衬底作为SiC衬底11。但是，也可以用具有主面从(0001)面(C面)偏离数度方位的SiC衬底。SiC衬底11的直径是25mm。首先，在流量5(l/min)的氧鼓泡的水蒸气气氛中，将SiC衬底11在1100℃下热氧化3小时左右、在表面上生成厚约40nm的热氧化膜后，用缓冲的氟酸(氟酸∶氟化铵水溶液＝1∶7)去除热氧化膜。而且、将SiC衬底11设置在CVD装置的腔室内，将腔室减压到10-6Pa左右(_10-8Torr)的真空度。
其次，是图4(b)所示的工程，在腔室内通入稀释气体流量为2(l/min)的氢气和流量为1(l/min)的氩气、使腔室内的压力变为0.0933MPa、衬底温度控制在1600℃。一面将氢气和氩气的流量保持上述的一定值、一面向腔室内导入原料气体流量为2(ml/min)的丙烷气体和流量为3(ml/min)的硅烷气体。原料气体用流量为50(ml/min)的氢气稀释。这时、掺杂用气体供给用的脉冲阀是完全关闭的。这样、在SiC衬底11的主面上外延生长由未掺杂SiC单晶组成的厚约1500nm的未掺杂层12b(低浓度掺杂层)。
但是，如专利申请2000-58964号说明书及附图记载的那样，为供给掺杂气体例如含10％三甲基铝(Al(CH3)3)的氢气、先将掺杂气体收纳在高压气瓶内，在高压气瓶和掺杂气体供给用配管间设有脉冲阀。
再次，不改变腔室内的稀释气体、原料气体的供给量、温度等条件，打开脉冲阀脉冲状供给含P型杂质铝的气体(掺杂气体)、在SiC衬底11的主面上形成厚约10nm的P型掺杂层12a(高浓度掺杂层)。而且、一面供给原料气体和稀释气体，一面反复开闭脉冲阀，由此能够在腔室内SiC衬底11的正上方脉冲状供给掺杂气体。
而且，当P型掺杂层12a的外延生长完结后，立即停止掺杂气体的供给，就是说、在脉冲阀完全关闭的状态下，在SiC衬底11上供给丙烷气体和硅烷气体，在SiC衬底11的主面上外延生长厚约50nm的由未掺杂SiC单晶组成的未掺杂层12b(低浓度掺杂层)。
这样，一面供给原料气体，同时开闭脉冲阀导入掺杂气体(含三甲基铝的氢气)形成P型掺杂层12a，在关闭脉冲阀的状态下不供给掺杂气体、仅供给原料气体形成未掺杂层12b，将这一过程反复各操作40次、形成P型掺杂层12a和未掺杂层12b各5层交互叠层构成的有源区12中的叠层部。占据有源区12中上部的叠层部(就是厚10nm的δ掺杂层和厚50nm的未掺杂层组成的叠层部)上的平均铝浓度约为1×1017atoms·cm-3、该叠层部热氧化后的总厚度是300nm。这时，所述叠层部最上层是未掺杂层12b。
此外，占据叠层部最上层的未掺层12b的厚度也可以比其他未掺杂层12b厚50nm左右。但是、因为这种情况下MOSFET的阈值电压变高，需要根据栅绝缘膜—有源区间界面的界面能级的坏影响、将沟道迁移率和阈值电压调整到希望的条件，由此能够决定最上部的未掺杂层12b的厚度。
再次，是图4(c)所示的工程，在有源区12上形成覆盖栅电极形成区域、在源·漏区部分上开口的、由氧化硅膜组成的注入掩膜19后，将衬底温度加热到500～800℃，从注入掩膜19的上方进行氮离子注入。进一步、在1500℃下进行10分钟的退火使杂质活性化，形成n型杂质浓度约1×1018atoms·cm-3的源区13a和漏区13b。这时、具体的说由在500℃下、进行离子的加速电压及剂量分别为：30keV及5×1013atoms·cm-2、60keV及6×1013atoms·cm-2、100keV及8×1013atoms·cm-2、110keV及5×1013atoms·cm-2、130keV及10×1013atoms·cm-2、180keV及15×1013atoms·cm-2、240keV及10×1013atoms·cm-2的多级离子注入形成源区13a漏区13b。
再次，是图4(d)所示工程，除去注入掩膜19后，用RCA清洗等将有源区12的表面层洗净后，在约1100℃下将有源区12最上层的未掺杂层12b的表面部(约15nm厚的部分)进行热氧化、形成由厚约30nm的热氧化膜组成的栅绝缘膜14。其次、将栅绝缘膜14中位于源区13a及漏区13b上方的部分除去形成开口部，用真空蒸发法在开口部上形成由Ni合金膜组成的的源电极16a及漏电极16b。进一步、在1000℃下进行3分钟的退火以形成源、漏电极16a、16b与有源区12的欧姆接触。接着，在栅绝缘膜14上蒸发Ni，形成由Ni膜组成的栅长约5μm的栅电极15。
就由所述工程形成的MOSFET，调查了它的漏电流与漏电压的关系(电流电压特性)对栅电压的依存性，在源电极16a和漏电极16b之间施加一定的电压、由在栅电极15上施加电压时，对应栅电极15上施加的电压、由适当的源—漏间的电流—电压特性得到开关动作。而且，在本实施方式的n沟型MOSFET中、即使漏电压大于200V也不击穿得到稳定的漏电流，在断开状态下绝缘击穿电压大于600V、导通电阻也减少到1mΩ·cm2。
还有，为了比较调查了具有图12所示结构的现有MOSFET(P型沟道掺杂SiC层102的杂质浓度是1×1017cm-3)和本实施方式MOSFET的跨导。其结果，在本实施方式的MOSFET中得到比现有MOSFET约3倍的跨导。
就是说能够确认：在所述的本实施方式的n沟型MOSFET中、由于沟道迁移率提高的结果，能够实现高的跨导。
第1实施方式的变形例
应用所述图1所示的n沟型MOSFET结构，也能够构成沟道迁移率高的P沟型MOSFET。
这种情况下、将第1实施方式中各部分的导电类型反转，形成P沟型MOSFET，能够补偿被俘获在栅绝缘膜—有源区间的界面附近的负电荷的作用。
就是说、可以用n型SiC衬底代替图1所示的P型SiC衬底，用高浓度n型杂质(例如氮)δ掺杂的n型掺杂层代替P型掺杂层，设置由P型杂质(例如铝)注入形成的P型源区及漏区代替n型源区13a及漏区13b。而且，由δ掺杂层的n型掺杂层和未掺杂层叠层结构的基本效果，因杂质离子散射降低而能够得到沟道迁移率的提高、耐压性的提高。
图5(a)、(b)是显示本变形例中沿有源区深度方向n型杂质氮的浓度剖面分布与载流子分布关系的模式图、以及沿有源区深度方向导带端形状的部分能带图。
如图5(a)所示、因为在未掺杂层内杂质离子散射少，所以在未掺杂层内得到特别高的电子迁移率。还有，如图5(b)所示，有源区全体的导带端成为如图中用虚线所示的n型杂质层的导带端和未掺杂层的导带连接起来的形状。而且，在有源区全体耗尽层化的状态下，当然在未掺杂层及n型掺杂层中不存在载流子，因此与第1实施方式相同显示高耐压性。
图6是在本变形例的P沟型MOSFET中在衬底一侧施加正电压V、载流子渡越时、就是说在反转状态时，在栅电极、栅绝缘膜及有源区的能带图。
在图6所示的反转状态下、对应施加电压V，价电子带端以电位eV向上方弯曲、空穴集聚在向上方弯曲的价电子带端的端部，这些空穴对应源区—漏区间的电位差、渡越成为有源区沟道层的部分。那时、载流子的浓度(这里是空穴)在栅绝缘膜的正下方是高浓度、越向下方浓度越低(参照图6)，由与已经说明过的n沟型MOSFET情况同样的作用、能得到高的沟道迁移率。
还有，因为杂质浓度低的未掺杂层热氧化形成的栅绝缘膜中固定电荷的数目也减少，对于渡越沟道层的空穴的作用也减少，提高沟道迁移率。如5(a)所示，因为n掺杂层的厚度薄到10nm左右、该有源区的电位抬高，在载流子渡越状态下，在n型掺杂层中产生因量子效应引起的量子能级，这个电位势垒具有一定程度的平滑倾斜，与此同时，局限于电位中的电子的波动函数保持一定程度的扩展，其结果是正电荷被俘获在n型掺杂层的杂质中。而且由被俘获在n型掺杂层杂质中的正电荷产生与已经说明的n沟型MOSFET同样的作用、补偿被俘获在栅绝缘膜中及栅绝缘膜—有源区间的界面附近的负电荷的作用，提高沟道迁移率。
第2实施方式
其次、说明与利用δ掺杂层和未掺杂层的叠层结构、发挥作为大电流开关晶体管功能的ACCUFET(Accumulation Mode FET)相关的第2实施方式。
图7示出本实施方式中ACCUFET结构的剖面图。如该图所示，在掺杂浓度为1×1018atoms·cm-3铝(P型杂质)的P型SiC衬底30上形成平均浓度约1×1017atoms·cm-3铝掺杂的P型下部有源区31，在下部有源区31上形成平均浓度约1×1017atoms·cm-3氮掺杂的n型上部有源区32，在上部有源区32和下部有源区31内注入浓度为1×1018cm-3氮形成n型源区33a及漏区33b，在上部有源区32上形成由SiO2组成的栅绝缘膜34，在栅绝缘膜34上形成由Ni合金膜组成的栅电极35，在源区33a及漏区33b上分别形成由欧姆接触Ni合金膜组成的源电极36a及漏电极36b，在SiC衬底30的背面上形成由欧姆接触Ni合金膜组成的背面电极37。
这里，如图7右方放大所示，下部有源区31由含高浓度(例如1×1018atoms·cm-3)铝的厚约10nm的P型掺杂层31a和由未掺杂SiC单晶组成的厚约50nm的未掺杂层31b交互、各约40层叠层构成，总厚度约2400nm。而且，由于P型掺杂层31a薄到因量子效应载流子能够渗入未掺杂层31b的程度，如图3(a)所示、伴随着载流子的渗入，负电荷被俘获在P型掺杂层31a上。
另一方面，如图7右方扩大所示，上部有源区32由含高浓度氮(例如：1×1018atoms·cm-3)厚约10nm的n型掺杂层32a和未掺杂SiC单晶组成的厚约50nm的未掺杂层32b交互、叠层各5层形成，总厚度约300nm。而且，由量子效应在n型掺杂层32a上产生量子能级、局限在n型掺杂层32a中的电子波动函数保持一定程度的扩展。其结果是，如图5虚线所示，电子成为不仅存在于n型掺杂层32a中、而且也存在于未掺杂层32b的分布状态。在这种状态下、上部有源区32的电位升高，由量子效应电子变成从n型掺杂层32a扩展到未掺杂层32b的状态，电子不断的供给到n型掺杂层32a、未掺杂层32b。而且、由于电子是流过杂质浓度低的未掺杂层32b，杂质离子散射减少，得到高的沟道迁移率。另一方面、在关断状态下，上部有源区32全体耗尽层化，由于在上部有源区32内不存在电子、耐压就由杂质浓度低的未掺杂层32b规定，在上部有源32全体上得到高耐压值。由此，利用上部有源区32构成的能在源·漏区33a、33b间流过大电流的ACCUFET中，能同时实现高沟道迁移率和高耐压。
还有，如图5(a)所示，由于在未掺杂层32b中杂质浓度低，将上部有源区32b用作沟道层时、因为被俘获在栅绝缘膜34和栅绝缘膜—上部有源32间的界面附近的电荷减少、这样就能提高沟道迁移率，因杂质离子散射的降低能提高沟道迁移率和提高耐压性。
进一步，调查了本实施方式的ACCUFET的电流特性(漏电流与漏电压的关系)对栅电压的依存性，与第1实施方式中的n沟型MOSFET相比饱和电流量进一步增大。进一步，即使漏电压大于400V也不击穿、能得到稳定的漏电流，断开状态下绝缘击穿电压大于600V、导通电阻也实现了1mΩ·cm2的低值。
需特别指出的是，ACCUFET的特点是饱和电流大、导通电阻小，它还没达到实用化的原因之一在于断开状态下缺乏耐压性这一难点。但是，在本实施方式的ACCUFET中，因为利用了所述的δ掺杂层和未掺杂层的叠层结构，也能确保在断开状态下的高耐压性，朝ACCUFET的实用化迈进了一大步。
此外，本实施方式ACCUFET的制造工程基本上与第1实施方式中n沟型MOSFET的制造工程几乎没有变化，省略说明。
此外、在本实施方式中，设置了δ掺杂层和未掺杂层交互叠层而成的下部有源区31，但是没有下部有源区也可以。还有，也可以设置均匀的低浓度掺杂层或者未掺杂层代替下部有源区。但是，由于设置由δ掺杂层和未掺杂层交互叠层而成的下部有源区31、更进一步提高了沟道下方区域的耐压。
第2实施方式的变形例
图8是显示本变形例ACCUFET结构的剖面图。在该变形例中、在图7所示第2实施方式的ACCUFET中的上部有源区32上具有与下部有源区31同样结构的有源区，就是说、具备由P型掺杂层31a和未掺杂层31b各3层叠层而成的正下方有源区31′。其它的结构与图7所示第2实施方式的ACCUFET相同。
在本变形例的ACCUFET中、与第2实施方式一样上部有源区32成为沟道层，而且由于在栅绝缘膜34的正下方的正下方有源区31′中存在含低浓度杂质的未掺杂层31b，因为被俘获在栅绝缘膜34和栅绝缘膜—上部有源区间界面附近的电荷减少、引起沟道迁移率提高，因杂质离子散射的抑制作用引起沟道迁移率提高、因在断开状态下沟道层全体的耗尽层化作用引起耐压性提高。
还有，电位被提高时，如图2(a)所示、因为负电荷被在下方有源区31′中的P型掺杂层31a中的杂质俘获，由补偿被俘获在栅绝缘膜34—正下方有源区域31′间的界面附近的正电荷的作用，能进一步提高沟道迁移率。特别是与第2实施方式相比，因为存在正下方有源区31′的P型掺杂层31a、而该层又含有将负电荷俘获在栅绝缘膜34正下方的杂质，因而能够更显著发挥补偿被俘获在栅绝缘膜34-正下方有源区31′间界面附近的正电荷的作用。
第3实施方式
下面，说明与利用δ掺杂层和未掺杂层叠层结构的纵向型MOSFET相关的第3实施方式。
图9(a)、(b)是本实施方式的纵向型功率MOSFET的俯视图和剖面图。但是，在图9(a)中，显示的是除去源电极49而且将层间绝缘膜48作透明体处理时的平面状态。
如图9(a)、(b)所示，本实施方式的纵向型功率MOSFET具有将许多单元矩阵状排列的结构。而且具备掺杂1×1018atoms·cm-3氮(n型杂质)的n型SiC衬底40、在SiC衬底40上形成的掺杂浓度为2×1017atoms·cm-3氮的n-SiC层41、在n-SiC层41上形成的掺杂氮浓度为1×1016atoms·cm-3P型SiC层42、在P型SiC层42内由离子注入形成的含氮浓度约1×1018atoms·cm-3n+型源区44、在P型SiC层42中两个单元源区44之间夹持的区域内由离子注入形成的含铝浓度约1×1018atoms·cm-3的P+型接触区45、贯通P型SiC层42形成到达n-型SiC层41的沟槽51、沿沟槽51的侧面和底面形成的由δ掺杂层及未掺杂层叠层组成的含铝平均浓度为2×1017atoms·cm-3的有源区43、在有源区43上形成由SiO2组成的栅绝缘膜46、在栅绝缘膜46上形成由多晶硅组成的栅电极47、覆盖栅电极47的层间绝缘膜48、覆盖衬底，与各单元n+型源区44及P+型接触区45接触的由Ni合金膜组成的源电极49、覆盖SiC衬底40的背面由Ni合金膜组成的漏电极50。
而且，所述有源区43由含高浓度(例如，1×1018atoms·cm-3)铝的厚约10nm的P型掺杂层43a和由未掺杂SiC单晶组成的厚约50nm的未掺杂层43b交互各5层的叠层构成，就是说，总厚度约300nm。而且，由于P型掺杂层43a薄到因量子效应载流子能够渗入到未掺杂层43b的程度，如图2(a)所示，伴随着载流子的渗入负电荷被俘获在P型掺杂层43a上。
采用本实施方式的纵向型功率MOSFET、在多晶硅栅电极47上施加偏置电压的状态下，由于在漏电极50和源电极49之间施加电压，载流子(电子)渡越介于栅绝缘膜46和P型SiC层42及n-型SiC层41之间的有源区43。而且、由施加在栅电极47上的电压能调制源·漏间的电流，得到开关动作。这时，如在所述第1实施方式中说明的那样，由于被俘获在栅绝缘膜46中和栅绝缘膜—有源区间的界面附近的电荷减少、沟道迁移率提高，还有，由于占有源区43大部分的未掺杂层43b中杂质少，因杂质离子散射的减少沟道迁移率也提高，而且，在断开状态下耐压也提高。并且因为负电荷被俘获在有源区43内的P型掺杂层43a的杂质上，因而能补偿被俘获在栅绝缘膜46-有源区43间的界面附近的正电荷的作用，能够进一步提高沟道迁移率。
这时，漏电压即使大于700V也不击穿、能得到稳定的漏电流，断开状态下的绝缘击穿电压大于i000V。进一步，阈值电压附近的跨导与设置均一掺杂有源区的器件相比高了约3倍，还有，导通电阻也减小了。其结果是能够达到沟道迁移率提高3倍等特性的改进，能够形成具有低电力消耗、低驱动电压、高增益等特点的MOSFET。
其次，说明本实施方式中纵向型功率MOSFET的制造方法。图10(a)～(c)及图11(a)～(c)示出本实施方式中纵向型MOSFET的制造工程的剖面图。
首先是图10(a)所示的工程，在n型SiC衬底40上由in-Situ掺杂法一面掺杂浓度为2×1017atoms·cm-3的氮一面外延生长n-型SiC层41，然后，用in-Situ掺杂法一面掺杂浓度为1×1016atoms·cm-3的铝一面外延生长P型SiC层42。
其次，是图10(b)所示工程，形成由氧化硅膜51及Ni膜52组成的、将沟槽形成区开口的腐蚀掩膜，采用CF4和O2气体进行反应离子刻蚀、形成贯通P型SiC层42到达n-型SiC层41途中的沟槽51。
下面，是图10(C)所示工程，按照第1实施方式中已说明的顺序、一面供给原料气体同时开闭脉冲阀、导入掺杂质气体(含三甲基铝的氢气)形成P型掺杂层43a，使脉冲阀处于关闭状态不供给掺杂质气体仅供应原料气体形成未掺杂层43b，将上述动作各反复操作5次、形成由P型掺杂层43a和未掺杂层43b交互各5层叠层而成的有源区43。有源区43中的平均铝浓度是约1×1017atoms·cm-3，有源区43的总厚度是300nm。
然后，是图11(a)所示的工程，在1100℃温度下将有源区43的表面部热氧化、形成热氧化膜。进一步，在它上面堆积多晶硅膜后将热氧化膜及多晶硅膜图形化，形成填埋沟槽51的栅绝缘膜46和多晶硅栅电极47。这时，位于两个单元中间的热氧化膜及多晶硅膜的一部分保留下来，将它作为离子注入掩膜54。而且，从栅电极47及离子注入掩膜54的上方，向P型SiC层42内进行氮离子(N+)的注入，形成含浓度为1×1018atoms·cm-3氮的n+型源区44。这时，源区44a是在500℃温度下，离子加速电压及剂量分别为：30keV及5×1013atoms·cm-2、60keV及6×1013atoms·cm-2、100keV及8×1013atoms·cm-2、110keV及5×1013atoms·cm-2、130keV及10×1013atoms·cm-2、180keV及15×1013atoms·cm-2、240keV及10×1013atoms·cm-2的多段离子注入形成。
接着，是图11(b)所示工程，仅仅除去离子注入掩膜54后，在衬底上堆积由氧化硅膜组成的层间绝缘膜48，在被离子注入掩膜覆盖的区域上开口。而且，从层间缘绝膜48的上方，向P型SiC层42内注入铝离子(Al+)、形成含浓度为1×1018atoms·cm-3铝的P +型接触区域45。
然后，是图11(c)所示工程，在用腐蚀法仅仅去除层间绝缘膜48中位在n+源区44一部分上的部分后、用真空蒸发法在衬底的表面和背面堆积Ni合金膜，形成源电极49和漏电极50。
此外，在本实施方式中，就在一个衬底上并列多个单元的纵向型功率MOSFET作了说明，在一个衬底上也可以仅设一个单元。还有，如图9所示在一个衬底上形成多个单元后，也可以按一个单元或多个单元将其切断、以半导体芯片的状态作为一个纵向型功率MOSFET使用。
其他实施方式
在所述各实施方式中、栅绝缘膜由热氧化膜构成，但是本发明并不仅限于这些实施方式，也可以适用于将栅绝缘膜在含氮的气氛中氧化、氮化形成的氮氧化硅膜、氧化钽膜等由其他材料组成的氧化膜、氮氧化膜等构成的情况。
本发明不仅限于设在SiC衬底上的半导体装置，也能适用于设在例如：GaAs、GaN、AlGaAs、SiGe、SiGeC等由多种元素的化合物组成的化合物半导体衬底上的半导体装置。那种情况下，由于在栅绝缘膜的下方具备由δ掺杂层和低浓度掺杂层(含未掺杂层)叠层而成的有源区，利用杂质离子散射降低、在断开状态下沟道区全体耗尽层化、向δ掺杂层杂质的电荷俘获，能够提高沟道迁移率和耐压。
在所述第1～第3实施方式中，有源区中的未掺杂层(低浓度掺杂层)和δ掺杂层(高浓度掺杂层)是由同一种材料SiC构成的，本发明的第1半导体层和第2半导体层不一定必须由共同的材料构成。但是，由于两者由共同的材料构成时，两层间的电位势垒的倾斜变得平滑，载流子跨过全部有源区的分布变得容易。
在所述第1、第2实施方式中，衬底自身也没必要一定由半导体构成，也可以利用如蓝宝石衬底上的GaN层等在绝缘性衬底上形成的单晶化合物半导体层。
在所述第2实施方式中、也可以像第3实施方式那样在衬底上设置沟槽，将栅电极和栅绝缘膜设置在沟槽内，形成电流从表面电极流向背面电极的纵向型ACCUFET。这种情况下，由于由δ掺杂层和低浓度掺杂层(含未掺杂层)叠层膜组成的各有源区是沿栅绝缘膜设置的，能够发挥与第2实施方式效果同样的效果。
在所述第1～第3实施方式中，作为高浓度掺杂层是用氮或者铝形成的有源区。但是，在有源区的低浓度掺杂层(含未掺杂层)、高浓度掺杂层的任一层中也可以采用含其他元素(例如：磷(P)、硼(B)等)的掺杂质气体。
本发明不仅限于CVD法，也能适用于用溅射法、蒸发法、MBE法等其他方法叠层生长的低浓度掺杂层(含未掺杂层)和厚度小于它的、厚度薄到因量子效应载流子能渗入低浓度掺杂层的(因材料而异、在SiC衬底下小于20nm)高浓度掺杂层。而且，低浓度掺杂层(含未掺杂层)的厚度也可以厚到100nm左右，也可以薄到能产生量子效应程度。
那种情况下、低浓度掺杂层和高浓度掺杂层的杂质浓度不仅限于所述各实施方式显示的值。也就是说、高浓度掺杂层和低浓度掺杂层杂质浓度的差只要大于规定值(例如1个量级左右)，就能得到本发明的效果。
实验例
第1实验例
以下，说明为确认本发明的效果而进行的有关具有δ掺杂层有源区基本特性的第1实验例。在第1实验例中，大体说制作了有二种有源区的衬底。其中一种是具有厚度10nm、氮浓度1×1018atoms·cm-3的多个n型δ掺杂层(高浓度掺杂层)和厚度50nm的多个未掺杂层(低浓度掺杂层)叠层而成有源区的样品A。另一种是具有由厚度20nm的多个δ掺杂层和厚度100nm的多个未掺杂层叠层而成有源区的样品B。而且，为测定有源区的基本特性，在该有源区上设置了肖特基电极、形成二种肖特基二极管。这样，在样品A和B中，δ掺杂层和未掺杂层的厚度比都是1∶5，样品A、B的平均杂质浓度是相同的。此外，在以下的说明中，将由多个δ掺杂层和多个未掺杂层叠层而成的有源区(沟道区域)也称作δ掺杂沟道层。
图14显示了沿本实验例中形成的样品B中有源区深度方向的掺杂剂浓度分布。如上所述，在形成δ掺杂层时脉冲阀20的打开时间(脉冲宽度)是120μs、关闭时间(脉冲与脉冲之间的间隔)是4mS。该图的浓度剖面图是用二次离子质量分析装置(SIMS)测量得到的结果。在该图中，横轴表示从衬底最上面算起的深度(μm)、纵轴表示掺杂剂氮的浓度(atoms·cm-3)。如该图所示、用本实验例的方法形成的各δ掺杂层中氮(N)的浓度几乎是均一的(约1×1018atoms·cm-3)，而且从未掺杂层向δ掺杂层的迁移区域和从δ掺杂层到未掺杂层的迁移区域的任何一个都显示极陡峻的杂质浓度变化。此外，图14的数据由于是在脉冲阀打开时间(脉冲宽度)是120μs，一面通载运气体氮气而形成的掺杂层得到的数据，图14所示的氮峰值浓度是1×1018atoms·cm-3左右，如果将脉冲阀打开的时间(脉冲宽度)定为110μs左右，氮的峰值浓度就能高到1×1019atoms·cm-3左右。还有，载流气体如果通氮气，未掺杂层的氮浓度能很容易控制到1×1016atoms·cm-3左右。流通载流气体在未掺杂层中也供给一定流量的氮气能将未掺杂层氮浓度稳定的控制在一定的浓度内。
图15显示为详细调查氮浓度在1×1018atoms·cm-3情况下δ掺杂层的剖面分布，用C-V法对肖特基二极管进行杂质浓度测定获得的结果。C-V法的测量，是在有直径300μm圆形Ni肖特基电极的肖特基二极管上施加偏置电压从0.5V到-0.2V之间、从-0.2V到-2V之间变化，在偏置电压上重叠施加微小振幅的1MHz高频信号条件下进行的。而且，该图所示的杂质浓度剖面分布是从厚度10nm的δ掺杂层和厚度50nm的未掺杂层叠层而成的结构中仅仅挑出δ掺杂层得到的结果。如该图所示，深度方向的浓度剖面分布几乎是上下对称形的，它表明由本发明的外延生长方法，CVD外延生长中的掺杂存储效应(掺杂剂的残留效应)可以忽略。而且，由C-V法测量的δ掺杂层的平面载流子浓度是1.5×1012cm-2、与霍尔系数测量得到的平面载流子浓度2.5×1012cm-2是比较好一致的。而且该脉冲形状的剖面分布的半值宽度是12nm，显示明显的陡峻性。
图16显示6H-SiC衬底中δ掺杂层能带端光荧光谱的测量结果。该光荧光谱是在8K温度下得到的，激励源用的是0.5mW的He-Cd激光器。这是从厚10nm的δ掺杂层和厚50nm的未掺杂层叠层结构的未掺杂层得到的光荧光谱、和从厚度1μm的未掺杂层得到的光荧光谱的比较。如该图所示、因为两个谱图在相同的波长区域有相同强度的发光峰值，说明两者的杂质浓度是相同的。换句话说，在由δ掺杂层和未掺杂层组成的叠层结构中的未掺杂层上几乎看不到由δ掺杂层的杂质扩散引起的杂质浓度上升，由此可以明白：几乎是一面维持希望的杂质浓度剖面分布一面叠层生长。值得特别指出的是：未掺杂层的杂质浓度能控制到5×1016atoms·cm-3这样低程度这一点。就是说、在图4所示的数据中，未掺杂层的杂质浓度检测结果是1017atoms·cm-3量级，那是因为SIMS测量灵敏度阈值产生的误差。而且采用PL法可以确认：本发明的由δ掺杂层和未掺杂层交互叠层而得的有源区中未掺杂层的杂质浓度是5×1016atoms·cm-3左右的低浓度。
图17(a)、(b)依次分别是显示H-SiC层的电子迁移率对温度的依存性和电子浓度对温度依存性的数据。在图17(a)、(b)中，符号○的数据是由厚度10nm的δ掺杂层(掺杂剂是氮)和厚度50nm未掺杂层叠层而成的6H-SiC层(样品A)的数据。符号■的数据是6H-SiC低浓度均一掺杂层(1.8×1016cm-3)的数据，符号▲的数据是6H-SiC高浓度均一掺杂层(1.3×1018cm-3)。如图17(a)、(b)所示，在6H-SiC低浓度掺杂层(1.8×1016cm-3)中，因为杂质浓度低、载流子渡越时载流子从杂质受到的散射就小，电子迁移率就大。另一方面、在6H-SiC高浓度掺杂层(1.3×1018cm-3)中，因为杂质浓度高、载流子渡越时载流子从杂质受到的散射就大，电子迁移率就小。就是说，载流子浓度和载流子的渡越特性有相互平衡折衷的关系。与此相反，在样品A的有源区的δ掺杂层中，电子浓度与高浓度均一掺杂层同样高，而且电子迁移率也高。也就是说，由于本发明的有源区一面具有高的电子浓度、一面又能实现高的电子迁移率，因而它成为适于二极管和晶体管电子渡越区域的结构。此外，载流子是空穴的情况下，原理上说与电子的情况没有变化，在P型的δ层中能够一面保持高的空穴浓度又能实现高的空穴迁移率。
图18是显示样品A和样品B中电子迁移率对温度依存性的数据，样品A具有由厚10nm的δ掺杂层和厚50nm的未掺杂层叠层而成的有源区，样品B具有由厚20nm的δ掺杂层和厚100nm的未掺杂层叠层而成的有源区。这些电子迁移率的数据是在77～300K的温度范围内测量的。如上所述，尽管在样品A和B中δ掺杂层与未掺杂层厚度之比都是1∶5，样品A和样品B的平均杂质浓度也相同，正如该图所示，样品A的电子迁移率比样品B的电子迁移率大。特别是在低温区域，随着温度降低由于离子化杂质散射的作用样品B中的电子迁移率降低，而在样品A中尽管温度降低也维持高的电子迁移率值。
图19(a)、(b)是具有厚10nm的δ掺杂层样品A中导带端能带结构模拟结果图、以及载流子浓度分布的模拟结果图。图20(a)、(b)是具有厚20nm 5掺杂层样品B中导带端能带结构的模拟结果图、以及载流子浓度分布的模拟结果图。如图19(a)、图20(a)所示、在与δ掺杂层垂直的剖面上，电子被带正电的施主层夹持、被限制在V型的库伦势中(量子阱)，在量子阱中形成量子状态。电子的有效质量是1.1、6H-SiC层的相对介电常数是9.66。用在未掺杂层的6H-SiC层的本底载流子浓度约为1×1015cm-3、n型δ掺杂层的载流子浓度是1×1018cm-3。
如图19(b)所示，在厚10nm的δ掺杂层(样品A)中，二维电子广为分布到被两个δ掺杂层夹持的未掺杂层中，电子浓度大于2×1016cm-3区域从界面算起是25nm范围。就是说、与图5(a)模式化描述的载流子分布状态是一致的，可以清楚说明载流子从δ掺杂层渗入到未掺杂层的情况。
另一方面，如图20(b)所示，在厚20nm的厚δ掺杂层(样品B)中，由电子波动函数决定的载流子存在几率高的区域和有离子化散射中心的δ掺杂层强烈交迭、电子浓度大于2×1016cm-3的区域是从界面起11nm的范围。就是说，载流子从δ掺杂层向未掺杂层的渗入比较小。
第2实验例
在第2实验例中，是将第1实验例中显示有高电子迁移率的具有δ掺杂层的有源区用作MOSFET的沟道区，下面就此进行说明。
图21是显示本实验例中ACCUFET结构的剖面图。如该图所示，在掺杂铝(P型杂质)浓度1×1018atoms·cm-3的SiC衬底60上形成掺杂铝浓度约为9×1015atoms·cm-3的P型下部有源区61，在下部有源区61上形成掺氮的n型上部有源区62，在上部有源区62及下部有源区61内注入浓度1×1018cm-3的氮形成n型源区63a及漏区63b，在上部有源区62上形成由SiO2组成的栅绝缘膜64，在栅绝缘膜64上形成由Ni合金膜组成的栅电极65，在源区63a及漏区63b上分别形成由欧姆接触Ni合金膜组成的源电极66a和漏电极66b，在SiC衬底60的背面形成由欧姆接触Ni合金膜组成的背面电极67。源区63a及漏区63b是在500℃温度下、离子加速电压和剂量分别为：30keV及5×1013atoms·cm-2、60keV及6×1013atoms·cm-2、100keV及8×1013atoms·cm-2、110keV及5×1013atoms·cm-2、130keV及10×1013atoms·cm-2、180keV及15×1013atoms·cm-2、240keV及10×1013atoms·cm-2的多级离子注入形成。
这里、栅电极65的栅长Lg是5μm，栅宽Wg是180μm，栅绝缘膜64的厚度约40nm，由P型SiC组成的下部有源区61的厚度是5μm。
还有，如图21左侧放大所示，上部有源区62由含高浓度氮(1×1018atoms·cm-3)厚约10nm的n型掺杂层62a和由未掺杂SiC单晶组成的厚约50nm的未掺杂层62b交互各5层叠层构成。就是说，总厚约300nm。该ACCUFET是常开型、阈值电压4.2V。
就是说，在本实验例中，在具有图7所示结构的ACCUFET的下部有源区61内不设δ掺杂层，采用均匀掺杂层。
图22示出本实验例的ACCUFET在栅偏置电压Vg从-5V到25V间变化时的I-V特性(漏电流随漏电压的变化特性)，栅偏压Vg是以每5V为一档变化的。从这一I-V特性可以明白：即使将栅偏压设定在15V这一对功率器件来说较低值的情况，也能得到220mA/mm这样大的漏电流。就是说，可以确认本发明的ACCUFET有大的电流驱动力。
图23示出根据图22的数据计算获得的有效沟道迁移率对栅电压的依存性。如该图所示，本实验例的ACCUFET即使在栅偏压高的情况下也具有大于50(cm2/Vs)的有效沟道迁移率。就是说，FET的电流驱动力比例于有效沟道迁移率，本实验例的ACCUFET由于具有所述的由δ掺杂层和未掺杂层交互叠层而成的结构、发挥高的有效沟道迁移率，其结果是发挥了它大的电流驱动力。
将以上实验例和其他的模拟数据综合，在用SiC层的情况下高浓度掺杂层的厚度最好大于1个单原子层小于20nm。还有，低浓度掺杂层(含未掺杂层)的厚度最好大于10nm小于100nm。这些高浓度掺杂层和低浓度掺杂层的厚度分别根据利用它形成的有源元件(二极管、晶体管等)的种类和目的、适当进行选择。
还有，SiC层以外的半导体层例如GaAs层、AlGaAs层、GaN层、AlGaN层、SiGe层、SiGeC层等的情况下，高浓度掺杂层(δ掺杂层)的厚度根据所用材料确定一个适当的厚度。例如，用GaAs层时能够设置1个单原子层的δ掺杂层。一般说，只要能维持适当的载流子供给能力，为了以同样的厚度又能提高耐压值、高浓度掺杂层(δ掺杂层)的厚度越薄越好。
产业上的可利用性
本发明的半导体装置能够利用在搭载在电子机器上的MOSFET、ACCUFET、纵向型MOSFET、DMOS器件中，特别是用于处理高频信号的器件和功率器件中。

Claims (9)

1、一种金属-绝缘体-半导体场效应晶体管，它具备：
设在衬底上的碳化硅层、
在所述碳化硅层内相互隔离设置各含第1导电型杂质的两个高浓度掺杂区、
被所述两个高浓度掺杂区夹持设置的含第2导电型杂质的有源区、
设在所述有源区上的栅绝缘膜、
设在所述栅绝缘膜上的栅电极，其特征在于：
所述有源区具有：
多层高浓度掺杂层，其包含所述第2导电型杂质；和
多层半导体层，其由任一层均含有比所述高浓度掺杂层低的浓度的所述第2导电型杂质的低浓度掺杂层构成，或者由没有掺入杂质的非掺杂层构成；
所述高浓度掺杂层比所述半导体层的膜厚要薄；
所述多层高浓度掺杂层和所述多层半导体层交互层叠，并且层叠的最上层为所述半导体层。
2、根据权利要求1所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
所述衬底与所述碳化硅层一体化设置，
还具备将所述碳化硅层挖进形成的沟槽，
所述栅绝缘膜及所述栅电极被形成为覆盖所述沟槽的底面及侧面，
所述两个高浓度掺杂区中的一方设在所述碳化硅层的上面部，另一方设在所述碳化硅层的背面部。
3、一种金属-绝缘体-半导体场效应晶体管，它具备：
设在衬底上的碳化硅层、
设在所述碳化硅层上的栅绝缘膜、
在所述碳化硅内相互隔离设置各含第1导电型杂质的两个高浓度掺杂区、
在所述碳化硅层内被所述两个高浓度掺杂区夹持设置的含第1导电型杂质起到载流子渡越区域功能的第1有源区、
设置在所述栅绝缘膜上的栅电极，其特征在于：
所述第1有源区具有：
多层高浓度掺杂层，其包含所述第2导电型杂质；和
多层半导体层，其由任一层均含有比所述高浓度掺杂层低的浓度的所述第2导电型杂质的低浓度掺杂层构成，或者由没有掺入杂质的非掺杂层构成；
所述高浓度掺杂层比所述半导体层的膜厚要薄；
所述多层高浓度掺杂层和所述多层半导体层交互层叠。
4、根据权利要求3所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
所述第1有源区中与所述栅绝缘膜连接的区域被所述半导体层占据。
5、根据权利要求3或者4所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
在所述第1有源区和所述栅绝缘膜之间的区域、以及夹持所述第1有源区并与所述栅绝缘膜相对的区域中，还具备至少设在其中任一区域上、含第2导电型杂质的第2有源区。
6、根据权利要求5所述金属-绝缘体-半导体场效应晶体管，其特征在于：
所述第2有源区通过将多个半导体层和至少一个高浓度掺杂层层叠而构成，该高浓度掺杂层含有比该半导体层的浓度高的载流子用杂质，其膜厚比该半导体层薄，因量子效应形成载流子的分布。
7、根据权利要求3所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
所述衬底与所述碳化硅层一体化设置，
还具备挖入所述碳化硅层而成的沟槽，
所述栅绝缘膜及所述栅电极被形成为覆盖所述沟槽的底面及侧面，
所述两个高浓度掺杂区中的一个设在所述碳化硅层的上面部、另一个设在所述碳化硅层的背面部。
8、根据权利要求1或3中任一权利要求所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
所述高浓度掺杂层是SiC层，
所述高浓度掺杂层的厚度大于1个单原子层小于20nm。
9、根据权利要求1或3中任一权利要求所述的金属-绝缘体-半导体场效应晶体管，其特征在于：
所述半导体层是SiC层，
所述半导体层的厚度大于10nm小于100nm。
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