JPH0529608A - Ｍｉｓ構造のダイヤモンドｆｅｔの製造方法 - Google Patents
Ｍｉｓ構造のダイヤモンドｆｅｔの製造方法Info
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- JPH0529608A JPH0529608A JP18089791A JP18089791A JPH0529608A JP H0529608 A JPH0529608 A JP H0529608A JP 18089791 A JP18089791 A JP 18089791A JP 18089791 A JP18089791 A JP 18089791A JP H0529608 A JPH0529608 A JP H0529608A
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- electrode
- source
- fet
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Abstract
(57)【要約】 （修正有）
【目的】 ＭＩＳ構造のダイヤモンドＦＥＴを簡便にか
つ確実に製造する方法を提供する。 【構成】 半導体ダイヤモンド層２２とゲート電極２５
の間に絶縁性ダイヤモンド層２３を有するＭＩＳ構造の
ダイヤモンドＦＥＴを製造する方法であって、ソース電
極２４、ドレイン電極２４′およびゲート２５電極を形
成する工程において、ソース電極２４およびドレイン電
極２４′上にリフトオフ用材料層２６を形成し、絶縁性
ダイヤモンド層２３とゲート電極２５を形成した後に、
リフトオフ用材料層２６を除去することを特徴とするＭ
ＩＳ構造のダイヤモンドＦＥＴの製造方法。
つ確実に製造する方法を提供する。 【構成】 半導体ダイヤモンド層２２とゲート電極２５
の間に絶縁性ダイヤモンド層２３を有するＭＩＳ構造の
ダイヤモンドＦＥＴを製造する方法であって、ソース電
極２４、ドレイン電極２４′およびゲート２５電極を形
成する工程において、ソース電極２４およびドレイン電
極２４′上にリフトオフ用材料層２６を形成し、絶縁性
ダイヤモンド層２３とゲート電極２５を形成した後に、
リフトオフ用材料層２６を除去することを特徴とするＭ
ＩＳ構造のダイヤモンドＦＥＴの製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、ダイヤモンドを使用し
たＭＩＳ（MetalInsulator Semiconductor）構造を有す
る電界効果型トランジスタ(ＦＥＴ)の製造方法に関す
る。
たＭＩＳ（MetalInsulator Semiconductor）構造を有す
る電界効果型トランジスタ(ＦＥＴ)の製造方法に関す
る。
【０００２】
【従来の技術】ダイヤモンドは高温下、放射線下などの
環境下で安定に動作するデバイスとしておよび高出力で
の動作にも耐え得るデバイスとして応用が注目されてい
る。高速素子や高出力用の優れた特性のデバイスを形成
するためには膜を積層するエピタキシャル技術の他に、
段差を形成したり、余分なところを削ったりするための
エッチング技術が必要である。
環境下で安定に動作するデバイスとしておよび高出力で
の動作にも耐え得るデバイスとして応用が注目されてい
る。高速素子や高出力用の優れた特性のデバイスを形成
するためには膜を積層するエピタキシャル技術の他に、
段差を形成したり、余分なところを削ったりするための
エッチング技術が必要である。
【０００３】所望のデバイスを作製するためには、エピ
タキシャル技術とエッチング技術を相互に利用する方法
が使用されている。この時のデバイスの作製工程はかな
り複雑なものとなる。例えば、ゲート側とソース・ドレ
イン側の電極金属材料が異なっている場合の図１に示さ
れているＭＩＳ構造を有するダイヤモンドＦＥＴを形成
する際の工程は次のようなものになる。
タキシャル技術とエッチング技術を相互に利用する方法
が使用されている。この時のデバイスの作製工程はかな
り複雑なものとなる。例えば、ゲート側とソース・ドレ
イン側の電極金属材料が異なっている場合の図１に示さ
れているＭＩＳ構造を有するダイヤモンドＦＥＴを形成
する際の工程は次のようなものになる。
【０００４】１．基材１１上に半導体ダイヤモンド層１
２、例えば、ボロンドープダイヤモンド層を形成する。 ２．絶縁性ダイヤモンド層１３、例えばノンドープダイ
ヤモンド層または窒素ドープダイヤモンド層を全面に形
成する。 ３．エッチングマスク材料、例えば、Ａlを全面に蒸着
する。 ４．エッチングマスク材料のソース・ドレインに対応す
る部分を除去するようにパターニングする。 ５．ソース・ドレインの部分のダイヤモンド層をエッチ
ングする。この時、エッチングは絶縁性ダイヤモンド層
のみがエッチングされるようにエッチング時間を精密に
制御しなければならない。 ６．マスク材料を除去する。 ７．ゲート電極材料を全面に蒸着する。 ８．ゲート電極形状にパターニングし、ゲート電極１５
を形成する。 ９．ソース、ドレイン電極材料を全面に蒸着する。 １０．ソース、ドレイン電極形状にパターニングし、ソ
ース電極１４、ドレイン電極１４'を形成する。 この中で、５、８、１０の工程は精度を要する工程であ
る。工程５、８、１０が存在するために、ＭＩＳ構造を
有するダイヤモンドＦＥＴの従来の製造方法は、複雑で
あり、不確実である。
２、例えば、ボロンドープダイヤモンド層を形成する。 ２．絶縁性ダイヤモンド層１３、例えばノンドープダイ
ヤモンド層または窒素ドープダイヤモンド層を全面に形
成する。 ３．エッチングマスク材料、例えば、Ａlを全面に蒸着
する。 ４．エッチングマスク材料のソース・ドレインに対応す
る部分を除去するようにパターニングする。 ５．ソース・ドレインの部分のダイヤモンド層をエッチ
ングする。この時、エッチングは絶縁性ダイヤモンド層
のみがエッチングされるようにエッチング時間を精密に
制御しなければならない。 ６．マスク材料を除去する。 ７．ゲート電極材料を全面に蒸着する。 ８．ゲート電極形状にパターニングし、ゲート電極１５
を形成する。 ９．ソース、ドレイン電極材料を全面に蒸着する。 １０．ソース、ドレイン電極形状にパターニングし、ソ
ース電極１４、ドレイン電極１４'を形成する。 この中で、５、８、１０の工程は精度を要する工程であ
る。工程５、８、１０が存在するために、ＭＩＳ構造を
有するダイヤモンドＦＥＴの従来の製造方法は、複雑で
あり、不確実である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、高温
での動作や高出力・高周波での動作の可能な耐環境性に
も優れたＭＩＳ構造のダイヤモンドＦＥＴを簡便にかつ
確実に製造する方法を提供することにある。
での動作や高出力・高周波での動作の可能な耐環境性に
も優れたＭＩＳ構造のダイヤモンドＦＥＴを簡便にかつ
確実に製造する方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の目的は、半導体
ダイヤモンド層とゲート電極の間に絶縁性ダイヤモンド
層を有するＭＩＳ構造のダイヤモンドＦＥＴを製造する
方法であって、ソース電極、ドレイン電極およびゲート
電極を形成する工程において、ソース電極およびドレイ
ン電極上にリフトオフ用材料層を形成し、絶縁性ダイヤ
モンド層とゲート電極を形成した後に、リフトオフ用材
料層を除去することを特徴とするＭＩＳ構造のダイヤモ
ンドＦＥＴの製造方法によって達成される。
ダイヤモンド層とゲート電極の間に絶縁性ダイヤモンド
層を有するＭＩＳ構造のダイヤモンドＦＥＴを製造する
方法であって、ソース電極、ドレイン電極およびゲート
電極を形成する工程において、ソース電極およびドレイ
ン電極上にリフトオフ用材料層を形成し、絶縁性ダイヤ
モンド層とゲート電極を形成した後に、リフトオフ用材
料層を除去することを特徴とするＭＩＳ構造のダイヤモ
ンドＦＥＴの製造方法によって達成される。
【０００７】本発明の方法においては、選択成長および
リフトオフの技術を使用する。本発明によれば、自動的
にソース電極、ドレイン電極およびゲート電極のパター
ニングの整合をとることができる。
リフトオフの技術を使用する。本発明によれば、自動的
にソース電極、ドレイン電極およびゲート電極のパター
ニングの整合をとることができる。
【０００８】ソース・ドレイン電極と、ゲート電極は、
異なった金属からできている。ソース電極およびドレイ
ン電極は、タングステン（Ｗ）、チタン（Ｔi）、モリ
ブデン（Ｍo）およびタンタル（Ｔa）から成る群から選
択された少なくとも１種の金属から成ることが好まし
い。ソース電極およびドレイン電極は、単一層であって
よくまたはこれら金属の積層から成っていてよい。リフ
トオフ用材料はアルミニウム（Ａl）であることが好ま
しい。ゲート電極は金（Ａu）から成ることが好まし
い。
異なった金属からできている。ソース電極およびドレイ
ン電極は、タングステン（Ｗ）、チタン（Ｔi）、モリ
ブデン（Ｍo）およびタンタル（Ｔa）から成る群から選
択された少なくとも１種の金属から成ることが好まし
い。ソース電極およびドレイン電極は、単一層であって
よくまたはこれら金属の積層から成っていてよい。リフ
トオフ用材料はアルミニウム（Ａl）であることが好ま
しい。ゲート電極は金（Ａu）から成ることが好まし
い。
【０００９】図１は、本発明の方法によって製造できる
ＭＩＳ構造のダイヤモンドＦＥＴを示す断面図である。
このＦＥＴは、基板１１、半導体ダイヤモンド層１２、
絶縁性ダイヤモンド層１３、ソース電極１４、ドレイン
電極１４'およびゲート電極１５を有する。
ＭＩＳ構造のダイヤモンドＦＥＴを示す断面図である。
このＦＥＴは、基板１１、半導体ダイヤモンド層１２、
絶縁性ダイヤモンド層１３、ソース電極１４、ドレイン
電極１４'およびゲート電極１５を有する。
【００１０】本発明の製造方法の工程の一例を図２に示
す。これに沿って製造工程を説明する。 (a) まず、基板２１の上に、半導体ダイヤモンド層２
２を形成する。基板は、通常、絶縁性であり、例えば、
ダイヤモンド、ＢＮ、Ｓｉ、ＳｉＣなどからできていて
よい。半導体ダイヤモンド層は、例えば、気相合成によ
って形成できる。半導体ダイヤモンド層の厚さは、通
常、０．０１〜１．０μｍである。 (b) ソース・ドレイン用電極材料２４，２４'、例え
ば、Ｔｉを全面に蒸着し、その上にリフトオフ用材料２
６、例えば、Ａｌを全面に蒸着する。ソース・ドレイン
用電極材料の厚さは、通常０．０１〜５μｍ、例えば、
０．１〜０．３μｍである。リフトオフ用材料の厚さ
は、通常０．０１〜５μｍ、好ましくは０．１〜０．３
μｍである。その後、ソース・ドレインの形状にソース
・ドレイン電極２４，２４'およびリフトオフ用材料２
６をパターニングする。パターニングは、例えば、フォ
トリソグラフィーによって行える。例えば、非常に薄い
フッ酸を用いる場合に、ＡlとＴiが同時にエッチングで
きる。
す。これに沿って製造工程を説明する。 (a) まず、基板２１の上に、半導体ダイヤモンド層２
２を形成する。基板は、通常、絶縁性であり、例えば、
ダイヤモンド、ＢＮ、Ｓｉ、ＳｉＣなどからできていて
よい。半導体ダイヤモンド層は、例えば、気相合成によ
って形成できる。半導体ダイヤモンド層の厚さは、通
常、０．０１〜１．０μｍである。 (b) ソース・ドレイン用電極材料２４，２４'、例え
ば、Ｔｉを全面に蒸着し、その上にリフトオフ用材料２
６、例えば、Ａｌを全面に蒸着する。ソース・ドレイン
用電極材料の厚さは、通常０．０１〜５μｍ、例えば、
０．１〜０．３μｍである。リフトオフ用材料の厚さ
は、通常０．０１〜５μｍ、好ましくは０．１〜０．３
μｍである。その後、ソース・ドレインの形状にソース
・ドレイン電極２４，２４'およびリフトオフ用材料２
６をパターニングする。パターニングは、例えば、フォ
トリソグラフィーによって行える。例えば、非常に薄い
フッ酸を用いる場合に、ＡlとＴiが同時にエッチングで
きる。
【００１１】(c) リフトオフ用材料層２６をマスクと
して絶縁性ダイヤモンド層２３（例えば、ノンドープダ
イヤモンド層または窒素ドープダイヤモンド層）をソー
ス・ドレイン電極以外の部分に選択的に成長させる。リ
フトオフ用材料層上には絶縁性ダイヤモンド層は形成さ
れない。このとき、絶縁性ダイヤモンド層は、ソース・
ドレイン電極より厚く、ソース・ドレイン電極とリフト
オフ用材料層の合計厚さよりも薄くなるように成長させ
ることが好ましい。絶縁性ダイヤモンド層の厚さは、通
常、０．０１〜５μｍ、例えば０．１２〜０．５８μｍ
である。絶縁性ダイヤモンド層は、例えば、気相合成に
よって形成することができる。
して絶縁性ダイヤモンド層２３（例えば、ノンドープダ
イヤモンド層または窒素ドープダイヤモンド層）をソー
ス・ドレイン電極以外の部分に選択的に成長させる。リ
フトオフ用材料層上には絶縁性ダイヤモンド層は形成さ
れない。このとき、絶縁性ダイヤモンド層は、ソース・
ドレイン電極より厚く、ソース・ドレイン電極とリフト
オフ用材料層の合計厚さよりも薄くなるように成長させ
ることが好ましい。絶縁性ダイヤモンド層の厚さは、通
常、０．０１〜５μｍ、例えば０．１２〜０．５８μｍ
である。絶縁性ダイヤモンド層は、例えば、気相合成に
よって形成することができる。
【００１２】(d) 続けて、ゲート電極２５の材料、例
えばＡuを全表面に蒸着する。ゲート電極の厚さは絶縁
性ダイヤモンド層の厚さとソース・ドレイン電極とリフ
トオフ用材料層の合計厚さとの差よりも薄くなるように
形成させることが好ましい。ゲート電極の厚さは、通
常、０．０１〜５μｍ、好ましくは０．０８〜０．２μ
ｍである。 (e) リフトオフ用材料層を除去する。ゲート電極２
５、ソース電極２４およびドレイン電極２４'が残る。
リフトオフ用材料層の除去は、例えば、ＫＯＨやセミコ
クリンのようなアルカリ溶液によって行える。
えばＡuを全表面に蒸着する。ゲート電極の厚さは絶縁
性ダイヤモンド層の厚さとソース・ドレイン電極とリフ
トオフ用材料層の合計厚さとの差よりも薄くなるように
形成させることが好ましい。ゲート電極の厚さは、通
常、０．０１〜５μｍ、好ましくは０．０８〜０．２μ
ｍである。 (e) リフトオフ用材料層を除去する。ゲート電極２
５、ソース電極２４およびドレイン電極２４'が残る。
リフトオフ用材料層の除去は、例えば、ＫＯＨやセミコ
クリンのようなアルカリ溶液によって行える。
【００１３】本発明の方法はエピタキシャル工程とエッ
チングによるパターニング工程を同時に行ったのと同等
な効果を有する選択成長の工程を含んでいる。
チングによるパターニング工程を同時に行ったのと同等
な効果を有する選択成長の工程を含んでいる。
【００１４】本発明の方法において、パターニングの工
程が２つも省略できるということが大きな利点である。
半導体ダイヤモンド層を除去し過ぎることを制御する必
要はなく、ソース・ドレイン・ゲートの電極の微妙なず
れを自動的に防ぐことができるので、精度を要する工程
はない。
程が２つも省略できるということが大きな利点である。
半導体ダイヤモンド層を除去し過ぎることを制御する必
要はなく、ソース・ドレイン・ゲートの電極の微妙なず
れを自動的に防ぐことができるので、精度を要する工程
はない。
【００１５】ダイヤモンドは、バンドギャップが５.５e
Ｖと大きいため、真性領域に相当する温度領域は、ダイ
ヤモンドが熱的に安定な１４００℃以下には存在しな
い。また化学的にも非常に安定である。また、ダイヤモ
ンドの熱伝導率は２０(Ｗ／cm・Ｋ)とＳiの１０倍以上
であり、放熱性にも優れている。さらに、ダイヤモンド
は、キャリアの移動度が大きい(電子移動度:２０００(c
m2／Ｖ・秒)、ホール移動度:２１００(cm2／Ｖ・秒)、
３００Ｋ)、誘電率が小さい(Ｋ＝５.５)、破壊電界が大
きい(Ｅ＝５×１０6Ｖ／cm)などの特徴を有しており、
高周波で大電力用のデバイスを作製することができる。
Ｖと大きいため、真性領域に相当する温度領域は、ダイ
ヤモンドが熱的に安定な１４００℃以下には存在しな
い。また化学的にも非常に安定である。また、ダイヤモ
ンドの熱伝導率は２０(Ｗ／cm・Ｋ)とＳiの１０倍以上
であり、放熱性にも優れている。さらに、ダイヤモンド
は、キャリアの移動度が大きい(電子移動度:２０００(c
m2／Ｖ・秒)、ホール移動度:２１００(cm2／Ｖ・秒)、
３００Ｋ)、誘電率が小さい(Ｋ＝５.５)、破壊電界が大
きい(Ｅ＝５×１０6Ｖ／cm)などの特徴を有しており、
高周波で大電力用のデバイスを作製することができる。
【００１６】簡便化という点では、絶縁性ダイヤモンド
層のエッチング工程、ソース・ドレイン電極のパターニ
ング工程、およびゲート電極のパターニング工程が省か
れている。レジストをコーティングし、プリベーク、露
光、現像、ポストベーク、エッチング、レジストの除去
という多数の段階を含むパターニングの工程を２つも省
略していることが大きな利点である。さらに、これに加
えて、次のような確実性をも伴っている。
層のエッチング工程、ソース・ドレイン電極のパターニ
ング工程、およびゲート電極のパターニング工程が省か
れている。レジストをコーティングし、プリベーク、露
光、現像、ポストベーク、エッチング、レジストの除去
という多数の段階を含むパターニングの工程を２つも省
略していることが大きな利点である。さらに、これに加
えて、次のような確実性をも伴っている。
【００１７】確実性という点については、電極のパター
ニング工程を考えると、従来の方法ではゲート電極をエ
ッチングした絶縁性ダイヤモンド層のパターンに精度良
く合わせるマスク合わせと、ソース電極およびドレイン
電極をゲート電極に合わせる技術が必要であった。しか
し、本発明の方法ではマスク合わせの手間がなくて、リ
フトオフにより確実に精度良く合わせることができる。
これは、線幅が細くなるほど顕著な利点となる。
ニング工程を考えると、従来の方法ではゲート電極をエ
ッチングした絶縁性ダイヤモンド層のパターンに精度良
く合わせるマスク合わせと、ソース電極およびドレイン
電極をゲート電極に合わせる技術が必要であった。しか
し、本発明の方法ではマスク合わせの手間がなくて、リ
フトオフにより確実に精度良く合わせることができる。
これは、線幅が細くなるほど顕著な利点となる。
【００１８】エッチング工程を考えると、従来の方法で
はエッチングの速度と時間を精密に制御することが要求
され、とくに動作層が数百Åである場合は制御は非常に
困難を極めていた。成膜の膜内での均一性とエッチング
の均一性が要求されることはいうまでもない。本発明の
方法ではこのエッチング工程がなく、精密な制御が必要
ない。
はエッチングの速度と時間を精密に制御することが要求
され、とくに動作層が数百Åである場合は制御は非常に
困難を極めていた。成膜の膜内での均一性とエッチング
の均一性が要求されることはいうまでもない。本発明の
方法ではこのエッチング工程がなく、精密な制御が必要
ない。
【００１９】半導体ダイヤモンドは、天然あるいは人工
(高圧合成)のバルク単結晶であっても、気相合成による
薄膜多結晶あるいは薄膜単結晶(エピタキシャル膜)であ
ってもその効果は変わらない。
(高圧合成)のバルク単結晶であっても、気相合成による
薄膜多結晶あるいは薄膜単結晶(エピタキシャル膜)であ
ってもその効果は変わらない。
【００２０】気相合成ダイヤモンド膜を形成する方法と
しては、 (１)直流または交流電界により放電を起こし、原料ガス
を活性化する方法、 (２)熱電子放射材を加熱し、原料ガスを活性化する方
法、 (３)ダイヤモンドを成長させる表面をイオンで衝撃する
方法、 (４)レーザーや紫外線などの光で原料ガスを励起する方
法、および (５)原料ガスを燃焼させる方法 等各種の方法があるが、いずれの方法も本発明に用いる
ことができ、発明の効果は変わらない。
しては、 (１)直流または交流電界により放電を起こし、原料ガス
を活性化する方法、 (２)熱電子放射材を加熱し、原料ガスを活性化する方
法、 (３)ダイヤモンドを成長させる表面をイオンで衝撃する
方法、 (４)レーザーや紫外線などの光で原料ガスを励起する方
法、および (５)原料ガスを燃焼させる方法 等各種の方法があるが、いずれの方法も本発明に用いる
ことができ、発明の効果は変わらない。
【００２１】
【実施例】以下に実施例を示し、本発明を具体的に説明
する。
する。
【００２２】実施例１ 図２にしたがってＦＥＴを製造した。 (a) まず、人工の単結晶ダイヤモンド基板(Ｉb)２１上
にマイクロ波プラズマＣＶＤ法によって、厚さ２５００
Åのボロンドープダイヤモンド層２２を次のような条件
で形成した。 Ｈ2流量:１００ＳＣＣＭ、ＣＨ4流量:６ＳＣＣＭ、Ｂ2
Ｈ6(１０ppm)流量:１ＳＣＣＭ、圧力:４０Ｔorr、パワ
ー:３００Ｗ、基板温度：約８３０℃、成長時間：２０
分。 (b) ソース・ドレイン用電極２４，２４'としてＴiを
厚さ１０００Åで、その上にリフトオフ用材料２６のＡ
lを厚さ３０００Åで順次全面に蒸着した。その後、フ
ォトリソグラフィによってソース・ドレインの形状にパ
ターニングした。この時、非常に薄いフッ酸でエッチン
グすることによって、ＡlとＴiを同時にエッチングし
た。
にマイクロ波プラズマＣＶＤ法によって、厚さ２５００
Åのボロンドープダイヤモンド層２２を次のような条件
で形成した。 Ｈ2流量:１００ＳＣＣＭ、ＣＨ4流量:６ＳＣＣＭ、Ｂ2
Ｈ6(１０ppm)流量:１ＳＣＣＭ、圧力:４０Ｔorr、パワ
ー:３００Ｗ、基板温度：約８３０℃、成長時間：２０
分。 (b) ソース・ドレイン用電極２４，２４'としてＴiを
厚さ１０００Åで、その上にリフトオフ用材料２６のＡ
lを厚さ３０００Åで順次全面に蒸着した。その後、フ
ォトリソグラフィによってソース・ドレインの形状にパ
ターニングした。この時、非常に薄いフッ酸でエッチン
グすることによって、ＡlとＴiを同時にエッチングし
た。
【００２３】(c) リフトオフ用材料をマスクとして窒
素ドープダイヤモンド層２３をソース・ドレイン電極以
外の部分に２５００Åの膜厚で選択的に成長させた。成
長膜厚はＴiより厚く、ＴiとＡlの合計より薄かった。
選択的に成長した部分は単結晶が成長しており、マスク
の電極の上にはダイヤモンドは形成されていなかった。
窒素ドープダイヤモンド層は以下の条件で形成した。 Ｈ2流量:１００ＳＣＣＭ、ＣＨ4流量:６ＳＣＣＭ、Ｎ2
（Ｈ2希釈１００ppm）流量：１ＳＣＣＭ、圧力:４０Ｔo
rr、パワー:３００Ｗ、基板温度:約４５０℃、成長時
間:１２０分。 (d) 続けて、ゲート電極Ａuを厚さ８００Åで蒸着し
た。 (e) リフトオフ用材料のＡlをセミコクリンで除去する
と、ＴiおよびＡuはそれぞれソース・ドレイン電極２
４，２４'およびゲート電極２５として残った。
素ドープダイヤモンド層２３をソース・ドレイン電極以
外の部分に２５００Åの膜厚で選択的に成長させた。成
長膜厚はＴiより厚く、ＴiとＡlの合計より薄かった。
選択的に成長した部分は単結晶が成長しており、マスク
の電極の上にはダイヤモンドは形成されていなかった。
窒素ドープダイヤモンド層は以下の条件で形成した。 Ｈ2流量:１００ＳＣＣＭ、ＣＨ4流量:６ＳＣＣＭ、Ｎ2
（Ｈ2希釈１００ppm）流量：１ＳＣＣＭ、圧力:４０Ｔo
rr、パワー:３００Ｗ、基板温度:約４５０℃、成長時
間:１２０分。 (d) 続けて、ゲート電極Ａuを厚さ８００Åで蒸着し
た。 (e) リフトオフ用材料のＡlをセミコクリンで除去する
と、ＴiおよびＡuはそれぞれソース・ドレイン電極２
４，２４'およびゲート電極２５として残った。
【００２４】以上のように作製したＦＥＴのゲート長は
２０μmであった。ＦＥＴの特性を図３に示す。６００
℃で安定に動作した。相互コンダクタンス（ｇｍ）は約
０.２ｍＳ／ｍｍであった。
２０μmであった。ＦＥＴの特性を図３に示す。６００
℃で安定に動作した。相互コンダクタンス（ｇｍ）は約
０.２ｍＳ／ｍｍであった。
【００２５】実施例２ 実施例１と同様の手順でＦＥＴのゲート長を２μmにし
て、ＦＥＴを作製した。このＦＥＴの特性を図４に示
す。６００℃の高温で安定に動作した。相互コンダクタ
ンス(ｇｍ)は２ｍＳ／ｍｍであった。
て、ＦＥＴを作製した。このＦＥＴの特性を図４に示
す。６００℃の高温で安定に動作した。相互コンダクタ
ンス(ｇｍ)は２ｍＳ／ｍｍであった。
【００２６】
【発明の効果】本発明の製造方法によれば、耐熱性、耐
環境性に優れたダイヤモンドを使用したＭＩＳ構造のＦ
ＥＴを簡便にかつ確実に製造することができる。相互コ
ンダクタンスの向上が容易に図れ、高周波素子の製造が
容易である。
環境性に優れたダイヤモンドを使用したＭＩＳ構造のＦ
ＥＴを簡便にかつ確実に製造することができる。相互コ
ンダクタンスの向上が容易に図れ、高周波素子の製造が
容易である。
【図１】 本発明の方法によって製造できるＭＩＳ構造
のダイヤモンドＦＥＴの断面図である。
のダイヤモンドＦＥＴの断面図である。
【図２】 本発明の製造方法の工程の一例を示す断面図
である。
である。
【図３】 実施例１のＦＥＴの特性を示すグラフであ
る。
る。
【図４】 実施例２のＦＥＴの特性を示すグラフであ
る。
る。
１１，２１…基板、 １２，２２…半
導体ダイヤモンド層、 １３，２３…絶縁性ダイヤモンド層、 １４，２４…ソ
ース電極、 １４'，２４'…ドレイン電極、 １５，２５…ゲ
ート電極、 ２６…リフトオフ用材料層。
導体ダイヤモンド層、 １３，２３…絶縁性ダイヤモンド層、 １４，２４…ソ
ース電極、 １４'，２４'…ドレイン電極、 １５，２５…ゲ
ート電極、 ２６…リフトオフ用材料層。
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体ダイヤモンド層とゲート電極の間
に絶縁性ダイヤモンド層を有するＭＩＳ構造のダイヤモ
ンドＦＥＴを製造する方法であって、ソース電極、ドレ
イン電極およびゲート電極を形成する工程において、ソ
ース電極およびドレイン電極上にリフトオフ用材料層を
形成し、絶縁性ダイヤモンド層とゲート電極を形成した
後に、リフトオフ用材料層を除去することを特徴とする
ＭＩＳ構造のダイヤモンドＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089791A JPH0529608A (ja) | 1991-07-22 | 1991-07-22 | Ｍｉｓ構造のダイヤモンドｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18089791A JPH0529608A (ja) | 1991-07-22 | 1991-07-22 | Ｍｉｓ構造のダイヤモンドｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529608A true JPH0529608A (ja) | 1993-02-05 |
Family
ID=16091234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18089791A Pending JPH0529608A (ja) | 1991-07-22 | 1991-07-22 | Ｍｉｓ構造のダイヤモンドｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196686A (ja) * | 1992-09-25 | 1994-07-15 | Siemens Ag | Ｍｉｓ形電界効果トランジスタ |
| EP0633328A1 (en) * | 1993-07-08 | 1995-01-11 | General Electric Company | Method for depositing conductive metal traces on diamond |
| US5903015A (en) * | 1994-09-16 | 1999-05-11 | Sumitomo Electric Industries, Ltd. | Field effect transistor using diamond |
| JP2002076369A (ja) * | 2000-09-01 | 2002-03-15 | Kobe Steel Ltd | 電子素子並びにそれを使用するダイオード、トランジスタ及びサイリスタ |
-
1991
- 1991-07-22 JP JP18089791A patent/JPH0529608A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196686A (ja) * | 1992-09-25 | 1994-07-15 | Siemens Ag | Ｍｉｓ形電界効果トランジスタ |
| EP0633328A1 (en) * | 1993-07-08 | 1995-01-11 | General Electric Company | Method for depositing conductive metal traces on diamond |
| US5903015A (en) * | 1994-09-16 | 1999-05-11 | Sumitomo Electric Industries, Ltd. | Field effect transistor using diamond |
| JP2002076369A (ja) * | 2000-09-01 | 2002-03-15 | Kobe Steel Ltd | 電子素子並びにそれを使用するダイオード、トランジスタ及びサイリスタ |
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