JPH04147618A - オーミック電極形成方法 - Google Patents
オーミック電極形成方法Info
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- JPH04147618A JPH04147618A JP27049290A JP27049290A JPH04147618A JP H04147618 A JPH04147618 A JP H04147618A JP 27049290 A JP27049290 A JP 27049290A JP 27049290 A JP27049290 A JP 27049290A JP H04147618 A JPH04147618 A JP H04147618A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置のオーミック電極を選択成膜法に
よって作成する方法に関するものである。
よって作成する方法に関するものである。
［従来の技術］
第５図は、従来の方法によって半導体装置に形成された
オーミック電極、第６図はその一部の拡大図である。こ
の図は、ｎ型ＧａＡｓ層２を設けた５Ｉ−ＧａＡｓ基板
１に、ソーース・ドレイン電極部３を除（全面をマスク
するレジスト膜４を設け、その上にＡｕ−Ｇｅ／Ａｕか
らなるオーミック電極層５を設けた状態を示している。
オーミック電極、第６図はその一部の拡大図である。こ
の図は、ｎ型ＧａＡｓ層２を設けた５Ｉ−ＧａＡｓ基板
１に、ソーース・ドレイン電極部３を除（全面をマスク
するレジスト膜４を設け、その上にＡｕ−Ｇｅ／Ａｕか
らなるオーミック電極層５を設けた状態を示している。
Ａｕ−Ｇｅ／Ａｕ膜は、たとえば第７図に示すような、
独立制御可能な３連のヒータ１１ （図にはその１つの
みを示す）を備えた抵抗加熱蒸着器を使用して形成され
る。ヒータ１１の上に置かれる蒸着ソース１２として、
Ａｕ （８８％）−Ｇｅ （１２％）合金を、また
別のヒータ上に置かれる蒸着ソースとしてＡｕを使用し
、容器内を高真空に排気したのちヒータを発熱させて、
それぞれの蒸発ソースを蒸発させ、その上方に配置され
たサンプルに蒸着させることによってＡｕ−Ｇｅ／Ａｕ
膜が形成される。
独立制御可能な３連のヒータ１１ （図にはその１つの
みを示す）を備えた抵抗加熱蒸着器を使用して形成され
る。ヒータ１１の上に置かれる蒸着ソース１２として、
Ａｕ （８８％）−Ｇｅ （１２％）合金を、また
別のヒータ上に置かれる蒸着ソースとしてＡｕを使用し
、容器内を高真空に排気したのちヒータを発熱させて、
それぞれの蒸発ソースを蒸発させ、その上方に配置され
たサンプルに蒸着させることによってＡｕ−Ｇｅ／Ａｕ
膜が形成される。
［発明が解決しようとしている課題］
上記のような従来の技術では、蒸着ソースを加熱蒸発さ
せることが必要であるために、つぎのような欠点を伴う
。
せることが必要であるために、つぎのような欠点を伴う
。
（１） Ａｕ−Ｇｅのような合金を蒸発させる場合、蒸
気圧の高い材料（Ｇｅ）が先に蒸発してしまい、その後
からＡｕが蒸発するために、蒸着膜の合金比を制御する
ことができない。
気圧の高い材料（Ｇｅ）が先に蒸発してしまい、その後
からＡｕが蒸発するために、蒸着膜の合金比を制御する
ことができない。
（２）蒸着ソースとサンプルとの開の距離がある程度離
れていないと、レジスト膜が焼き付き、その後のりフト
オフによる電極形成ができない。
れていないと、レジスト膜が焼き付き、その後のりフト
オフによる電極形成ができない。
（３）全面蒸着した場合のエツチング方法として、Ａｕ
、 Ａｕ−Ｇｅのためのエッチャントは、サンプルであ
るＧａＡｓをもエツチングしてしまう場合が多く、これ
はドライエッチャントにおいても同様であり、ここにパ
クーニングの難しさがある。
、 Ａｕ−Ｇｅのためのエッチャントは、サンプルであ
るＧａＡｓをもエツチングしてしまう場合が多く、これ
はドライエッチャントにおいても同様であり、ここにパ
クーニングの難しさがある。
［課題を解決するための手段（および作用）コ本発明に
よれば、サンプル表面を絶縁物で被覆し、フォトリング
ラフィ技術によりオーミック電極部の絶縁膜を除去した
後、ＣＶＤ技術でオーミック電極材料を選択蒸着する。
よれば、サンプル表面を絶縁物で被覆し、フォトリング
ラフィ技術によりオーミック電極部の絶縁膜を除去した
後、ＣＶＤ技術でオーミック電極材料を選択蒸着する。
これによってレジスト膜の焼き付きによるリフトオフの
難しさ、あるいは全面蒸着後のパターン形成の難しさ、
もしくは蒸着膜の組成制御の困難性が解消される。
難しさ、あるいは全面蒸着後のパターン形成の難しさ、
もしくは蒸着膜の組成制御の困難性が解消される。
以下に本発明の実施例について説明する。
［実施例１］
第１図は本発明の実施例１において得られた半導体装置
の一部の断面図、第２図はそのオーミック電極部分の拡
大断面図である。図において、２１は５Ｉ−ＧａＡｓ基
板、２２はｎ型ＧａＡｓ層、２３は絶縁膜、２４はオー
ミック電極形成部に対応する位置に形成されたＡｕ−Ｇ
ｅ／Ａｕからなるオーミック電極層である。オーミック
電極層２４は、第２図に示すように、ｎ型ＧａＡｓ層２
２に接するＧｅ薄膜２５と、その上に位置するＡｕ薄膜
２６とからなっている。
の一部の断面図、第２図はそのオーミック電極部分の拡
大断面図である。図において、２１は５Ｉ−ＧａＡｓ基
板、２２はｎ型ＧａＡｓ層、２３は絶縁膜、２４はオー
ミック電極形成部に対応する位置に形成されたＡｕ−Ｇ
ｅ／Ａｕからなるオーミック電極層である。オーミック
電極層２４は、第２図に示すように、ｎ型ＧａＡｓ層２
２に接するＧｅ薄膜２５と、その上に位置するＡｕ薄膜
２６とからなっている。
このような構造の半導体装置を製造する方法は、ＧａＡ
ｓからなる半絶縁性基板２１上に、ｎ型ＧａＡｓ層２２
をエピタキシャル成長させ、ついで絶縁膜２３で全面を
被覆した後、フォトリソグラフィ技術により、ソース・
ドレイン電極部に対応する部分に窓あけを行う工程を含
む。
ｓからなる半絶縁性基板２１上に、ｎ型ＧａＡｓ層２２
をエピタキシャル成長させ、ついで絶縁膜２３で全面を
被覆した後、フォトリソグラフィ技術により、ソース・
ドレイン電極部に対応する部分に窓あけを行う工程を含
む。
窓あけの後、レジスト膜（図示せず）を除去したサンプ
ルを、たとえば第２図に示すような低圧ＣＶＤ装置にセ
ットする。この低圧ＣＶＤ装置は、内部にプラズマ生成
部３２を形成するほぼ円錐形の反応管３１と、この反応
管３１内を真空にするための排気ポンプに連なるバイブ
３３と、処理済みのサンプルを取り出し、新たなサンプ
ルを併結するサンプル交換機構３４とを有する。この低
圧ＣＶＤ装置に３いて、排気後、サンプルを２５０℃ま
で加熱し、Ｎ２ガスをキャリアガスとしてＧ ｅ Ｈ４
を流す。ＧｅＨ４の分圧は、Ｎ２との全圧で１０Ｐａ以
下である。成膜速度を５０Å以下とし、約２５０人の厚
さでＧｅ薄膜２５を選択成膜した。つぎにこの選択成膜
したＧｅ薄膜上に、（ｎ−Ｃ，Ｈｔ ）２ ＡｕＣ１お
よびＮ２ガスにより、Ａｕを約３７００人の厚さで成膜
した。
ルを、たとえば第２図に示すような低圧ＣＶＤ装置にセ
ットする。この低圧ＣＶＤ装置は、内部にプラズマ生成
部３２を形成するほぼ円錐形の反応管３１と、この反応
管３１内を真空にするための排気ポンプに連なるバイブ
３３と、処理済みのサンプルを取り出し、新たなサンプ
ルを併結するサンプル交換機構３４とを有する。この低
圧ＣＶＤ装置に３いて、排気後、サンプルを２５０℃ま
で加熱し、Ｎ２ガスをキャリアガスとしてＧ ｅ Ｈ４
を流す。ＧｅＨ４の分圧は、Ｎ２との全圧で１０Ｐａ以
下である。成膜速度を５０Å以下とし、約２５０人の厚
さでＧｅ薄膜２５を選択成膜した。つぎにこの選択成膜
したＧｅ薄膜上に、（ｎ−Ｃ，Ｈｔ ）２ ＡｕＣ１お
よびＮ２ガスにより、Ａｕを約３７００人の厚さで成膜
した。
このようにして選択成膜したサンプルを、Ｎ２とＮ２と
の混合ガス中で４００”Ｃに５分間加熱して合金化処理
した。このサンプルについて、ＴＥＧ（Ｔｅｓｔ Ｅ
ｌｅｍｅｎｔ Ｇｒｏｕｐ ）パターンのＴＬＭ測定を
したところ、１０−６Ω・ｃｆｆｌのコンタクト抵抗値
を示した。
の混合ガス中で４００”Ｃに５分間加熱して合金化処理
した。このサンプルについて、ＴＥＧ（Ｔｅｓｔ Ｅ
ｌｅｍｅｎｔ Ｇｒｏｕｐ ）パターンのＴＬＭ測定を
したところ、１０−６Ω・ｃｆｆｌのコンタクト抵抗値
を示した。
実施例２
Ｇｅ薄膜２５の形成に際して、ＧｅＨ，の代わりに、Ｇ
ｅ含有有機金属化合物である（ＣＨ，）ＧｅＮ２と、キ
ャリアガスとしてのＮ２とを用いて、基板温度３００℃
で成膜した以外は実施例１と同様に操作して選択成膜を
行った。得られたサンプルのコンタクト抵抗値は実施例
１のものと同等であった。またＧｅ源としてメチルゲル
マン、トリメチルゲルマン等を用いた場合にも同様の結
果が得られた。
ｅ含有有機金属化合物である（ＣＨ，）ＧｅＮ２と、キ
ャリアガスとしてのＮ２とを用いて、基板温度３００℃
で成膜した以外は実施例１と同様に操作して選択成膜を
行った。得られたサンプルのコンタクト抵抗値は実施例
１のものと同等であった。またＧｅ源としてメチルゲル
マン、トリメチルゲルマン等を用いた場合にも同様の結
果が得られた。
実施例３
Ａｕ薄膜２６の形成に際して、（ｎ Ｃ３Ｈ７） ２
ＡｕＢｒを使用した以外は実施例１と同様に操作して成
膜を行った。得られたサンプルのコンタクト抵抗値は実
施例１のものと同等であった。
ＡｕＢｒを使用した以外は実施例１と同様に操作して成
膜を行った。得られたサンプルのコンタクト抵抗値は実
施例１のものと同等であった。
また（ｎ Ｃａ Ｈ？ ） ２ Ａ ｕ Ｂ ｒの代
わりに、Ａｕ含有有機化合物である（ｎＣ４Ｈ９） ２
ＡｕＢｒを使用した場合にも同様の結果が得られた。
わりに、Ａｕ含有有機化合物である（ｎＣ４Ｈ９） ２
ＡｕＢｒを使用した場合にも同様の結果が得られた。
さらにこの操作を実施例２の方法に適用した場合の結果
も同等なものであった。
も同等なものであった。
実施例５
この実施例では、第４図に示す構造の半導体装置を製造
する。第４図において、２１は５Ｉ−ＧａＡｓ基板、２
２はｎ型ＧａＡｓ層、２３は絶縁膜、２４はオーミック
電極形成部に対応する位置に形成されたＡｕ−Ｇｅ／Ａ
ｕからなるオーミック電極層で、これは第１図の構造に
対応している。２７は絶縁膜２３上に設けられた第２絶
縁膜、２８はオーミック電極層２４上に設けられたコン
タクトメタルである。第２絶縁膜２７は、半導体装置の
プレーナ化とパッシベーションのために設けられる。
する。第４図において、２１は５Ｉ−ＧａＡｓ基板、２
２はｎ型ＧａＡｓ層、２３は絶縁膜、２４はオーミック
電極形成部に対応する位置に形成されたＡｕ−Ｇｅ／Ａ
ｕからなるオーミック電極層で、これは第１図の構造に
対応している。２７は絶縁膜２３上に設けられた第２絶
縁膜、２８はオーミック電極層２４上に設けられたコン
タクトメタルである。第２絶縁膜２７は、半導体装置の
プレーナ化とパッシベーションのために設けられる。
この構造は、絶縁膜２３およびオーミック電極層２４を
形成したのち第２絶縁膜２７を形成し、デバイス間接続
のための負荷線として、フォトリソグラフィ処理により
形成したコンタクトホールに、Ａｕの選択成膜によって
コンタクトメタル２８を形成した。さらにこの後、２層
の配線膜を形成した。
形成したのち第２絶縁膜２７を形成し、デバイス間接続
のための負荷線として、フォトリソグラフィ処理により
形成したコンタクトホールに、Ａｕの選択成膜によって
コンタクトメタル２８を形成した。さらにこの後、２層
の配線膜を形成した。
また絶縁膜として、通常のレジスト膜のような、有機膜
からなる非電子供給層を用いた場合にも同様の結果が得
られた。
からなる非電子供給層を用いた場合にも同様の結果が得
られた。
実施例６
実施例１〜５において得られた各サンプルについて、オ
ーミック電極層２４の表面に、有機ニッケル化合物をソ
ースとしてＮｉを１０００人の厚さで選択成膜し、さら
にその上にＡｕを３０００人の厚さで選択成膜した。
ーミック電極層２４の表面に、有機ニッケル化合物をソ
ースとしてＮｉを１０００人の厚さで選択成膜し、さら
にその上にＡｕを３０００人の厚さで選択成膜した。
これによってＡｕ−Ｇｅ／Ａｕ構成の膜が合金化後にエ
レクトロンマイグレーションにより劣化する傾向が防止
され、コンタクト抵抗も若干低下することが認められた
。
レクトロンマイグレーションにより劣化する傾向が防止
され、コンタクト抵抗も若干低下することが認められた
。
なお以上の説明では、ＧａＡｓ電解効果トランジスタに
本発明のオーミック電極形成方法を適用した場合を示し
たが、他のＩＩＩ−Ｖ化合物半導体、あるいはＳｉ系の
多層配線技術に適用しても同様の効果が得られることは
明かであろう。
本発明のオーミック電極形成方法を適用した場合を示し
たが、他のＩＩＩ−Ｖ化合物半導体、あるいはＳｉ系の
多層配線技術に適用しても同様の効果が得られることは
明かであろう。
Ｅ発明の効果コ
以上に説明したように本発明方法によれば、つぎのよう
な効果が得られる。
な効果が得られる。
（１）選択成膜により、パターニング精度が向上する。
（２）成膜速度をガス分圧により制御することができる
ので、膜厚制御の精度が向上し、コンタクト抵抗を低減
させることができる。
ので、膜厚制御の精度が向上し、コンタクト抵抗を低減
させることができる。
（３）成膜温度が低くてよく、半導体装置に対して熱ダ
メージが少ない。
メージが少ない。
（４）マスク材が半導体装置のパッシベーションまたは
絶縁膜と共用できる。
絶縁膜と共用できる。
第１図は本発明方法にしたがって形成されたオーミック
電極を有する半導体装置の一部の断面図、第２図はその
部分拡大断面図、第３図は本発明方法の実施に使用され
た低圧ＣＶＤ装置の〜部切欠側面図、第４図は本発明方
法にしたがって形成されたオーミック電極を有する他の
半導体装置の一部の断面図、第５図は従来の方法で形成
されたオーミック電極を有する半導体装置の断面図、第
６図はその部分拡大断面図、第７図は従来のオーミック
電極の形成に用いられている装置の概略的断面図である
。 ２１は５Ｉ−ＧａＡｓ基板、２２はｎ型ＧａＡｓ層、２
３は絶縁膜、２４はオーミック電極層、２５はＧｅ層、
２６はＡｕ層、２７は第２絶縁膜、２８はコンタクトメ
タル。 代理人 弁理士 山 下 穣 平 第１図 第２図 第４図 第５図
電極を有する半導体装置の一部の断面図、第２図はその
部分拡大断面図、第３図は本発明方法の実施に使用され
た低圧ＣＶＤ装置の〜部切欠側面図、第４図は本発明方
法にしたがって形成されたオーミック電極を有する他の
半導体装置の一部の断面図、第５図は従来の方法で形成
されたオーミック電極を有する半導体装置の断面図、第
６図はその部分拡大断面図、第７図は従来のオーミック
電極の形成に用いられている装置の概略的断面図である
。 ２１は５Ｉ−ＧａＡｓ基板、２２はｎ型ＧａＡｓ層、２
３は絶縁膜、２４はオーミック電極層、２５はＧｅ層、
２６はＡｕ層、２７は第２絶縁膜、２８はコンタクトメ
タル。 代理人 弁理士 山 下 穣 平 第１図 第２図 第４図 第５図
Claims (4)
- （１）オーミック電極を形成すべきサンプルの表面を絶
縁層で被覆する工程と、この絶縁層の所望の部分を除去
して窓を形成する工程と、この窓を形成した面に低圧Ｃ
ＶＤ法によりオーミック電極材料の膜を選択成膜するこ
とを特徴とするオーミック電極形成方法。 - （２）前記オーミック電極が、Ａｕ−Ｇｅ膜とＡｕ膜と
からなっている請求項１記載の方法。 - （３）前記選択成膜が、Ｇｅ源としてＧｅ含有有機化合
物を使用して行われることを特徴とする請求項２記載の
方法。 - （４）前記選択成膜が、Ａｕ源としてＡｕ含有有機化合
物を使用して行われることを特徴とする請求項２記載の
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27049290A JPH04147618A (ja) | 1990-10-11 | 1990-10-11 | オーミック電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27049290A JPH04147618A (ja) | 1990-10-11 | 1990-10-11 | オーミック電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147618A true JPH04147618A (ja) | 1992-05-21 |
Family
ID=17487035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27049290A Pending JPH04147618A (ja) | 1990-10-11 | 1990-10-11 | オーミック電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147618A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6229213B1 (en) | 1996-06-26 | 2001-05-08 | Micron Technology, Inc. | Germanium alloy electrical interconnect structure |
| US6239029B1 (en) | 1995-07-17 | 2001-05-29 | Micron Technology, Inc. | Sacrificial germanium layer for formation of a contact |
| US6309967B1 (en) | 1995-07-17 | 2001-10-30 | Micron Technology, Inc. | Method of forming a contact |
| JPWO2014103569A1 (ja) * | 2012-12-25 | 2017-01-12 | 住友金属鉱山株式会社 | 導電性接着剤組成物及びそれを用いた電子素子 |
-
1990
- 1990-10-11 JP JP27049290A patent/JPH04147618A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239029B1 (en) | 1995-07-17 | 2001-05-29 | Micron Technology, Inc. | Sacrificial germanium layer for formation of a contact |
| US6309967B1 (en) | 1995-07-17 | 2001-10-30 | Micron Technology, Inc. | Method of forming a contact |
| US6597042B1 (en) | 1995-07-17 | 2003-07-22 | Micron Technology, Inc. | Contact with germanium layer |
| US6229213B1 (en) | 1996-06-26 | 2001-05-08 | Micron Technology, Inc. | Germanium alloy electrical interconnect structure |
| US6331482B1 (en) * | 1996-06-26 | 2001-12-18 | Micron Technology, Inc. | Method of VLSI contact, trench, and via filling using a germanium underlayer with metallization |
| JPWO2014103569A1 (ja) * | 2012-12-25 | 2017-01-12 | 住友金属鉱山株式会社 | 導電性接着剤組成物及びそれを用いた電子素子 |
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