JPH0254659B2 - - Google Patents

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JPH0254659B2
JPH0254659B2 JP7345584A JP7345584A JPH0254659B2 JP H0254659 B2 JPH0254659 B2 JP H0254659B2 JP 7345584 A JP7345584 A JP 7345584A JP 7345584 A JP7345584 A JP 7345584A JP H0254659 B2 JPH0254659 B2 JP H0254659B2
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JP
Japan
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polycrystalline silicon
film
tungsten
insulating film
manufacturing
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JP7345584A
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English (en)
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JPS60217645A (ja
Inventor
Seiji Ueda
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Publication of JPS60217645A publication Critical patent/JPS60217645A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement

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  • Crystallography & Structural Chemistry (AREA)
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  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 この発明は多結晶シリコン上にのみ選択的にタ
ングステンを気相成長する製造方法、詳しくは、
多結晶シリコン以外の部分へのタングステンの異
常成長を防止することにより、微細加工精度の向
上を図り、集積回路装置の製造歩留の向上をする
ことのできる半導体装置の製造方法に関するもの
である。
従来例の構成とその問題点 近年、MOS集積回路装置では、素子寸法の微
細化により、配線が細く、かつ薄くなつている
が、これは、同時に、高集積化により配線長が長
くなり、配線抵抗が著しく増大する傾向をともな
つている。高配線抵抗化を防止するために、多結
晶シリコン上に高融点金属シリサイドや、高融点
金属を重ね、2層構造とし、配線抵抗を下げるこ
とが報告されている。たとえば、多結晶シリコ
ン、高融点金属タングステン、高融点金属モリブ
デン−シリサイドの比抵抗は各々、250μΩ・cm、
5.5μΩ・cm(タングステン)、22μΩ・cm(モリブ
デンシリサイド)であり、これらの例でみても、
高融点金属は高融点金属シリサイドの約4分の1
である。微細化、高集積化と従来の多結晶シリコ
ンゲートプロセスの互換性、比抵抗値などから、
タングステンと多結晶シリコンの2層構造が注目
されている。このような2層構造の形成において
タングステンの成長は減圧気相成長法により、選
択的に多結晶シリコン上にのみ行うことができ
る。このタングステンの選択気相成長は、多結晶
シリコンの表面のみを露出し、他の部分は二酸化
珪素膜などにより被覆することにより、多結晶シ
リコン表面にのみ選択的に堆積する方法である。
しかし、タングステンを堆積しない部分を、二酸
化珪素膜で被覆するだけでは、不充分であり、と
くに、下地パターンの段差が大きい場合、段差部
分に異常成長が発生しやすい。たとえば二酸化珪
素によつて被覆された多結晶シリコンパターンの
エツジに沿つて、タングステンが異常成長するこ
とにより、配線間のシヨートなどの不良の原因と
なることが多い。多層の多結晶シリコン構造にお
いて、最上層の多結晶シリコン表面にタングステ
ンを選択成長する場合、このような問題を起しや
すかつた。
次に従来の多結晶シリコンゲート構造のMOS
半導体装置に使用した場合を例に示す。
第1図は従来の製造方法により多結晶シリコン
上にタングステンを選択的に気相成長することに
より作成した多結晶シリコンゲート構造のMOS
半導体装置の一部の構造断面図である。同図にお
いて、1はP型シリコン基板、2は選択酸化法に
より形成された二酸化珪素膜、3はゲート絶縁
膜、4は多結晶シリコンゲート電極、5はソース
ドレインを構成するN+拡散層、6,6′は多結晶
シリコンの側面およびシリコン基板表面を被覆す
る二酸化珪素膜、7は多結晶シリコン層の表面に
選択的に気相成長したタングステン膜、8は層間
絶縁膜、9はアルミニウムからなる電極を示す。
この半導体装置の製造工程について、第2図a〜
hの工程途中断面図に従つて説明する。まず、第
2図aのように、P型シリコン基板1の主面に選
択酸化法により、二酸化珪素膜2を形成する。次
に、第2図bのように、ゲート絶縁膜3を形成
し、この上に多結晶シリコン膜4を堆積し、これ
にリンを蒸着する。多結晶シリコン膜4の上にチ
ツ化珪素膜10を堆積する。次に、第2図cのよ
うに、写真食刻法によりチツ化珪素膜10、多結
晶シリコン膜4、ゲート絶縁膜3をパターン形成
する。次に第2図dのように、ヒ素のイオン注入
法によりソース、ドレイン5を形成した後、多結
晶シリコン膜4の側面およびN+拡散領域5を水
蒸気中で酸化することにより、二酸化珪素膜6,
6′を形成する。多結晶シリコン膜4の表面はチ
ツ化珪素膜10によつて覆われており、酸化が防
止されている。次に第2図eのように、このチツ
化珪素膜10を除去して、多結晶シリコン膜表面
Aを露出する。次に、第2図fのようにタングス
テン膜7を減圧気相成長法により多結晶シリコン
膜の露出した面にのみ選択的に成長させる。この
成長方法の一例としては、630℃で六フツ化タン
グステンと水素ガスとを用いて減圧気相成長法に
より行うことができる。この気相成長において
は、多結晶シリコン膜の表面にのみ成長し、二酸
化珪素膜上には成長しないが、下地パターンに段
差があると、この部分に異常成長しやすい。たと
えば、第2図f中のBのような段差部分がある
と、同図のように、異常成長によるタングステン
蒸着層7′の形成を起しやすい。条件によつては
同図中の小さな段差部Cのような段差部分にも異
常成長が起こりやすい。これらの異常成長をタン
グステンの成長方法の改善により制御することは
非常に困難である。次に第2図gのように、層間
絶縁膜8を堆積する。次に第2図hのように電極
9を形成した後、素子の保護膜(図中略)を堆積
する。
以上のように、多結晶シリコン膜表面にタング
ステンを選択的に気相成長する方法において、下
地パターンの段差部分にも、タングステンの異常
成長が起こり、制御性よく、多結晶シリコン膜の
露出した表面にのみ堆積することは困難であつ
た。また、二酸化珪素膜6,6′の膜厚を厚くす
ることにより、段差を小さくすることは、ソー
ス、ドレイン5の拡散深さのシヤロー化、多結晶
シリコンのゲート長の制御性などから微細素子に
は適用に限界がある。このように、拡散深さや、
ゲート長の制御性を低下させることなく、多結晶
シリコン膜表面にのみ、再現性よく選択的にタン
グステンを堆積することがデバイスへの導入を実
現するために必要である。
発明の目的 本発明は段差を極めて小さくし、タングステン
が段差部分に異常成長することなく、多結晶シリ
コン膜表面にのみ選択的に気相成長することを可
能にし、素子の加工精度の向上により、製造歩留
りの向上を図ることのできる半導体装置の製造方
法を提供するものである。
発明の構成 本発明は半導体基板の主面に、多結晶シリコン
層のパターン形成をする工程と、多結晶シリコン
層に絶縁性被膜を堆積し、この上に有機性被膜を
塗布する工程と、有機性被膜と絶縁性被膜をプラ
ズマエツチング法により同時に削り取り、多結晶
シリコン面を露出させる工程と、減圧気相成長法
によりタングステンを選択的に多結晶シリコン上
に堆積する工程からなる半導体装置の製造方法で
あり、多結晶シリコン層のパターンにより形成さ
れた段差を小さくすることにより、多結晶シリコ
ン層表面へのタングステンの成長において、段差
部分への異常成長を防止し、容易に、再現性よく
選択成長をすることができる。
実施例の説明 以下に本発明を実施例により詳しく述べる。第
3図a〜gはこの発明の一実施例による多結晶シ
リコンおよびタングステンの2層からなるゲート
電極を有するMOS半導体装置の製造工程途中の
構造断面を示す。第3図aは従来例の第2図aと
同一である。次に第3図bのように、ゲート絶縁
膜3、多結晶シリコン膜4を400nm堆積し、リ
ン蒸着する。次に第3図cのように写真食刻法に
より、多結晶シリコン膜4、ゲート絶縁膜3のパ
ターン形成をする。次に第3図dのように、ヒ素
のイオン注入法によりN+拡散層5を形成した後、
気相成長法により、リン珪酸ガラス膜11を約
500nm堆積する。リン珪酸ガラス膜11はリン
濃度が3〜5重量%である。この上に回転塗布法
によりフオトレジスト12を塗布する。フオトレ
ジスト12には、たとえば、ノボラツク型の樹脂
を主成分とするポジ型フオトレジストを用いる。
これはイソプレン系のゴムからなるものでもよ
い。塗布は2段階法を用い、初め低粘度のフオト
レジストを低速で塗布し、次に少し粘度の高いも
のを高速で塗布し、表面が平坦になるようにす
る。次に、第3図eのように、プラズマエツチン
グ法により、フオトレジスト12とリン珪酸ガラ
ス膜11を、一様にエツチングし、多結晶シリコ
ン膜4の表面が露出するまでエツチングする。プ
ラズマエツチングは平行平板型の電極構造を有す
るエツチング装置で行い、エツチングガスは
C2F6、CHF3の混合ガスを用い、エツチング速度
比がフオトレジスト12とリン珪酸ガラス11を
ほぼ等しくする。多結晶シリコン膜4の表面が露
出した時点でエツチングを止め、ついで、残余の
フオトレジスト12を除去する。表面は図のよう
にほぼ平坦になる。次に第3図fのように、六フ
ツ化タングステンと水素ガスを用いた減圧気相成
長法により、多結晶シリコン膜4の露出した表面
にのみ選択的にタングステン膜7を成長させる。
表面には段差がないため、従来法のように段差部
分に異常成長することなく、再現性よく選択成長
することが可能である。次に第3図gのように、
チツ化珪素膜よりなる層間絶縁膜8を堆積した
後、電極取り出し用の窓を開孔し、アルミニウム
膜の蒸着、パターン形成により、電極9を形成す
る。また、リン珪酸ガラス膜11が気相成長法に
よる二酸化珪素膜又はプラズマ成長法による堆積
したチツ化珪素膜であつても同様に、平坦化が実
現される。
発明の効果 以上のように本発明によれば、多結晶シリコン
上にタングステンを選択的に堆積する工程におい
て、多結晶シリコンなどの段差を、絶縁膜によつ
て埋めることにより、表面を平坦にし、タングス
テンが段差部分に異常成長することなく、露出し
た多結晶シリコン面にのみ、容易に再現性よく選
択成長することができる。したがつて、本発明
は、高集積回路装置の製造に有用な技術である。
【図面の簡単な説明】
第1図は従来の製造方法により多結晶シリコン
上にタングステンを選択的に気相成長することに
より製作したMOS型半導体装置の構造断面図、
第2図a〜hは従来方法による製造工程図、第3
図a〜gは本発明の具体的な一実施例にかかる製
造工程図である。 4……多結晶シリコン膜、6……二酸化珪素
膜、7,7′……タングステン、8……層間絶縁
膜、11……リン珪酸ガラス膜。

Claims (1)

  1. 【特許請求の範囲】 1 半導体基板の主面に多結晶シリコン層のパタ
    ーン形成をする工程と、前記多結晶シリコン層に
    絶縁性被膜を堆積し、この上に有機性被膜を塗布
    する工程と、前記有機性被膜と前記絶縁性被膜を
    プラズマエツチング法により同時に削り取り、前
    記多結晶シリコン面を露出させる工程と、減圧気
    相成長法により選択的にタングステンを前記多結
    晶シリコン面上に堆積する工程からなることを特
    徴とする半導体装置の製造方法。 2 絶縁性被膜が二酸化珪素膜からなる特許請求
    の範囲第1項に記載の半導体装置の製造方法。 3 絶縁性被膜がチツ化珪素膜からなる特許請求
    の範囲第1項に記載の半導体装置の製造方法。
JP7345584A 1984-04-12 1984-04-12 半導体装置の製造方法 Granted JPS60217645A (ja)

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JPS60217645A JPS60217645A (ja) 1985-10-31
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US4824801A (en) * 1986-09-09 1989-04-25 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing aluminum bonding pad with PSG coating
KR950010041B1 (ko) * 1992-03-28 1995-09-06 현대전자산업주식회사 콘택 홀(contact hole) 구조 및 그 제조방법

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