JPS6222429A - 化合物半導体装置の電極の製造方法 - Google Patents
化合物半導体装置の電極の製造方法Info
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- JPS6222429A JPS6222429A JP16119285A JP16119285A JPS6222429A JP S6222429 A JPS6222429 A JP S6222429A JP 16119285 A JP16119285 A JP 16119285A JP 16119285 A JP16119285 A JP 16119285A JP S6222429 A JPS6222429 A JP S6222429A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は化合物半導体装置の電極の製造方法に関する。
従来、化合物半導体装置のオーミック電極の形成におい
ては、例えばｎ型ＱａＡｓに対するＡｕｏｅ合金に代表
されるように、化合物半導体に幾種かの金属又は合金等
を被着し、熱処理によって化合物半導体と反応、合金化
させ、オーミック接合とする方法が多用されている。
ては、例えばｎ型ＱａＡｓに対するＡｕｏｅ合金に代表
されるように、化合物半導体に幾種かの金属又は合金等
を被着し、熱処理によって化合物半導体と反応、合金化
させ、オーミック接合とする方法が多用されている。
しかしこの方法では、一般に４００℃以上の熱工程を含
むため、構成元素の蒸気圧の大きく異なる化合物半導体
では、ストイキオメトリのずれを生じ、オーミック接合
の形成に悪影響をおよぼしやすい。以下、ｎ型ＧａＡＳ
に対するＡｕＧｅの場合を例として説明する。Ｇｅは■
族元素であり、通常Ｑａ と置換してドナとして作用
する。しかし、実際には熱処理によってＡｓが飛散する
ため、結／７ｊ的にＧｅがＡＩサイトに入ってアクセプ
タとして作用しがちである。その結果合金層のキャリア
濃度が十分に上がらず、オーミック接合の特性及び再現
性等に悪影響を与えていた。
むため、構成元素の蒸気圧の大きく異なる化合物半導体
では、ストイキオメトリのずれを生じ、オーミック接合
の形成に悪影響をおよぼしやすい。以下、ｎ型ＧａＡＳ
に対するＡｕＧｅの場合を例として説明する。Ｇｅは■
族元素であり、通常Ｑａ と置換してドナとして作用
する。しかし、実際には熱処理によってＡｓが飛散する
ため、結／７ｊ的にＧｅがＡＩサイトに入ってアクセプ
タとして作用しがちである。その結果合金層のキャリア
濃度が十分に上がらず、オーミック接合の特性及び再現
性等に悪影響を与えていた。
例えばＧａＡｓ中のＡｓの飛散を防ぐ方法としては、ｋ
ｓ 雰囲気中で熱処理を行う方法がある。しかし、この
方法では、Ａｓ圧の最適化が難しい上、有毒ガスを使用
するため、装置上の制約も大きくなる。
ｓ 雰囲気中で熱処理を行う方法がある。しかし、この
方法では、Ａｓ圧の最適化が難しい上、有毒ガスを使用
するため、装置上の制約も大きくなる。
又、第２図に示すように化合物半導体上にオーミック電
極材料膜を堆積してパターニングした後、ＣＶＤ法によ
って例えば５ｉｏｔ膜等の絶縁膜を堆積し、しかる後に
熱処理を行う方法がある。しかし、この方法では、絶縁
膜を堆積する際、ＣＶＤ炉内で３００℃以上の熱工程を
経ることになる。したがって、この段階でＶ族元素の飛
散が生ずる上、オーミック電極材料膜と化合物半導体と
の反応が進行するため、絶縁膜堆積後の熱処理の再適化
が困難となり、オーミック接合の再現性、安定性に問題
を有する。
極材料膜を堆積してパターニングした後、ＣＶＤ法によ
って例えば５ｉｏｔ膜等の絶縁膜を堆積し、しかる後に
熱処理を行う方法がある。しかし、この方法では、絶縁
膜を堆積する際、ＣＶＤ炉内で３００℃以上の熱工程を
経ることになる。したがって、この段階でＶ族元素の飛
散が生ずる上、オーミック電極材料膜と化合物半導体と
の反応が進行するため、絶縁膜堆積後の熱処理の再適化
が困難となり、オーミック接合の再現性、安定性に問題
を有する。
本発明は、上記した問題を解決して、低抵抗でかつ再現
性の良好な化合物半導体の電極の製造方法を提供するも
のである。
性の良好な化合物半導体の電極の製造方法を提供するも
のである。
本発明による化合物半導体の電極の製造方法では、まず
化合物半導体上に、熱処理によって前記化合物半導体と
反応してオーミック接合を形成する金属又は合金等の導
電膜を堆積する。例として、ｎ型ＧａＡｓに対するＡｕ
Ｇｅがあげられる。続いて、蒸着法によりＳｉＯ膜等の
絶縁膜を堆積する。その後、エツチング法又はリフトオ
フ法によって絶縁膜及び導電膜をパターニングしてから
熱処理を行い、オーミック電極を形成する。
化合物半導体上に、熱処理によって前記化合物半導体と
反応してオーミック接合を形成する金属又は合金等の導
電膜を堆積する。例として、ｎ型ＧａＡｓに対するＡｕ
Ｇｅがあげられる。続いて、蒸着法によりＳｉＯ膜等の
絶縁膜を堆積する。その後、エツチング法又はリフトオ
フ法によって絶縁膜及び導電膜をパターニングしてから
熱処理を行い、オーミック電極を形成する。
、よ。□、 ｉ本発明によれ
ば、オーミック電極上に堆積された絶縁膜によって、化
合物半導体の蒸気圧の高い構成元素が熱処理によって飛
散するのを防ぐことができるので、化合物半導体のスト
イキオメ） ＩＪが維持され、低抵抗で表面状態が良好
であり、かつ再現性の良好なオーミック接合を形成する
ことができる。
ば、オーミック電極上に堆積された絶縁膜によって、化
合物半導体の蒸気圧の高い構成元素が熱処理によって飛
散するのを防ぐことができるので、化合物半導体のスト
イキオメ） ＩＪが維持され、低抵抗で表面状態が良好
であり、かつ再現性の良好なオーミック接合を形成する
ことができる。
又、本発明の副次的な効果として、オーミック電極上に
絶縁膜が堆積された形状が完成時に得られるので、新た
に表面保護膜を形成する必要がないことがあげられる。
絶縁膜が堆積された形状が完成時に得られるので、新た
に表面保護膜を形成する必要がないことがあげられる。
以下、本発明の実施例を、第１図（ａ）〜（Ｃ）を用い
て説明する。
て説明する。
半絶縁性ＧａＡＳ基板１に３ｉ イオンを加速電圧１
５０ ＫｅＶ、ドーズ：ｌ ２．５Ｘ ］ Ｏ”／ｄで
イオン注入し、８００″０１５分の熱処理によりｎ型層
２を形成する。
５０ ＫｅＶ、ドーズ：ｌ ２．５Ｘ ］ Ｏ”／ｄで
イオン注入し、８００″０１５分の熱処理によりｎ型層
２を形成する。
次に、全面Ｋ ＣＶＤ法により約４０００ Ａ Ｏ８ｉ
０． 膜３を堆積し、フォトレジスト４を塗布して通常
のフォトリソグラフィによりｎ型層２上に開口部を設け
、この７オトレジスト４をマスクとして５１０２膜３を
エツチングする（第１図（ａ））。この＆ 、Ａｕ３６
合金膜５を２００ＯＡ 、続いてｓｉｏ膜６を２００Ｏ
Ａ通常の蒸着法によって連続的に堆積する（第１図（ｂ
））。
０． 膜３を堆積し、フォトレジスト４を塗布して通常
のフォトリソグラフィによりｎ型層２上に開口部を設け
、この７オトレジスト４をマスクとして５１０２膜３を
エツチングする（第１図（ａ））。この＆ 、Ａｕ３６
合金膜５を２００ＯＡ 、続いてｓｉｏ膜６を２００Ｏ
Ａ通常の蒸着法によって連続的に堆積する（第１図（ｂ
））。
この時、基板の温度はほとんど上昇しないので、
・Ａｓの飛散及びＧａＡＳ基板ｌとＡｕＧｅ合金膜５
との反応は生じない。次に１フオトレジスト４を除去す
ることにより不要なＡｕＧｅ合金膜５及びＳｉＯ膜６を
リフトオフ加工したｉ、４００℃５分の熱処理を施して
ｎ型層２に対するオーミック電極を形成する（第１図（
Ｃ））。
・Ａｓの飛散及びＧａＡＳ基板ｌとＡｕＧｅ合金膜５
との反応は生じない。次に１フオトレジスト４を除去す
ることにより不要なＡｕＧｅ合金膜５及びＳｉＯ膜６を
リフトオフ加工したｉ、４００℃５分の熱処理を施して
ｎ型層２に対するオーミック電極を形成する（第１図（
Ｃ））。
こうして得られたオーミック電極について接触抵抗ρ０
を測定した結果、ρＣ〜３Ｘ１０−’Ω・ｄが得られた
。一方、比較例として上記実施例の諸条件及び工程のう
ちＳｉＯ膜の堆積のみを省き、他を同じにして第３図に
示すようなオーミック電極を形成したところ、接触抵抗
ρ０〜５ Ｘ １０−’Ω・ｄであった。
を測定した結果、ρＣ〜３Ｘ１０−’Ω・ｄが得られた
。一方、比較例として上記実施例の諸条件及び工程のう
ちＳｉＯ膜の堆積のみを省き、他を同じにして第３図に
示すようなオーミック電極を形成したところ、接触抵抗
ρ０〜５ Ｘ １０−’Ω・ｄであった。
又、上記実施例の電極について、ｓｈｏ膜を除去して表
面を顕微鏡観察したところ、極めて緻密で平担性の良好
な表面状態を呈しており、微細な電極の形成にも適して
いた。さらに、接触抵抗及び表面状態の両面において、
ウェハ面内及びクエ八間のバラツキは小さく、良好な均
一性、再現性を有していた。
面を顕微鏡観察したところ、極めて緻密で平担性の良好
な表面状態を呈しており、微細な電極の形成にも適して
いた。さらに、接触抵抗及び表面状態の両面において、
ウェハ面内及びクエ八間のバラツキは小さく、良好な均
一性、再現性を有していた。
以上のように本実施例の製造方法によれば、接触抵抗が
低く、緻密で平担性の良好な表面状態を有し、しかも均
一性、再現性の良好なオーミック電極を得ることができ
る。
低く、緻密で平担性の良好な表面状態を有し、しかも均
一性、再現性の良好なオーミック電極を得ることができ
る。
なお、本発明は上記実施例に限られない。例えば、オー
ミック電極はＡＵＧ６合金に限られず、熱処理によって
化合物半導体と合金化して良好なオーミック接合を形成
する導電性材料から成るものであればよい。又、基板も
ＱａＡｓに限られず、何らかの導電膜を堆積して熱処理
することによりオーミック接合が形成されるものであれ
ばよい。又、導電膜上に堆積する絶縁膜も、ｓｉｏに限
らず、低温で蒸着可能で所望の要件を満たす膜であれば
よい。さらに、絶縁膜及び導電膜のパターニングについ
ても、必ずしもリフトオフ法を用いる必要はなく、イオ
ンミリング等のエツチング法を用いてもよい。
ミック電極はＡＵＧ６合金に限られず、熱処理によって
化合物半導体と合金化して良好なオーミック接合を形成
する導電性材料から成るものであればよい。又、基板も
ＱａＡｓに限られず、何らかの導電膜を堆積して熱処理
することによりオーミック接合が形成されるものであれ
ばよい。又、導電膜上に堆積する絶縁膜も、ｓｉｏに限
らず、低温で蒸着可能で所望の要件を満たす膜であれば
よい。さらに、絶縁膜及び導電膜のパターニングについ
ても、必ずしもリフトオフ法を用いる必要はなく、イオ
ンミリング等のエツチング法を用いてもよい。
第１図は本発明の一実施例によるオーミック電極の製造
工程を示す図、第２図及び第３図は従来のオーミック電
極の例を示す図である。 １．２１・・・半絶縁性ＧａＡｓ基板、２．２２・・ｎ
型層、 ３．２３−８ ’Ｏｘ膜、４・・フォト
レジスト、 ５．２４・・・ＡｌｊＱｅ合金膜、６・
・・ｓｉｏ膜、 １１・・・化合物半導体基板、
１２・・活性層、 １３．１５・・絶縁膜、１４
・・オーミック電極。 代理人 弁理士 則 近 憲 佑同
竹 花 喜久男 ト 第１図
工程を示す図、第２図及び第３図は従来のオーミック電
極の例を示す図である。 １．２１・・・半絶縁性ＧａＡｓ基板、２．２２・・ｎ
型層、 ３．２３−８ ’Ｏｘ膜、４・・フォト
レジスト、 ５．２４・・・ＡｌｊＱｅ合金膜、６・
・・ｓｉｏ膜、 １１・・・化合物半導体基板、
１２・・活性層、 １３．１５・・絶縁膜、１４
・・オーミック電極。 代理人 弁理士 則 近 憲 佑同
竹 花 喜久男 ト 第１図
Claims (4)
- （１）化合物半導体上に、熱処理によつて前記化合物半
導体と反応してオーミック接合を形成する導電膜を堆積
する工程と、前記導電膜上に絶縁膜を蒸着する工程と、
前記絶縁膜及び導電膜をパターニングする工程と、前記
化合物半導体を熱処理する工程とを含むことを特徴とす
る化合物半導体装置の電極の製造方法。 - （２）前記絶縁膜はＳｉＯ膜であることを特徴とする特
許請求の範囲第１項記載の化合物半導体装置の電極の製
造方法。 - （３）前記化合物半導体はｎ型III−Ｖ族化合物半導体
であり、前記導電膜は少なくともIV属元素を構成要素と
して含んでいるものであることを特徴とする特許請求の
範囲第１項記載の化合物半導体装置の電極の製造方法。 - （４）前記化合物半導体はｐ型III−Ｖ族化合物半導体
であり、前記導電膜は少なくともII属元素を構成要素と
して含んでいるものであることを特徴とする特許請求の
範囲第１項又は第２項記載の化合物半導体装置の電極の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16119285A JPS6222429A (ja) | 1985-07-23 | 1985-07-23 | 化合物半導体装置の電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16119285A JPS6222429A (ja) | 1985-07-23 | 1985-07-23 | 化合物半導体装置の電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6222429A true JPS6222429A (ja) | 1987-01-30 |
Family
ID=15730333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16119285A Pending JPS6222429A (ja) | 1985-07-23 | 1985-07-23 | 化合物半導体装置の電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6222429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641230A (en) * | 1987-06-23 | 1989-01-05 | Mitsubishi Electric Corp | Formation of ohmic electrode |
| US5849630A (en) * | 1989-03-29 | 1998-12-15 | Vitesse Semiconductor Corporation | Process for forming ohmic contact for III-V semiconductor devices |
-
1985
- 1985-07-23 JP JP16119285A patent/JPS6222429A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641230A (en) * | 1987-06-23 | 1989-01-05 | Mitsubishi Electric Corp | Formation of ohmic electrode |
| US5849630A (en) * | 1989-03-29 | 1998-12-15 | Vitesse Semiconductor Corporation | Process for forming ohmic contact for III-V semiconductor devices |
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