JPS6216555B2 - - Google Patents
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- JPS6216555B2 JPS6216555B2 JP53143450A JP14345078A JPS6216555B2 JP S6216555 B2 JPS6216555 B2 JP S6216555B2 JP 53143450 A JP53143450 A JP 53143450A JP 14345078 A JP14345078 A JP 14345078A JP S6216555 B2 JPS6216555 B2 JP S6216555B2
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Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタ特に超高周波用又は超高
速スイツチング用のトランジスタの製法に関す
る。
速スイツチング用のトランジスタの製法に関す
る。
従来の超高周波トランジスタの構造は、第１
図、第２図に示す断面構造となつている。第１図
は単体トランジスタを示すもので、第２図がIC
化されたトランジスタを示すものである。これら
の図で、Ｅ，Ｂ，Ｃはそれぞれエミツタ層、ベー
ス層、コレクタ層を示す。
図、第２図に示す断面構造となつている。第１図
は単体トランジスタを示すもので、第２図がIC
化されたトランジスタを示すものである。これら
の図で、Ｅ，Ｂ，Ｃはそれぞれエミツタ層、ベー
ス層、コレクタ層を示す。
現在、通信用に要求される超高周波トランジス
タのｆT（利得帯域巾積、Transit frequency）
は６〜10GHz程度であるが、現状では、この要
求が完全に充足されているとはいいがたい。
タのｆT（利得帯域巾積、Transit frequency）
は６〜10GHz程度であるが、現状では、この要
求が完全に充足されているとはいいがたい。
ところで、超高周波トランジスタでｆTに大き
く影響するのは、ベース巾とベース深さ、エミツ
タ巾が最も支配的である。高いｆTを実現するた
めにはベース巾は0.1〜0.2μｍ程度に狭くする必
要がある。ベース巾は狭ければ狭い程ｆTは高く
なるが、それ以下のベース巾では耐圧の点で問題
が生じる。また、高周波又は高速スイツチング動
作では、第３図のように電流が流れ（周辺効
果）、ベース深さが実質的に最大ベース巾として
作用する。従つて、ｆTを上げるためには、この
ベース深さを浅くすることが重要である。
く影響するのは、ベース巾とベース深さ、エミツ
タ巾が最も支配的である。高いｆTを実現するた
めにはベース巾は0.1〜0.2μｍ程度に狭くする必
要がある。ベース巾は狭ければ狭い程ｆTは高く
なるが、それ以下のベース巾では耐圧の点で問題
が生じる。また、高周波又は高速スイツチング動
作では、第３図のように電流が流れ（周辺効
果）、ベース深さが実質的に最大ベース巾として
作用する。従つて、ｆTを上げるためには、この
ベース深さを浅くすることが重要である。
一方、高ｆTを実現するためには、エミツタ層
を狭く浅くすると共に、キヤリヤの注入効率を高
めるため、高不純物濃度のエミツタ接合形成が不
可欠である。エミツタ接合が非常に浅い場合に
は、電極付け工程でエミツタ電極とベース領域が
シヨートする危険性が生じる。特に、高周波、高
速デバイスはエミツタ巾が１〜３μｍと非常に狭
いため、いわゆるウオツシユドエミツタ
（washed―emitter）構造をとらざるを得ず、電
極付時の信頼性は大きな問題となつている。この
対策としてSiとの合金深さを浅く（0.1〜0.2μ
ｍ）する処置（例えばPt―Si合金層を用いる）と
か、エミツタ領域の上に単結晶を選択的にエピタ
キシヤル法で付けるか、又はエミツタ領域上に多
結晶を載せて積層としてＥ―Ｂシヨートを防止す
る方法がとられている。
を狭く浅くすると共に、キヤリヤの注入効率を高
めるため、高不純物濃度のエミツタ接合形成が不
可欠である。エミツタ接合が非常に浅い場合に
は、電極付け工程でエミツタ電極とベース領域が
シヨートする危険性が生じる。特に、高周波、高
速デバイスはエミツタ巾が１〜３μｍと非常に狭
いため、いわゆるウオツシユドエミツタ
（washed―emitter）構造をとらざるを得ず、電
極付時の信頼性は大きな問題となつている。この
対策としてSiとの合金深さを浅く（0.1〜0.2μ
ｍ）する処置（例えばPt―Si合金層を用いる）と
か、エミツタ領域の上に単結晶を選択的にエピタ
キシヤル法で付けるか、又はエミツタ領域上に多
結晶を載せて積層としてＥ―Ｂシヨートを防止す
る方法がとられている。
従来この種の高周波トランジスタを製造するに
は、通常エミツタにリン、ベースにボロンを用い
ているが、エミツタデイツプ効果（エミツタ拡散
によるベース接合の追い出し効果）によりエミツ
タ巾が狭くできず、且つコントロール困難で高い
ｆTを実現するのが相当難しい。そのためにエミ
ツタデイツプ効果のない不純物ＡSをエミツタ形
成の際に用いることが有用となつているが、ＡS
は毒性対策のためアルプル拡散が必要である。Ａ
Sのイオン打込みを用いた場合は、使用不純物量
が少ないため、対策は簡単であり且つ接合形成容
易という利点があるが、エミツタへの高濃度打込
みの場合、接合深さが最少で0.4μｍ程度であ
る。そのためｆTは最大6GHz止りとなつてい
る。
は、通常エミツタにリン、ベースにボロンを用い
ているが、エミツタデイツプ効果（エミツタ拡散
によるベース接合の追い出し効果）によりエミツ
タ巾が狭くできず、且つコントロール困難で高い
ｆTを実現するのが相当難しい。そのためにエミ
ツタデイツプ効果のない不純物ＡSをエミツタ形
成の際に用いることが有用となつているが、ＡS
は毒性対策のためアルプル拡散が必要である。Ａ
Sのイオン打込みを用いた場合は、使用不純物量
が少ないため、対策は簡単であり且つ接合形成容
易という利点があるが、エミツタへの高濃度打込
みの場合、接合深さが最少で0.4μｍ程度であ
る。そのためｆTは最大6GHz止りとなつてい
る。
本発明の目的は、上述した従来技術の欠点を解
決した新規な構造のトランジスタ特に高周波トラ
ンジスタ及びその製法を提供することにある。即
ち、本発明は、ｆTを上げるために最大ベース巾
であるベース深さ0.2μｍにすることを可能とす
ることを目的とする。そして、本発明は、従来の
トランジスタ構造、プロセスをそのまま用い、ポ
イントとなる特性（ｆTなど）を出す部分のみ構
造を変えて実現することを特徴とすると共に、通
常ベース巾0.1μｍだと必然的に起るベース広が
り抵抗ｒbb′の増大を防ぎ、高周波低雑音増巾に
もマイナス効果を付随させないことを特徴とす
る。
決した新規な構造のトランジスタ特に高周波トラ
ンジスタ及びその製法を提供することにある。即
ち、本発明は、ｆTを上げるために最大ベース巾
であるベース深さ0.2μｍにすることを可能とす
ることを目的とする。そして、本発明は、従来の
トランジスタ構造、プロセスをそのまま用い、ポ
イントとなる特性（ｆTなど）を出す部分のみ構
造を変えて実現することを特徴とすると共に、通
常ベース巾0.1μｍだと必然的に起るベース広が
り抵抗ｒbb′の増大を防ぎ、高周波低雑音増巾に
もマイナス効果を付随させないことを特徴とす
る。
上記目的を達成するための本発明の要旨とする
ところは、半導体基板にベース層及びエミツタ層
を順次に形成した後、少くなくとも該エミツタ層
の表面部分を選択的に除去し、しかる後そのエミ
ツタ層表面にエミツタ層と同一導電型でそれより
低不純物濃度の半導体層を成長させることを特徴
とするにある。このような構成によれば、エミツ
タ深さ、ベース深さは実質的に浅くなり、例えば
エミツタ深さ0.1μｍ、ベース深さ0.2μｍ、ベー
ス巾0.1μｍの構造が可能となり、ｆT＝10GHzが
容易に達成できる。更にIC、LSI等で例えばイオ
ン打込み法によりベース深さ0.4μｍ、エミツタ
深さ0.3μｍで他の回路素子（抵抗、コンデン
サ、高速以外のトランジスタ、ダイオード）を作
る基本設計プロセスが確立されている場合、新た
に設計、プロセス法（例えば0.2μｍの深さのベ
ース拡散を用いた設計基準、プロセス）を開発し
なくても必要な超高速トランジスタ部分のみの処
理により目的を達成することができる。
ところは、半導体基板にベース層及びエミツタ層
を順次に形成した後、少くなくとも該エミツタ層
の表面部分を選択的に除去し、しかる後そのエミ
ツタ層表面にエミツタ層と同一導電型でそれより
低不純物濃度の半導体層を成長させることを特徴
とするにある。このような構成によれば、エミツ
タ深さ、ベース深さは実質的に浅くなり、例えば
エミツタ深さ0.1μｍ、ベース深さ0.2μｍ、ベー
ス巾0.1μｍの構造が可能となり、ｆT＝10GHzが
容易に達成できる。更にIC、LSI等で例えばイオ
ン打込み法によりベース深さ0.4μｍ、エミツタ
深さ0.3μｍで他の回路素子（抵抗、コンデン
サ、高速以外のトランジスタ、ダイオード）を作
る基本設計プロセスが確立されている場合、新た
に設計、プロセス法（例えば0.2μｍの深さのベ
ース拡散を用いた設計基準、プロセス）を開発し
なくても必要な超高速トランジスタ部分のみの処
理により目的を達成することができる。
以下、本発明の実施例を第４図乃至第８図に基
づき説明する。尚、説明の都合上要部を拡大して
示している。
づき説明する。尚、説明の都合上要部を拡大して
示している。
まず、第４図に示すようにＮ型シリコン基板１
の表面にSiO2膜２を選択的に設けた後、SiO2膜
２をマスクとしてアクセプタ不純物のボロンを被
着し、1000℃20分間ウエツトO2中で熱処理して
ボロンを拡散させ、深さ１μｍのグラフトベース
層３を作る。次に第５図に示すようにSiO2膜２
に別の不純物透過部４をフオトエツチング等で形
成してから、ボロンのイオン５を基板表面に
30KeVで濃度１×1014／cm2に打込み、900℃約10
分ドライN2中でアニールする。この工程により
深さ0.4μｍの浅いベース層６が得られる。な
お、先に形成されたグラフトベース層３はベース
広がり抵抗ｒbb′を低下させるべく設けられたも
ので、実質的に不活性なベース領域であるが、今
回設けられたベース層６は活性なベース領域とし
て作用するものである。
の表面にSiO2膜２を選択的に設けた後、SiO2膜
２をマスクとしてアクセプタ不純物のボロンを被
着し、1000℃20分間ウエツトO2中で熱処理して
ボロンを拡散させ、深さ１μｍのグラフトベース
層３を作る。次に第５図に示すようにSiO2膜２
に別の不純物透過部４をフオトエツチング等で形
成してから、ボロンのイオン５を基板表面に
30KeVで濃度１×1014／cm2に打込み、900℃約10
分ドライN2中でアニールする。この工程により
深さ0.4μｍの浅いベース層６が得られる。な
お、先に形成されたグラフトベース層３はベース
広がり抵抗ｒbb′を低下させるべく設けられたも
ので、実質的に不活性なベース領域であるが、今
回設けられたベース層６は活性なベース領域とし
て作用するものである。
次に、第６図に示すようにSiO2膜２を選択的
除いて穴７を開ける。そして、この穴７を介して
ＡSイオンを80KeVで打込み、基板表面に１×
1016／cm2濃度のＡS打込み層を形成後900℃10分間
ドライN2中でアニールして約0.3μｍの深さのN+
型エミツタ層８を作る。引き続き、第７図に示す
ように、SiO2膜２の穴７をわずかに（例えば約
0.2μｍ）サイドエツチして拡大された穴９を形
成し、この穴９によつて露出したエミツタ層表面
部を深さ0.2μｍエツチングで除去し、窪み１０
を作る。この際重要なことは、エミツタ層８の周
辺のベース部分も若干エツチ除去されるようにす
ることと、エミツタ層深部８Ａが所定の厚さ（こ
の場合は、約0.1μｍ）で残るようにすることと
である。この結果、第７図から明らかなようにベ
ース・エミツタ間のPN接合が露出することにな
る。なお、シリコンエツチはプラズマエツチング
等のドライエツチングで約0.15μｍ除去してから
ケミカル（ウエツト）エツチングに切換えて約
0.05μｍ除去すると、均一できれいなエツチ面が
得られる。エミツタ層エツチング後第８図に示す
ように窪み１０内に選択エピタキシヤル法でエミ
ツタ層８と同一導電型のＮ型シリコン単結晶層１
１を成長させる。この場合成長層１１の比抵抗は
0.3Ωｍ以下でSiO2膜２の表面と同一高さまで約
１μｍ成長させる。このエピタキシヤル層１１は
露出するベース・エミツタ間のPN接合を確実に
保護し、その間のシヨート（Ｅ―Ｂシヨート）を
防止する。その後、エピタキシヤル成長層１１の
表面に電極コンタクト用にエピタキシヤル層と同
一導電型の不純物をドープし、N+層１２を作
る。そして、そのN+層１２には図示していない
が周知の金属電極が形成される。
除いて穴７を開ける。そして、この穴７を介して
ＡSイオンを80KeVで打込み、基板表面に１×
1016／cm2濃度のＡS打込み層を形成後900℃10分間
ドライN2中でアニールして約0.3μｍの深さのN+
型エミツタ層８を作る。引き続き、第７図に示す
ように、SiO2膜２の穴７をわずかに（例えば約
0.2μｍ）サイドエツチして拡大された穴９を形
成し、この穴９によつて露出したエミツタ層表面
部を深さ0.2μｍエツチングで除去し、窪み１０
を作る。この際重要なことは、エミツタ層８の周
辺のベース部分も若干エツチ除去されるようにす
ることと、エミツタ層深部８Ａが所定の厚さ（こ
の場合は、約0.1μｍ）で残るようにすることと
である。この結果、第７図から明らかなようにベ
ース・エミツタ間のPN接合が露出することにな
る。なお、シリコンエツチはプラズマエツチング
等のドライエツチングで約0.15μｍ除去してから
ケミカル（ウエツト）エツチングに切換えて約
0.05μｍ除去すると、均一できれいなエツチ面が
得られる。エミツタ層エツチング後第８図に示す
ように窪み１０内に選択エピタキシヤル法でエミ
ツタ層８と同一導電型のＮ型シリコン単結晶層１
１を成長させる。この場合成長層１１の比抵抗は
0.3Ωｍ以下でSiO2膜２の表面と同一高さまで約
１μｍ成長させる。このエピタキシヤル層１１は
露出するベース・エミツタ間のPN接合を確実に
保護し、その間のシヨート（Ｅ―Ｂシヨート）を
防止する。その後、エピタキシヤル成長層１１の
表面に電極コンタクト用にエピタキシヤル層と同
一導電型の不純物をドープし、N+層１２を作
る。そして、そのN+層１２には図示していない
が周知の金属電極が形成される。
以上の工程により、本発明に係わるトランジス
タが得られる。
タが得られる。
第９図及び第１０図はエミツタ層、ベース層、
コレクタ層の不純物濃度分布を示した図である。
第９図中１３はコレクタとして作用する基板１の
不純物濃度を示し、１４はボロンのイオン打込み
によつて作られたベース層６の不純物濃度を示
し、１５がＡSのイオン打込みで作られたエミツ
タ層８の不純物濃度を示している。そして、第１
０図では、１６がエミツタ層８を一部エツチング
除去した後その除去面上にエピタキシヤル成長し
たエミツタ層１１の不純物濃度を示し、１７が電
極取り出しのために不純物をドープした層１２の
不純物濃度を示している。
コレクタ層の不純物濃度分布を示した図である。
第９図中１３はコレクタとして作用する基板１の
不純物濃度を示し、１４はボロンのイオン打込み
によつて作られたベース層６の不純物濃度を示
し、１５がＡSのイオン打込みで作られたエミツ
タ層８の不純物濃度を示している。そして、第１
０図では、１６がエミツタ層８を一部エツチング
除去した後その除去面上にエピタキシヤル成長し
たエミツタ層１１の不純物濃度を示し、１７が電
極取り出しのために不純物をドープした層１２の
不純物濃度を示している。
本発明のトランジスタは高周波動作中エミツタ
電流がエミツタ深部のN+層８Ａの全体にほぼ一
様に流れ、そして、そのN+層８Ａの周辺部分は
低濃度なエピタキシヤル層であるためにそのエピ
タキシヤル層からのキヤリア注入はほとんど生じ
ない。すなわち、従来の様な周辺効果はほとんど
生じないので、ベース巾の増大現象がほとんど生
じず、良好な高周波特性を示すことができる。
電流がエミツタ深部のN+層８Ａの全体にほぼ一
様に流れ、そして、そのN+層８Ａの周辺部分は
低濃度なエピタキシヤル層であるためにそのエピ
タキシヤル層からのキヤリア注入はほとんど生じ
ない。すなわち、従来の様な周辺効果はほとんど
生じないので、ベース巾の増大現象がほとんど生
じず、良好な高周波特性を示すことができる。
上記した本発明によれば、0.1μｍのベース巾
を達成してｆT＝10GHzを実現することが容易で
ある。
を達成してｆT＝10GHzを実現することが容易で
ある。
第１図及び第２図は従来の高周波トランジスタ
の構造を示す概略断面図、第３図は従来の高周波
トランジスタの周辺効果を示す概略断面図、第４
図乃至第８図は本発明に係わるトランジスタの製
造工程を説明する基板断面図、第９図及び第１０
図はいずれも本発明に係わる素子内の不純物濃度
分布を示す図で、第９図がエミツタ形成途中のも
ので、第１０図がエミツタ形成後のものである。 １：Ｎ型シリコン基板（コレクタ層）、２：
SiO2膜、３：グラフトベース層、６：活性ベー
ス層、８，８Ａ：エミツタ層、１０：窪み、１
１：シリコン成長層、１３：コレクタの不純物濃
度、１４：ベースの不純物濃度、１５，１６，１
７：エミツタの不純物濃度。
の構造を示す概略断面図、第３図は従来の高周波
トランジスタの周辺効果を示す概略断面図、第４
図乃至第８図は本発明に係わるトランジスタの製
造工程を説明する基板断面図、第９図及び第１０
図はいずれも本発明に係わる素子内の不純物濃度
分布を示す図で、第９図がエミツタ形成途中のも
ので、第１０図がエミツタ形成後のものである。 １：Ｎ型シリコン基板（コレクタ層）、２：
SiO2膜、３：グラフトベース層、６：活性ベー
ス層、８，８Ａ：エミツタ層、１０：窪み、１
１：シリコン成長層、１３：コレクタの不純物濃
度、１４：ベースの不純物濃度、１５，１６，１
７：エミツタの不純物濃度。
Claims (1)
- １ 半導体基板内にベース層及びそのベース層と
PN接合をもつようにエミツタ層を順次に形成
し、該PN接合の一部を露出させるように該エミ
ツタ層の表面及び該エミツタ層の周辺部分のベー
ス層表面をエツチし、しかる後露出したPN接合
を覆うようにそのエミツタ層表面及び該エミツタ
層の周辺部分のベース層表面にエミツタ層と同一
導電型でそれより低不純物濃度の半導体層を成長
させることを特徴とするトランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14345078A JPS5570063A (en) | 1978-11-22 | 1978-11-22 | Transistor and its preparation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14345078A JPS5570063A (en) | 1978-11-22 | 1978-11-22 | Transistor and its preparation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5570063A JPS5570063A (en) | 1980-05-27 |
| JPS6216555B2 true JPS6216555B2 (ja) | 1987-04-13 |
Family
ID=15338975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14345078A Granted JPS5570063A (en) | 1978-11-22 | 1978-11-22 | Transistor and its preparation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5570063A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734357A (en) * | 1980-08-09 | 1982-02-24 | Sanken Electric Co Ltd | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830713A (ja) * | 1971-08-23 | 1973-04-23 | ||
| JPS5051672A (ja) * | 1973-09-07 | 1975-05-08 |
-
1978
- 1978-11-22 JP JP14345078A patent/JPS5570063A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830713A (ja) * | 1971-08-23 | 1973-04-23 | ||
| JPS5051672A (ja) * | 1973-09-07 | 1975-05-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5570063A (en) | 1980-05-27 |
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