JP2528660B2 - 化合物半導体導電層の形成方法 - Google Patents
化合物半導体導電層の形成方法Info
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- JP2528660B2 JP2528660B2 JP62168206A JP16820687A JP2528660B2 JP 2528660 B2 JP2528660 B2 JP 2528660B2 JP 62168206 A JP62168206 A JP 62168206A JP 16820687 A JP16820687 A JP 16820687A JP 2528660 B2 JP2528660 B2 JP 2528660B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体導電層の形成方法に関するも
のであり、特に、化合物半導体に不純物を注入した後、
化合物半導体をアニールし、イオン注入層を活性化させ
る方法に関するものである。
のであり、特に、化合物半導体に不純物を注入した後、
化合物半導体をアニールし、イオン注入層を活性化させ
る方法に関するものである。
近年、半導体集積回路の高速化を目的として、GaAsを
導電層に用いるGaAs集積回路の開発が活発に行われてい
る。GaAs集積回路の高速化を図る上で、その基本素子で
ある電界効果トランジスタの相互コンダクタンス（gm）
を高めることが不可欠となつている。gmは能動層（チヤ
ネル層）のキオリア濃度を増加することにより、高くす
ることができるが、能動層のキヤリア濃度の増加は同時
に電界効果トランジスタのしきい値電圧の負側へのシフ
トを招く。即ち、絶対値は大きくなり消費電力の増加と
動作速度の低下をまねく。したがつて、しきい値電圧の
絶対値を増加させることなく、gmを増加させるために
は、高キヤリア濃度でしかも薄いチヤネル層を形成する
ことが必要である。また、高キヤリア濃度のソースドレ
イン領域は寄生抵抗を低減し、gmを向上させる。
導電層に用いるGaAs集積回路の開発が活発に行われてい
る。GaAs集積回路の高速化を図る上で、その基本素子で
ある電界効果トランジスタの相互コンダクタンス（gm）
を高めることが不可欠となつている。gmは能動層（チヤ
ネル層）のキオリア濃度を増加することにより、高くす
ることができるが、能動層のキヤリア濃度の増加は同時
に電界効果トランジスタのしきい値電圧の負側へのシフ
トを招く。即ち、絶対値は大きくなり消費電力の増加と
動作速度の低下をまねく。したがつて、しきい値電圧の
絶対値を増加させることなく、gmを増加させるために
は、高キヤリア濃度でしかも薄いチヤネル層を形成する
ことが必要である。また、高キヤリア濃度のソースドレ
イン領域は寄生抵抗を低減し、gmを向上させる。
均一性、制御性、および量産性に優れたイオン注入法
により導電層（チヤネル層、ソース・ドレイン層等）を
形成する場合、アニールの工程は不可欠である。アニー
ルにおいては構成元素の熱分解を防ぐため、一般に保護
膜を基板表面に形成した後アニールする方法が多く採ら
れている。一例として、GaAs基板にｎ型電界効果トラン
ジスタの導電層を形成する場合を説明する。第２図は、
従来技術例を説明する図であつて、９はGaAs基板、10は
電界効果トランジスタのチヤネル層となる比較的注入量
の少ない層（以下ｎ層と称する）、11と14は注入するシ
リコンイオン、12はレジスト、13は電界効果トランジス
タのソース及びドレイン領域となる注入層の多い層（以
下n+層と称する）層、15はシリコン窒化膜である。ま
ず、（ａ）図のごとく、ｎ層10をシリコンイオン注入に
より形成する。次いで、（ｂ）のごとく、レジスト12を
マスクとして、シリコンイオンを注入し、n+層13を形成
する。さらに（ｃ）図のごとく、レジストを除去した
後、両面にシリコン窒化膜15を付着形成し、電気炉でア
ニールすることにより、イオン注入層を電気的に活性化
させ、導電層を形成する。導電形成後は保護膜を除去
し、電極としての金属層等を設け半導体装置を完成させ
る 保護膜のシリコン窒化膜は加工、除去の点から優れて
おり、また、化合物半導体構成元素であるGaの膜中への
活性化高温処理における拡散等がないことから、チヤネ
ル層（ｎ層）を抑制性良く形成できるものの、高濃度の
ソース・ドレイン領域（n+層）の活性化率が十分に上が
らず、寄生抵抗が大きいと言う欠点があつた。一方、シ
リコン窒化膜と同様に保護膜として使用されているシリ
コン酸化膜は高活性化率が得られるものの、活性化高温
処理における基板からガリウム（Ga）の外部拡散が生じ
ること、基板表面近傍にガリウム空格子が大量に発生す
ること、その結果ガリウム空格子を通じてGaAs基板側で
シリコンの異常増殖拡散が生じることから、チヤネル層
の薄層化に適さない。
により導電層（チヤネル層、ソース・ドレイン層等）を
形成する場合、アニールの工程は不可欠である。アニー
ルにおいては構成元素の熱分解を防ぐため、一般に保護
膜を基板表面に形成した後アニールする方法が多く採ら
れている。一例として、GaAs基板にｎ型電界効果トラン
ジスタの導電層を形成する場合を説明する。第２図は、
従来技術例を説明する図であつて、９はGaAs基板、10は
電界効果トランジスタのチヤネル層となる比較的注入量
の少ない層（以下ｎ層と称する）、11と14は注入するシ
リコンイオン、12はレジスト、13は電界効果トランジス
タのソース及びドレイン領域となる注入層の多い層（以
下n+層と称する）層、15はシリコン窒化膜である。ま
ず、（ａ）図のごとく、ｎ層10をシリコンイオン注入に
より形成する。次いで、（ｂ）のごとく、レジスト12を
マスクとして、シリコンイオンを注入し、n+層13を形成
する。さらに（ｃ）図のごとく、レジストを除去した
後、両面にシリコン窒化膜15を付着形成し、電気炉でア
ニールすることにより、イオン注入層を電気的に活性化
させ、導電層を形成する。導電形成後は保護膜を除去
し、電極としての金属層等を設け半導体装置を完成させ
る 保護膜のシリコン窒化膜は加工、除去の点から優れて
おり、また、化合物半導体構成元素であるGaの膜中への
活性化高温処理における拡散等がないことから、チヤネ
ル層（ｎ層）を抑制性良く形成できるものの、高濃度の
ソース・ドレイン領域（n+層）の活性化率が十分に上が
らず、寄生抵抗が大きいと言う欠点があつた。一方、シ
リコン窒化膜と同様に保護膜として使用されているシリ
コン酸化膜は高活性化率が得られるものの、活性化高温
処理における基板からガリウム（Ga）の外部拡散が生じ
ること、基板表面近傍にガリウム空格子が大量に発生す
ること、その結果ガリウム空格子を通じてGaAs基板側で
シリコンの異常増殖拡散が生じることから、チヤネル層
の薄層化に適さない。
即ち、酸素とGaが結びつきやすいため、シリコン酸化
膜（SiO2）はGaを引き込みやすいと考えられている。そ
の他の膜についても一長一短があり、アニールに最適な
保護膜は定つていない。即ち、例えば窒化アルミニウム
（AlN）は熱膨張係数が基板に近いため結晶に与える歪
みが少なく表面保護として適するが保護膜除去には極め
てエツチング性の高い熱燐酸を要し、基板をエチツング
しないように制御するのがプロセス上困難であつた。又
窒化酸化シリコン（SiON）についてもイオン注入層を高
活性化するには膜質を高精度に制御する必要があるが、
これを実行することは困難であつた。
膜（SiO2）はGaを引き込みやすいと考えられている。そ
の他の膜についても一長一短があり、アニールに最適な
保護膜は定つていない。即ち、例えば窒化アルミニウム
（AlN）は熱膨張係数が基板に近いため結晶に与える歪
みが少なく表面保護として適するが保護膜除去には極め
てエツチング性の高い熱燐酸を要し、基板をエチツング
しないように制御するのがプロセス上困難であつた。又
窒化酸化シリコン（SiON）についてもイオン注入層を高
活性化するには膜質を高精度に制御する必要があるが、
これを実行することは困難であつた。
また、従来のイオン注入層の活性化高温処理のアニー
ル法は、電気炉で十分間程度の高温熱処理するため、注
入不純物の拡散が大きく、また活性化率も十分に上がら
ないと言う問題があつた。これに対して高出力のハロゲ
ンランプやアークランプ或はカーボンヒータ等を用いて
短時間高温処理でイオン注入層を電気的に活性化させる
短時間アニール法は、基板を１分以下の短時間で加熱す
ることができるという特徴から、従来法に比べ、注入不
純物の拡散を非常に小さく押えることができ、かつ、高
活性化率、高キヤリア濃度が得られる特長がある。例え
ば、Si注入のGaAsにおいて、電気炉で得られる最大キヤ
リア濃度２×1018cm-3が、ランプアニールを用いること
により、約１×1019cm-3となる。しかし、ランプアニー
ルにおいては、高活性化率の得られる最適温度、また
は、最適時間は、注入量に強く依存し、注入量の増加と
ともに、高温または、長時間側へシフトする。電界効果
トランジスタ製作のように、注入量の異なる領域（n,n+
層）を一度にアニールする場合、総ての領域を十分に活
性化することができず、短時間アニールの利点を十分に
引き出すことができなかつた。即ち、n+層が最適になる
条件に合わせると、ｎ層の活性化率が遂に低下する傾向
があらわれる。これは、As抜けがｎ層から生じアクセプ
ターとなり、これは電子からみると活性化率の低下と等
価になついてるためである。
ル法は、電気炉で十分間程度の高温熱処理するため、注
入不純物の拡散が大きく、また活性化率も十分に上がら
ないと言う問題があつた。これに対して高出力のハロゲ
ンランプやアークランプ或はカーボンヒータ等を用いて
短時間高温処理でイオン注入層を電気的に活性化させる
短時間アニール法は、基板を１分以下の短時間で加熱す
ることができるという特徴から、従来法に比べ、注入不
純物の拡散を非常に小さく押えることができ、かつ、高
活性化率、高キヤリア濃度が得られる特長がある。例え
ば、Si注入のGaAsにおいて、電気炉で得られる最大キヤ
リア濃度２×1018cm-3が、ランプアニールを用いること
により、約１×1019cm-3となる。しかし、ランプアニー
ルにおいては、高活性化率の得られる最適温度、また
は、最適時間は、注入量に強く依存し、注入量の増加と
ともに、高温または、長時間側へシフトする。電界効果
トランジスタ製作のように、注入量の異なる領域（n,n+
層）を一度にアニールする場合、総ての領域を十分に活
性化することができず、短時間アニールの利点を十分に
引き出すことができなかつた。即ち、n+層が最適になる
条件に合わせると、ｎ層の活性化率が遂に低下する傾向
があらわれる。これは、As抜けがｎ層から生じアクセプ
ターとなり、これは電子からみると活性化率の低下と等
価になついてるためである。
〔発明の目的〕 本発明の目的は、このような従来技術の欠点を解消
し、化合物半導体に複数回の選択イオン注入により形成
された比較的注入量の少ない低濃度不純物層とこれより
注入量の多い高濃度不純物層の両層を一回の、アニール
で拡散を抑え、かつ、十分に活性化させ、集積回路の高
性能化に必要な高濃度で薄層の導電層を制御性よく形成
するための化合物半導体導電層の形成方法を提供するこ
とにある。
し、化合物半導体に複数回の選択イオン注入により形成
された比較的注入量の少ない低濃度不純物層とこれより
注入量の多い高濃度不純物層の両層を一回の、アニール
で拡散を抑え、かつ、十分に活性化させ、集積回路の高
性能化に必要な高濃度で薄層の導電層を制御性よく形成
するための化合物半導体導電層の形成方法を提供するこ
とにある。
本発明は、化合物半導体基板に複数回のイオン注入に
より形成された低濃度不純物層と高濃度不純物層を活性
化アニールする工程において、高濃度層表面には高活性
化率が得られる保護膜を付着形成し、低濃度表面には半
導体構成元素の膜中への拡散と不純物拡散の小さく制御
性に優れた保護膜を付着形成した後、１分間以下の高温
短時間アニールを行うことにより、不純物層を拡散なく
十分に活性化させて導電層を形成することを特徴とす
る。従来の技術とは、高濃度不純物層と低濃度不純物層
を性質の異なる別々の保護膜で覆い、かつ、高活性化に
優れ不純物の拡散の少ない短時間、アニールを用いると
ころが異なる。
より形成された低濃度不純物層と高濃度不純物層を活性
化アニールする工程において、高濃度層表面には高活性
化率が得られる保護膜を付着形成し、低濃度表面には半
導体構成元素の膜中への拡散と不純物拡散の小さく制御
性に優れた保護膜を付着形成した後、１分間以下の高温
短時間アニールを行うことにより、不純物層を拡散なく
十分に活性化させて導電層を形成することを特徴とす
る。従来の技術とは、高濃度不純物層と低濃度不純物層
を性質の異なる別々の保護膜で覆い、かつ、高活性化に
優れ不純物の拡散の少ない短時間、アニールを用いると
ころが異なる。
以下実施例により、本発明を説明する。第１図（ａ）
〜（ｅ）は、化合物半導体基板として、GaAs基板を用
い、ｎ型電界効果トランジスタの導電層（n,n+層）を形
成する場合の本発明を説明する図であつて、１はGaAs基
板、２はｎ層、３と６はシリコンイオン、４はレジス
ト、５はn+層、７はシリコン酸化膜、８はシリコン窒化
膜である。まず、（ａ）図のごとくｎ層２をシリコンイ
オン注入により形成する。次いで、（ｂ）図のごとく、
レジスタ４をマスクとして、シリコンイオン６を注入し
n+層５を形成する。次に（ｃ）図のごとく100℃程度あ
るいはそれ以下の低温で推積可能なスパツタ法あるいは
電子サイクロトロン共鳴（ECR）型プラズマCVD法によつ
て、酸化シリコン膜、或は酸化窒化シリコン膜７を推積
させる。次に、（ｄ）図のごとく、リフトオフにより、
ｎ層上のレジスト４及び絶縁膜７の１部を除去する。更
に（ｅ）図のごとく、試料両面にシリコン窒化膜８を例
えばプラズマCVD法で付着形成し、高出力のハロゲンラ
ンプ或いはアークランプ、又はカーボンヒータ等を用い
て高温保持時間が１分以下の短時間アニールを行うこと
によつてｎ層とn+層を同時に電気的に活性化させる。ｎ
層表面はシリコン窒化膜、n+表面はシリコン酸化膜或は
シリコン酸化窒化膜の保護膜で覆われている。シリコン
酸化膜或はシリコン酸化膜は、Ga原子の保護膜中へ外部
拡散と半導体装置のしきい値電圧に顕著に影響を与える
不純物（シリコン）の異常増速拡散がアニール中に生じ
ることから能動層厚及び活性化率の再現性、均一性が厳
しく要求されるｎ層形成用保護膜として最適ではない。
しかし、これらの要求が比較的緩やかで、かつ、高活性
化の要求は強いn+層の形成用保護膜としては、Gaの半導
体からの抜けにより生じたGa空孔にシリコンが入ること
により浅いドナー準位を形成することから、むしろ高い
活性化率が得られるため、非常に有用である。一方、シ
リコン窒化膜は、Gaの膜中への拡散を抑制する働きがあ
り、そのため、イオン注入したシリコンの拡散が少な
く、又、極めて薄い能動層を再現性、均一性良く得られ
ることからｎ層の形成用保護膜として優れている。しか
も、第３図に示すように、活性化率は高濃度層ではシリ
コン酸化膜に劣るものの、低濃度層ではほぼ同様の高活
性化率が得られる。即ち、横軸の注入量の覆い部分、Ｂ
点ではＡ点より活性化率は劣るが、注入量の少ない部
分、Ｃ点ではほぼ同じ値になる。
〜（ｅ）は、化合物半導体基板として、GaAs基板を用
い、ｎ型電界効果トランジスタの導電層（n,n+層）を形
成する場合の本発明を説明する図であつて、１はGaAs基
板、２はｎ層、３と６はシリコンイオン、４はレジス
ト、５はn+層、７はシリコン酸化膜、８はシリコン窒化
膜である。まず、（ａ）図のごとくｎ層２をシリコンイ
オン注入により形成する。次いで、（ｂ）図のごとく、
レジスタ４をマスクとして、シリコンイオン６を注入し
n+層５を形成する。次に（ｃ）図のごとく100℃程度あ
るいはそれ以下の低温で推積可能なスパツタ法あるいは
電子サイクロトロン共鳴（ECR）型プラズマCVD法によつ
て、酸化シリコン膜、或は酸化窒化シリコン膜７を推積
させる。次に、（ｄ）図のごとく、リフトオフにより、
ｎ層上のレジスト４及び絶縁膜７の１部を除去する。更
に（ｅ）図のごとく、試料両面にシリコン窒化膜８を例
えばプラズマCVD法で付着形成し、高出力のハロゲンラ
ンプ或いはアークランプ、又はカーボンヒータ等を用い
て高温保持時間が１分以下の短時間アニールを行うこと
によつてｎ層とn+層を同時に電気的に活性化させる。ｎ
層表面はシリコン窒化膜、n+表面はシリコン酸化膜或は
シリコン酸化窒化膜の保護膜で覆われている。シリコン
酸化膜或はシリコン酸化膜は、Ga原子の保護膜中へ外部
拡散と半導体装置のしきい値電圧に顕著に影響を与える
不純物（シリコン）の異常増速拡散がアニール中に生じ
ることから能動層厚及び活性化率の再現性、均一性が厳
しく要求されるｎ層形成用保護膜として最適ではない。
しかし、これらの要求が比較的緩やかで、かつ、高活性
化の要求は強いn+層の形成用保護膜としては、Gaの半導
体からの抜けにより生じたGa空孔にシリコンが入ること
により浅いドナー準位を形成することから、むしろ高い
活性化率が得られるため、非常に有用である。一方、シ
リコン窒化膜は、Gaの膜中への拡散を抑制する働きがあ
り、そのため、イオン注入したシリコンの拡散が少な
く、又、極めて薄い能動層を再現性、均一性良く得られ
ることからｎ層の形成用保護膜として優れている。しか
も、第３図に示すように、活性化率は高濃度層ではシリ
コン酸化膜に劣るものの、低濃度層ではほぼ同様の高活
性化率が得られる。即ち、横軸の注入量の覆い部分、Ｂ
点ではＡ点より活性化率は劣るが、注入量の少ない部
分、Ｃ点ではほぼ同じ値になる。
第４図（ａ）（ｂ）は、アニール前後での保護膜（Si
O2及びSiN）中のGa及びAs原子の量をSIMS分析により調
べた結果である。第４図（ａ）のシリコン酸化膜の場
合、アニール前には、膜中にGa及びAs原子はないが、ア
ニール後、膜中に多量のGa原子が検出されている。さら
に、アニール温度を上げると、Ga原子の量の増加してい
る。一方第４図（ｂ）のシリコン窒化膜の場合、アニー
ル前後で、シリコン窒化膜中で検出されるGa及びAs原子
の量は誤差範囲内であり、シリコン窒化膜はGaAsの構成
原子の外部拡散を押えていると考えられる。
O2及びSiN）中のGa及びAs原子の量をSIMS分析により調
べた結果である。第４図（ａ）のシリコン酸化膜の場
合、アニール前には、膜中にGa及びAs原子はないが、ア
ニール後、膜中に多量のGa原子が検出されている。さら
に、アニール温度を上げると、Ga原子の量の増加してい
る。一方第４図（ｂ）のシリコン窒化膜の場合、アニー
ル前後で、シリコン窒化膜中で検出されるGa及びAs原子
の量は誤差範囲内であり、シリコン窒化膜はGaAsの構成
原子の外部拡散を押えていると考えられる。
第５図（ａ）（ｂ）は、アニール前後でのSi原子濃度
分布の変化をSIMS分析により調べた結果である。第５図
（ａ）のシリコン酸化膜の場合1030℃アニールにおい
て、アニール前に比べ、ピーク濃度が低下し、深い方向
に広がつている。さらにアニール濃度を上げると、Si原
子は増速拡散を起こし、ほぼ矩形の濃度分布になつてい
る。これは、明らかにGa原子の外部拡散により発生した
過剰のGa空孔により引き起こされたものである。一方、
第５図（ｂ）のシリコン窒化膜の場合、アニール前後
で、Si原子濃度分布の変化は見られない。以上より、シ
リコン窒化膜は、GaAsの構成原子の外部拡散を防止し、
注入不純物であるSi原子の拡散を防止する。よつて、薄
いｎ層を再現性、均一性よく形成するための保護膜に
は、シリコン窒化膜が適すると考えられる。
分布の変化をSIMS分析により調べた結果である。第５図
（ａ）のシリコン酸化膜の場合1030℃アニールにおい
て、アニール前に比べ、ピーク濃度が低下し、深い方向
に広がつている。さらにアニール濃度を上げると、Si原
子は増速拡散を起こし、ほぼ矩形の濃度分布になつてい
る。これは、明らかにGa原子の外部拡散により発生した
過剰のGa空孔により引き起こされたものである。一方、
第５図（ｂ）のシリコン窒化膜の場合、アニール前後
で、Si原子濃度分布の変化は見られない。以上より、シ
リコン窒化膜は、GaAsの構成原子の外部拡散を防止し、
注入不純物であるSi原子の拡散を防止する。よつて、薄
いｎ層を再現性、均一性よく形成するための保護膜に
は、シリコン窒化膜が適すると考えられる。
第６図は、シートキヤリア濃度とアニール時のピーク
温度との関係を示す。シリコン窒化膜の場合、ｎ層の最
適温度は、約900℃であるが、n+層の最適温度は約1050
℃である。この差が、n,n+層を同時にアニールする場
合、問題となつていた。ここで、n+層にシリコン酸化膜
を用いると、最適温度は1100℃以上のところにあるもの
の、900℃アニールにおいても、すでにシリコン窒化膜
利用の場合の最大シートキヤリア濃度と同じ値が得られ
る。
温度との関係を示す。シリコン窒化膜の場合、ｎ層の最
適温度は、約900℃であるが、n+層の最適温度は約1050
℃である。この差が、n,n+層を同時にアニールする場
合、問題となつていた。ここで、n+層にシリコン酸化膜
を用いると、最適温度は1100℃以上のところにあるもの
の、900℃アニールにおいても、すでにシリコン窒化膜
利用の場合の最大シートキヤリア濃度と同じ値が得られ
る。
よつて、制御性が重要なｎ層表面にシリコン窒化膜を
付着形成し、高活性化率、すなわち、低抵抗が望まれる
ソース及びドレインのn+層の表面にはシリコン酸化膜或
いはシリコン酸化窒化膜を付着形成し、短時間アニール
することにより良好な導電層を形成することができる。
付着形成し、高活性化率、すなわち、低抵抗が望まれる
ソース及びドレインのn+層の表面にはシリコン酸化膜或
いはシリコン酸化窒化膜を付着形成し、短時間アニール
することにより良好な導電層を形成することができる。
なお、アニール保護膜として、上述のごとくSiN,SiO2
のそれぞれ単層である必要はなく、必要な条件は、能動
層と接する表面にSiNが、電極層と接する表面にSiO2が
あることが必要な条件であり、この条件を満たせばそれ
ぞれの保護膜が複合膜（多層構造）であつても良いこと
は云うまでもない。
のそれぞれ単層である必要はなく、必要な条件は、能動
層と接する表面にSiNが、電極層と接する表面にSiO2が
あることが必要な条件であり、この条件を満たせばそれ
ぞれの保護膜が複合膜（多層構造）であつても良いこと
は云うまでもない。
以上説明したように、本発明によれば化合物半導体基
板の注入量の異なる領域すべてにおいて十分な活性化率
を得ることができ、また制御性よく形成できることか
ら、トランジスタ等の素子電気的特性と制御性の向上を
容易ならしめることができる。
板の注入量の異なる領域すべてにおいて十分な活性化率
を得ることができ、また制御性よく形成できることか
ら、トランジスタ等の素子電気的特性と制御性の向上を
容易ならしめることができる。
第１図（ａ）〜（ｅ）は本発明の実施に係るｎ型電界効
果トランジスタの導電層形成を工程順に示す断面図、第
２図（ａ）〜（ｃ）は従来法による導電層形成を工程順
に示す断面図、第３図は、本発明による保護膜にシリコ
ン窒化膜またはシリコン酸化膜を用いてランプアニール
したときの、注入量と活性化率の関係を示す実験結果の
図である。 第４図（ａ）（ｂ）は、本発明によるアニール前後にお
ける保護膜SiO2及びSiN中のGa及びAs原子の量をSIMS分
析により調べた結果を示す。 第５図（ａ）（ｂ）は、本発明によるアニール前後にお
けるSi（シリコン）原子濃度分布の変化をSIMS分析によ
り調べた結果を示す。 第６図は、本発明によるシートキヤリア濃度とアニール
時のピーク温度との関係を示す。 1,9……GaAs基板、2,10……ｎ層、3,6,11,14……シリコ
ンイオン、4,12……レジスト、5,13……n+層、７……シ
リコン酸化膜、8,15……シリコン窒化膜
果トランジスタの導電層形成を工程順に示す断面図、第
２図（ａ）〜（ｃ）は従来法による導電層形成を工程順
に示す断面図、第３図は、本発明による保護膜にシリコ
ン窒化膜またはシリコン酸化膜を用いてランプアニール
したときの、注入量と活性化率の関係を示す実験結果の
図である。 第４図（ａ）（ｂ）は、本発明によるアニール前後にお
ける保護膜SiO2及びSiN中のGa及びAs原子の量をSIMS分
析により調べた結果を示す。 第５図（ａ）（ｂ）は、本発明によるアニール前後にお
けるSi（シリコン）原子濃度分布の変化をSIMS分析によ
り調べた結果を示す。 第６図は、本発明によるシートキヤリア濃度とアニール
時のピーク温度との関係を示す。 1,9……GaAs基板、2,10……ｎ層、3,6,11,14……シリコ
ンイオン、4,12……レジスト、5,13……n+層、７……シ
リコン酸化膜、8,15……シリコン窒化膜
Claims (4)
- 【請求項１】化合物半導体基板に複数回のイオン注入に
より形成された低濃度の不純物層と高濃度の不純物層を
保護膜付アニールによって活性化させる導電層の形成方
法において、低濃度の不純物層表面には不純物の拡散を
抑える保護膜を付着形成し、高濃度の不純物層表面には
高活性化率が得られる保護膜を付着形成する工程と、そ
の後にアニールを行って不純物層を活性化させて導電層
を得る工程とを具えることを特徴とする化合物半導体導
電層の形成方法。 - 【請求項２】前記化合物半導体としてガリウム砒素を用
い、前記低濃度の不純物層表面にシリコン窒化膜、前記
高濃度の不純物層表面にシリコン酸化膜あるいはシリコ
ン酸化窒化膜を付着形成することを特徴とする特許請求
の範囲第１項記載の化合物半導体導電層の形成方法。 - 【請求項３】化合物半導体基板に複数回のイオン注入に
より形成された比較的注入量の少ない不純物層とそれよ
り注入量の多い不純物層を保護膜付アニールによって活
性化させて導電層の形成方法において、比較的注入量の
少ない不純物層表面には保護膜中への当該化合物半導体
構成元素の活性化アニールにおける拡散を抑え不純物イ
オンの拡散を抑える保護膜を付着形成し、注入量の多い
不純物層表面には高活性化率が得られる保護膜を付着形
成する工程と、その後に極めて短時間アニールを行って
不純物層を活性化させて導電層を得る工程と、を具える
ことを特徴とする化合物半導体導電層の形成方法。 - 【請求項４】前記化合物半導体としてガリウム砒素を用
い、前記比較的注入量の少ない不純物層表面にシリコン
窒化膜、前記注入量の多い不純物層表面にシリコン酸化
膜あるいはシリコン酸化窒化膜を付着形成することを特
徴とする特許請求の範囲第３項記載の化合物半導体導電
層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168206A JP2528660B2 (ja) | 1987-02-06 | 1987-07-06 | 化合物半導体導電層の形成方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-25898 | 1987-02-06 | ||
| JP2589887 | 1987-02-06 | ||
| JP62168206A JP2528660B2 (ja) | 1987-02-06 | 1987-07-06 | 化合物半導体導電層の形成方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01735A JPH01735A (ja) | 1989-01-05 |
| JPS64735A JPS64735A (en) | 1989-01-05 |
| JP2528660B2 true JP2528660B2 (ja) | 1996-08-28 |
Family
ID=26363592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168206A Expired - Fee Related JP2528660B2 (ja) | 1987-02-06 | 1987-07-06 | 化合物半導体導電層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662452B2 (ja) * | 1990-08-04 | 1997-10-15 | 住友電気工業株式会社 | 化合物半導体ウエハの熱処理方法 |
-
1987
- 1987-07-06 JP JP62168206A patent/JP2528660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64735A (en) | 1989-01-05 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |