JPS61230367A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を次の順序に従って説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ１作用 Ｇ、実施例 Ｇ−■　第１の実施例 Ｇ−■　第２の実施例 Ｇ−■　補足説明 Ｈ０発明の効果 Ａ、産業上の利用分野 本発明は、半導体装置の製造方法に関するものである。

Ｂ６発明の概要 この発明は、拡散領域の形成の際に、金属を有する導体
層の一部が除去される半導体装置の製造方法において、 該除去の後、導体層の端部を被覆することにより、 拡散領域の不純物による汚染を防止するようにしたもの
である。

Ｃ０従来の技術 近時・シリコン基板などの半導体基板の上に、種々の不
純物を所定の２次元もしくは３次元のパターンに拡散さ
せてなる半導体集積回路装置が製造されている。この製
造時においては、たとえば、一度合面に被着させた導体
層をエツチングにより除去し、ベースやエミッタなどの
拡散領域を形成している。

このような半導体装置の製造方法の一例を、第２１図な
いし第３０図を参照しながら説明する。

尚、この例はＮＰＮ型のバイポーラトランジスタの場合
の製造方法である。

（ａｏ　）　　第２１図に示すように、Ｐ型の単結晶シ
リコン基板１０１を設け、その−主面１０１ａに臨んで
選択的拡散等によってＮ型の埋め込み層１０２を形成す
る。

（ｂｏ　）　　第２２図に示すように、Ｐ型の単結晶シ
リコン基板１０１の主面１０１ａ上に全面的にＮ型のエ
ピタキシャル成長層１０３を成長させ、埋め込み層１０
２を含むＰ型の単結晶シリコン基板１０１とＮ型のエピ
タキシャル成長層１０３からなるシリコン基板１０４を
形成する。尚、Ｎ型のエピタキシャル成長層１０３には
、図中破線で示すように埋め込み層１０２の不純物が拡
散している。

（ｃｏ　）　　第２３図に示すように、シリコン基板１
０４のＮ型のエピタキシャル成長層１０３において、Ｊ
ｉ終的にエミッタ、ベース、コレクタ等の各拡散領域と
なる素子領域を分離するように、所定のパターンに熱酸
化して素子分離領域１０５を形成する。この場合におい
て、エミッタおよびベース領域は、図中領域１０３ａに
形成され、コレクタの取り出しの為の領域は、図中領域
１０３ｂに形成される。

（ｄｏ　）　　第２４図に示すように、Ｎ型のエピタキ
シャル成長層１０３の全面にＰ型の不純物たとえばＢ（
ボロン）がドープされた多結晶シリコン層１０６を化学
的気相成長法（ＣＶＤ法）によって形成し、この多結晶
シリコン層１０６は、後述するようにたとえばベース拡
散領域の引き出し電極となるため、所定の形状にパター
ンニングされる。図中では、コレクタの電極が取り付け
られる部分は、エツチングにより除去されている。

そして、多結晶シリコン層１０６のパターンユング後、
たとえばＣＶＤ法によって、酸化膜１０７を全面に被着
させる。

（ｅｏ）　　第２５図に示すように、酸化膜１０７及び
多結晶シリコン層１０６に対してフォトエツチングを行
って、エピタキシャル成長層１０３の素子領域１０３ａ
の上部の酸化膜１０７と多結晶シリコン層１０６を部分
的に開口して、それぞれに対応する窓１０７ａ、１０６
ａを形成する。

（「０）　第２６図に示すように、酸化膜１０７と多結
晶シリコン層１０６を部分的に開口して得られたエピタ
キシャル成長層１０３の素子領域１０３ａの露出した表
面に、たとえばイオン注入の際のプロジェクトレンジの
制御の為、いわゆるバッファー酸化膜１２０を薄く被着
形成する。

（ｇｏ）　　第２７図に示すように、窓１０７ａ、１０
６ａを通じ、多結晶シリコン層１０６及び酸化膜１０７
をマスクとして、エピタキシャル成長層１０３の素子領
域１０３ａにＰ型の不純物たとえばＢ（ボロン）をイオ
ン注入してＰ型の注入領域１０８を形成する。

（ｈａ　）　　第２８図に示すように、窓１０７ａ、１
０６ａを閉塞するように酸化膜１０９を、たとえばＣＶ
Ｄ法によって全面的に形成する。つぎにアニールを行っ
てイオン注入して得られた注入領域１０８を活性化して
、いわゆるシャローベースであるベース領域を形成する
と共に、素子領域１０３ａの上部に直接被着され上記Ｐ
型の不純物たとえばＢ（ボロン）がドープされた多結晶
シリコン層１０６から、エピタキシャル成長層である素
子領域１０３ａに不純物の拡散を行って、ベースｅＩ域
１０Ｂの周囲にいわゆるグラフトベースである高濃度拡
散領域１０８ａを形成する。

（ｉｏ　）　　第２９図に示すように、酸化膜１０９に
対してフォトエツチングを行ってベース領域１０９の上
部の一部を開口し、窓１０９ａを穿設する。また、コレ
クタと接続する電極を被着させるため、同様に酸化膜１
０９に対して選択的エツチングを施して窓１１０を開口
する。

そして、これら窓１０９ａ、１１０を通じてＮ型の不純
物をそれぞれたとえばイオン注入してエミッタ領域１１
１とコレクタ電極取り出しの低抵抗領域１１２を形成す
る。

（ｊＯ）　第３０図に示すように、高濃度拡散領域１０
８ａに連接する多結晶シリコン層１０６の上の一部に、
これを外部に露呈する窓１１３を形成し、窓１０９ａ、
１１０．１１３を通じてそれぞれエミッタ電極１１４、
コレクタ電極１１５、　　　′ベース電極１１６の各金
属電極、たとえばアルミニウム電極を形成する。この場
合には、薄い多結晶シリコン層をＣＶＤ法で被着形成し
てから、上記各電極を形成してもよい。

以上、概略的に説明した方法により、従来のバイポーラ
トランジスタは形成されていた。

Ｄ０発明が解決しようとする問題点 上述のような製造方法によって形成される半導体装置に
おいても、一層の高密度化、高速動作などの要求があり
、特に、高速化のためには、微細化や抵抗の低減が、そ
の対策として重視されている。

たとえば、半導体装置として上記のバイポーラトランジ
スタの場合について、そのベース抵抗の改善を検討する
と、ベース抵抗は、上記いわゆるシャローベースである
ベース領域１０８の抵抗弁、上記いわゆるグラフトベー
スである高濃度拡散領域１０８ａの抵抗弁、多結晶シリ
コン層１０６の抵抗弁および多結晶シリコン層１０６と
ベース電極１１６の接触抵抗分からなるとみなすことが
できる。−例として、ベース抵抗が１０にΩ、エミッタ
ストライプ幅が０．６μｍ、エミッタストライプ長が１
．２μｍ、グラフトベースの抵抗が６０Ω／口、多結晶
シリコン層の抵抗が２００Ω／口、多結晶シリコン層と
電極の接触抵抗が１００Ω／口（１，５μｍ相当）の場
合には、ベース領域１０８の抵抗弁が約４１７Ω、高濃
度拡散領域１０８ａの抵抗弁が約１５Ω、多結晶シリコ
ン層の抵抗弁が約１８７Ω、多結晶シリコン層とベース
電極の接触抵抗分が約１００Ωというような抵抗の値に
なる。従って多結晶シリコン層とこの多結晶シリコン層
と電極の接触抵抗を加えた抵抗弁が、ベース抵抗全体の
約４０％となり、この多結晶シリコン層１０６周りの抵
抗弁を無視することはできない。

上記理由によって、高速動作のためには、抵抗の低減が
要求され、この抵抗の低減のためには、ベースの抵抗弁
の約４０９＜を占める多結晶シリコン層１０６の抵抗を
低くする必要がある。

そこで、上記不純物をドープしてなる多結晶シリコン層
１０６を選択せずに、シリサイド、ポリサイドあるいは
高融点金属などを使用して、この部分の抵抗値の低減を
行うことが効果的なことが知られている。

しかし、次に示すような理由によって、シリサイド、ポ
リサイドあるいは高融点金属などの金属を含む導体層を
使用することには、困難性が伴っていた。

たとえばバイポーラトランジスタとして、第３０図に示
すようなバイポーラトランジスタは、シリコン基板１３
１上に埋め込み層１３２を形成し、エピタキシャル成長
Ｎ１３３および素子分離領域１３６を形成してなる基板
の表面に、従来多結晶シリコン層を形成していたところ
にシリサイド１３５を形成している。このパイボーラト
ランジス夕は、いわゆるバッファー酸化膜（図中破線で
示す。）１３７の熱酸化の際（上記従来の技術に説明す
る工程（ｆｏ）（第２６図〕に対応する。）にシリサイ
ド１３５のエツチングにより除去された端部１３５ａな
どから、シリサイドの構成原子が不純物１３４として拡
散し、シャローベース領域形成のため開口された部分を
汚染する弊害がある。すなわち、上述したような製造方
法による半導体装置では、上記シリサイド１３５の端部
１３５ａからの不純物１３４が、たとえば、慎重にその
濃度が制御されるべきベースあるいはエミッタの領域に
拡散し、この部分の濃度に影響し、正常な動作を行うこ
とができなくなるなどの弊害が生ずるおそれがある。

そこで、本発明は上述した弊害を問題点とし、該問題点
に鑑み、不純物による汚染等が住じ得す半導体装置の高
速動作を可能とした構造を実現するための製造方法の提
供を目的とする。

Ｅ０問題点を解決するための手段 半導体基板上に形成された金属を有する導体層の一部を
除去し、該領域の上記半導体基板に拡散領域を形成する
半導体装置の製造方法において、上記導体層を除去し、
残った該導体層の側面部を絶縁膜で覆った後、上記拡散
領域を形成する為の熱処理を行うことを特徴とする半導
体装置の製造方法により上述の問題点を解決する。

Ｆ０作用 導体層の側面部を絶縁膜で覆うため、この部分から不純
物が拡散して素子領域となる部分を汚染することがない
。

Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。

Ｇ−■　第１の実施例（第１図〜第１３図）本発明の第
１の実施例について、説明する。

この第１の実施例の半導体装置の製造方法は、第１図に
示すように、導体層の側面部を絶縁膜で覆う工程を中心
に実現されるものである。

第１の実施例に係る半導体装置たとえばバイポーラトラ
ンジスタは、Ｐ型のシリコン基板１の上部にＮ型の高濃
度不純物からなる埋め込み層２を形成し、その上部にＮ
型のエピタキシャル成長層３ａと素子分離領域５を形成
してなる基板の主面に導体層としてシリサイド２６と多
結晶シリコン層２５を被着形成させ、パターン化させて
いる。

最終的にはエミッタ領域、ベース領域が形成される領域
の上部を開口するパターンエツチングを施しているため
、シリサイド２６および多結晶シリコン層２５は側面部
２６ａを有しているが、この側面部２６ａには、絶縁膜
である端部絶縁膜３７いわゆるサイドウオールキャップ
が形成されている。このため、この端部絶縁膜３７がシ
リサイド２６からの不純物の拡散を防止して、不純物に
よる汚染を防止することができるものである。

以下、この端部絶縁膜３７を有する半導体装置の製造工
程について、説明を加える。この製造工程の説明は、第
１図と同様にＮＰＮ型のバイポーラトランジスタの製造
工程に係るものである。

（ａ）　　第２図に示すように、Ｐ型の単結晶シリコン
基板ｌを設け、その−主面１ａに臨んで選択的拡散等に
よってＮ型の埋め込み層２を形成する。

（ｂ）　　第３図に示すように、Ｐ型の単結晶シリコン
基板１の主面ｌａ上に全面的にＮ型のエピタキシャル成
長層３を成長させ、埋め込み層２を含むＰ型の単結晶シ
リコン基板ｌとＮ型のエピタキシャル成長層３からなる
シリコン基板４を形成する。尚、Ｎ型のエピタキシャル
成長層３には、埋め込み層２の不純物が拡散している。

（Ｃ）　　第４図に示すように、シリコン基板４のＮ型
のエピタキシャル成長層３おいて、最終的にエミッタ、
ベース、コレクタ等の各拡散領域となる素子Ｎ域を分離
するように、所定のパターンに熱酸化して素子分離領域
５を形成する。この場合において、エミッタおよびベー
ス領域は、図中領域３ａに形成され、コレクタの取り出
しの為の領域は、図中領域３ｂに形成される。

（ｄ）　　第５図に示すように、Ｎ型のエピタキシャル
成長層３の全面に導体層として多結晶シリコン層２５と
シリサイド２６を化学的気相成長法（ＣＶＤ法）あるい
はスパッタ法などによって形成する。多結晶シリコン層
２５は、後述するようにグラフトベースの形成にも寄与
する不純物たとえばＢ（ボロン）等が導入されており、
一方、上記シリサイド２６は、多結晶シリコンに比較し
て、１桁以上の低抵抗性能を有しており、従って、この
バイポーラトランジスタの高速動作を可能とするもので
ある。

尚、本実施例においては、シリサイド２６を被着形成し
て導体層とするが、これに限定されず、ポリサイド、高
融点金属等の低抵抗な材料を使用してもよい。また、こ
れらの被着形成方法も限定されるものではない。さらに
、多結晶シリコン層２５を介してエピタキシャル成長層
３ａに連接するのでなく、第２０図に示すように直接に
シリサイド等の金属を含む導体層を形成してもよい。

上記シリサイド２６および多結晶シリコン層２５を素子
分離領域５を含むエピタキシャル成長層３ａの全面に被
着したところで、シリサイド２６および多結晶シリコン
層２５は、後述するようにたとえばベース拡散領域の引
き出し電極となるため、所定の形状にパターンニングさ
れる。図中では、コレクタの電極が取り付けられる部分
は、エツチングにより除去されている。

（ｅ）　　第６図に示すように、上記シリサイド２６お
よび多結晶シリコンＪｉｉ２５のパターンニングの後、
酸化膜７をたとえばＣＶＤ法により全面に被着させる。

（ｆ）　　第７図に示すように、Ｎ型のエピタキシャル
成長層３ａの上部領域の一部を、たとえば選択エツチン
グ法によって開口する・すなわち＼酸化膜７、シリサイ
ド２６及び多結晶シリコン層２５に対してフォトエツチ
ングを行って、エピタキシャル成長層３の素子領域３ａ
の上部の酸化膜７、シリサイド２６及び多結晶シリコン
層２５を部分的に開口して、酸化膜７に対応する窓？ａ
、およびシリサイド２６と多結晶シリコン層２５に対応
する窓２６ａを形成する。

（ｇ）　　第８図に示すように、酸化膜７、シリサイド
２６及び多結晶シリコン層２５をパターンニングした後
、全面に酸化膜３５をたとえばＣＶＤ法によって被着す
る。

（ｈ）　　第９図に示すように、全面に被着した酸化膜
３５を反応性イオンエツチングＣＲＩＥ法）によって除
去し、端部絶縁膜３７を酸化膜７の側面部である窓７ａ
及びシリサイド２６と多結晶シリコン層２５の側面部で
ある窓２６ａに形成する。

この端部絶縁膜３７は、金属を有してなる導体層である
シリサイド２６からの不純物の熱処理時の拡散を有効に
防止するものである。

（１）　　第１θ図に示すように、端部絶縁膜３７を形
成後、ベース領域を形成するためイオン注入を上記開口
部分に施す。

まず、ベース領域はいわゆるシャローベースであって、
プロジェクトレンジの調整のためにいわゆるバッファー
酸化膜３８が、熱酸化によって開口部分に形成される。

ここで上記端部絶縁膜３７が、シリサイド２６と多結晶
シリコン層２５の側面部である窓２６ａに形成されてい
るため、シリサイド２６からの不純物の熱処理時の拡散
による汚染を防ぐことができる。

上記熱酸化によるバッファー酸化膜３８の形成の後、イ
オン注入によりＰ型の不純物であるたとえばＢ（ボロン
）等を、この開口部分に打ち込み、ベース領域８を形成
する不純物をエピタキシャル成長層３ａに導入する。

（ｊ）　　第１１図に示すように、再び、エミ・ツタ領
域を形成するイオンの注入のためのマスクとなる酸化膜
９を全面に被着形成する。そして、この酸化膜９の被着
形成と前後して、ベース領域８を形成するように前工程
で注入したイオンをアニールするとともに、多結晶シリ
コン層２５の不純物をエピタキシャル成長層３ａに拡散
させていわゆるグラフトベースである高濃度拡散領域８
ａを形成する。

（ｋ）　　第１２図に示すように、エミッタ領域１１お
よびコレクタ取り出し領域１２をイオン注入により形成
する。

まず、上記酸化膜９をエミッタ、コレクタ取り出し領域
に相当するパターンにフォトエツチングする。このフォ
トエツチングによって、エミッタ領域１１を形成する窓
９ａおよびコレクタ取り出し領域１２を形成する窓１０
が、イオン注入のマスクとして開口される。この場合に
上記端部絶縁膜３７の形成と同様のＲＩＥ法によるマス
ク形成でもよい。

次に該開口部分である窓９ａ、１０を介して、エミッタ
領域１１、コレクタ取り出し領域１２を形成する不純物
たとえばＰ、Ａｓ、３ｂ等のイオンを注入する。

この不純物のイオン注入後、アニールして上記エミッタ
領域１１、コレクタ取り出し領域１２を形成する。

（１）　第１３図に示すように、高濃度拡散領域８ａに
連接する多結晶シリコン層２５の上部に形成されている
シリサイド２６の一部に、これを外部に露呈する窓１３
を形成し、窓９ａ、１０．１３を通じてそれぞれエミッ
タ電極１４、コレクタ電極１５、ベース電極１６の各金
属電極、たとえばアルミニウム電極を形成する。この場
合には、薄い多結晶シリコン層をＣＶＤ法で被着形成し
てから、上記各電極を形成してもよい。

以上の工程のように本発明の半導体装置の製造方法は・
端部絶縁膜３７が有効に作用するため不純物による汚染
等が生じ得す、高速動作を可能とした金属を含む導体層
を有する半導体装置への応用が可能である。

Ｇ−■　第２の実施例（第１４図〜第１９図）本発明の
第２の実施例について、説明する。

この第２の実施例は、ドライエツチングとウェットエツ
チングを組み合わせることによって、より好ましい半導
体装置の製造方法を示すものである。尚、半導体装置の
例示は、前記第１の実施例と同様にＮＰＮ型のバイポー
ラトランジスタの例である。

（ａ′）　第１４図に示すように、Ｐ型のシリコン基板
４１の上に埋め込み８４２を形成し、その上にＮ型のエ
ピタキシャル成長層４３を形成する。

上記シリコン基板４１は、その主面の結晶面が（１１１
）結晶面になるように選定されており、これにエピタキ
シャル成長するエピタキシャル成長層４３の主面も同様
に〔１１１〕結晶面になっている。

上記エピタキシャル成長層４３には、所定のパターンに
酸化シリコンが形成され、素子分離領域４５として機能
する。この素子分離領域４５によって分離された素子領
域４３ａには、後述するよ）にエミッタ、ベースなどの
拡散領域が形成される。

上記素子分離領域４５を形成後、多結晶シリコン層４６
をたとえばＣＶＤ法によって形成する。

この多結晶シリコン層４６は、生成時には不純物のドー
ピングがなく、被着形成の後に、後述するうにエツチン
グレートの調整などから所定の部分に所定の不純物濃度
たとえば多結晶シリコンＮ４６の表層部から中層部を高
濃度不純物拡散領域とし、底層部を低濃度不純物拡散領
域となるようにイオン注入される。

この所定の部分で所定の不純物濃度に制御された多結晶
シリコン層４６の全面にシリサイド５７をたとえばＣＶ
Ｄ法やスパッタリングなどによって被着形成し、その上
に絶縁膜としてたとえば酸化膜４７を被着形成する。

（ｂ′）　第１５図に示すように、前記工程で得られた
層状の基板に、深さｄの所定のパターンのエツチングを
施し、側面部である窓４７ａ、５７ａ、４６ａを形成す
る。このエツチングは、方向性を有し高速なエツチング
レートを有するドライエツチングたとえば反応性イオン
エツチング（ＲＩＥ法）によって行われる。このＲＩＥ
法を用いた場合には、サイドエツチングを防止すること
ができ、エツチングレートの低い高濃度の不純物拡散領
域も高速にエツチングすることができる。

このドライエツチングによる酸化膜４７、シリサイド５
７及び多結晶シリコンＪＷ４６の所定のパターンの除去
は、深さｄに制御され、開口部分の底部には多結晶シリ
コン層の底層部４６ｂが露呈する。この底層部４６ｂの
多結晶シリコン層４６は、たとえば不純物濃度が低濃度
であって、後述する工程におけるウェットエツチングに
対しても、有効にエツチングすることができる。

（Ｃ′）　第１６図に示すように、所定のドライエツチ
ングを行った後、全面にたとえばＣＶＤ法により酸化膜
５５を被着形成する。

（ｄ′）　第１７図に示すように、酸化膜５５の全面被
着後、この酸化膜５５にＲＩＥ法などのエツチングを施
し、端部絶縁膜６７を上記窓４７ａ、５７ａ、４６ａ及
び多結晶シリコン層４６の底層部４６ｂに連接するよう
に形成する（図中、酸化膜５５．５７を合わせて酸化膜
５６としている。

）。この端部絶縁膜６７は、金属を有してなる導体層で
あるシリサイド５７からの不純物の熱処理時の拡散を有
効に防止するものである。

（ｅ′）　第１８図に示すように、端部絶縁膜６７の形
成後、多結晶シリコン層４６の底層部４６ｂ（図中破線
で示す。）を、ウェットエツチングにより除去する。上
述したようにこの多結晶シリコン層４６の下のエピタキ
シャル成長層４３ａは、主面の結晶面が（１１１）結晶
面であり、上記多結晶シリコン層４６の底層部４６ｂを
ウニ、トエッチングにより除去していった場合には、こ
の底層部４６ｂが除去され上記（１１１３結晶面が露呈
したところで見かけ上エツチングの進行が停止する。従
って、このエピタキシャル成長層４３ａのウェットエツ
チングによって露呈する面は、多結晶シリコン層４６の
凹凸に影響されず、非常に表面の粗さの少ない面になる
。ここでウェットエツチングは、たとえばＫＯＨ溶液（
Ｈ２０２０００ｃｃに対しＫＯＨ２５０ｇの割合とした
水溶液）あるいはＡＷＰ液（エチレンジアミン　ＮＨ２
（ＣＨ２）２　ＮＨ２とピロカテコール　Ｃｓ　Ｈ４（
ＯＨ）２とＨ２０をそれぞれ２５５ＣＣ１４５ｃｃ、１
２０ｃｃで混合した溶液）によって行うことが可能であ
る。

つづいて、この露呈したエピタキシャル成長層４３ａの
表面部に熱酸化処理を施して、バッファー酸化膜６８を
形成しする。この熱処理の際には、上記シリサイド５７
の側面部である窓５７ａに上記端部絶縁膜６７が被着形
成されているため、不純物の拡散による露呈したエピタ
キシャル成長層４３ａの表面部の汚染を防ぐことができ
る。そして、この熱処理の後、ベース領域形成のための
イオン注入（図中１２）を施す。

（ｆ′）　再度、酸化膜が全面に被着形成されて後、上
記工程で注入した不純物をアニールして、ベース領域を
形成する。この場合には、多結晶シリコン層４６からの
不純物の拡散によっていわゆるグラフトベースであるベ
ース拡散領域４８ａも同様に形成される。

第１９図に示すように、ＲＩＥ法などのエツチングを施
してエミッタ領域形成の為のマスクとなるサイドウオー
ル６９を形成する。このサイドウオール６９は上記端部
絶縁膜６７に重畳して形成されるため、エミツタ幅の制
御性を向上させることができる。

続いて、エミッタ領域形成のためにイオン注入を施して
、エミッタ領域を形成し、各電極を取り付けてバイポー
ラトランジスタを完成する。

尚、図中コレクタ取り出し領域は、省略している。

以上の第２の実施例の工程のように本発明の半導体装置
の製造方法は、端部絶縁膜６７が有効に作用するため不
純物による汚染等が生じ得ず、高速動作を可能とした金
属を含む導体層を有する半導体装置への応用が可能であ
る。

また、ドライエツチングとウェットエツチングの使い分
けによる、効率のよいエツチングが可能であり、さらに
エピタキシャル成長層４３ａの主面の結晶面が（１１１
）結晶面であるため、イオン注入によるベース領域の形
成に対しても多結晶シリコン層の凹凸に影響されず、所
定の位置にベース領域やエミッタ領域を形成することが
できる。

さらに、端部絶縁膜６７とサイドウオール６９の組み合
わせによるサイドウオールが、エミッタ領域形成のため
のイオン注入のマスクとなるため、非常に制御性よくエ
ミッタ領域を形成することができる。

Ｇ−■　補足説明 上述した実施例においては、導体層を多結晶シリコン層
の上に被着形成させていたが、これに限定されず、第２
０図に示すように基板８１上に直接シリサイド、ポリサ
イド、高融点金属などの導体層８２を形成してもよい。

この場合には、導体層８２と酸化膜８３の端部８２ａに
端部絶縁膜８４を形成することができる。

また、上記第１の実施例および上記第２の実施例におい
ては、ＮＰＮ型のバイポーラトランジスタを中心に説明
したが、ＰＮＰ型のバイポーラトランジスタでもよい。

また、バイポーラトランジスタに限定されず、他の半導
体装置でもよい。

Ｈ０発明の効果 本発明の半導体装置の製造方法は、金属を含む導体層を
エツチングによって一部除去した場合において、この除
去した側面部に端部絶縁膜を有していめるため、開口部
分を汚染することがない。

従って、シリサイド、ポリサイド、高融点金属を有する
導体層を半導体装置に用いることを可能とするため、高
速動作を行うことができ、さらに上記汚染の防止によっ
て、正常な動作を維持することが可能である。

【図面の簡単な説明】

第１図は汚染防止の端部絶縁膜を形成したところを示す
概略断面図であり、第２図〜第１３図は本発明の第１の
実施例の製造工程を説明する断面図であり、第１４図〜
第１９図は本発明の第２の実施例の製造工程を説明する
断面図であり、第２０図は直接基板に導体層を形成した
例を示す概略断面図であり、第２１図〜第３０図は従来
の製造工程を説明する断面図であり、第３１図は導体層
による汚染を説明する概略断面図である。 ｌ・・・シリコン基板 ２・・・埋め込み層 ３ａ・・・エピタキシャル成長層 ５・・・素子分離領域 ７・・・酸化膜 ２５・・・多結晶シリコン層 ２６・・・シリサイド ３７・・・端部絶縁膜 ７ａ、２６ａ・・・窓（側面部） ６９・・・サイドウオール 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小泡　見間　　　　　　　　　田村榮− 活ψｐ８上の１循Ｑ叫醪Ｈｔ＝形仄い ヒニろＥ示１１１輻４昨面図 第１図 ＄発明のｗ逢工我（ｄ） 第７図 零発萌の製造、二垣（Ｑ） 第８図 第１１図 ＄、発明の瓢遣工雑（ｋ） 第１２図 ＃ｌＬ明の蝙遣工犠Ｃ！ン 第１３図 網の第２／ｌ申すし−１の旬遣工牝（Ｑ’）第１４図 ＄−＃−明／１第２の＊例しケ１の譬逢工旌（ｂ’）率
発日ｎめづｒ２ζ）呻ビの旬乏イツリσワ！＝１ヒゴ二
ｍ（ｃり第１７図 本発明の才２め実施イ列の響蒼工辞Ｃ的第１８図 １−！！Ａ界〈に導件跨Ｖ削京ふ例 第２０図 イ芝ｉダリの１鮎逢工幸を図（ｅｏ） 第２５図 窄む東翌ＩＪの智造工斑図（ｆｏ） 第３図 第２８図 金）ｌｑｔ含（、導イｆ−Ａｌ；骨葎べＬを鳴令の源振
［悦朗−ｆｓ糧峙断面図 第３１図

Claims (1)

【特許請求の範囲】
1. 半導体基板上に形成された金属を有する導体層の一部を
   除去し、該領域の上記半導体基板に拡散領域を形成する
   半導体装置の製造方法において、上記導体層を除去し、
   残った該導体層の側面部を絶縁膜で覆った後、上記拡散
   領域を形成する為の熱処理を行うことを特徴とする半導
   体装置の製造方法。