JPS58199869A - エツチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はエツチング方法、とりわけｎ形弁晶質シリコン
層のエツチング方法に関す、るものである。

ブラヌマ堆積法、スパッタ法、熱化学気十目成長法等で
作製された、膜中に数ａｔ％〜数十＆ｔ％程度の水素を
含む非晶質（微結晶相を含む場合もある）シリコン及び
シリコン化合物半導体は、Ｐ（リン）やＢ（ボロン）等
Ｖ族や１族元素を不純物としてドープすることによって
価電子制御が容易で、半導体としての性質にすぐれ、安
定性がよく、無公害であること、比較的低温で作製可能
なこと、大面積化が容易なこと、ガラス基板等の低コス
トの基板使用が可能なことなどの理由により、電子装置
、半導体装置、太陽電油等への応用が注目されている。

これらの装置に応用する場合、オーミック接触、ｐ−ｎ
接合、ｐ−ニーｎ接合、ショットキ接合その他等の構造
作製の必要性が必然的に生じる。

本発明は、これらの応用に際して、不純物をドープしな
い非晶質シリコン１層上のＰ等Ｖ族の不純物をドープし
たｎ層をエツチングで除去するという工程に於いて、加
工精度を保持するにはあまりにも早いエツチング速度を
緩やかにするとともに、ｎ層と１Ｍ９エツチングレート
比すなわち選択比を向上させ、制御性を高めるエツチン
グ方法を提供するものである。

従来、上記ｎ層のエツチングには弗酸と硝酸とから成る
エツチング液等を用いていだが、ｎ層のエツチングレー
トが大きく、かつ上記エツチング液は不純物を含まない
非晶質シリコン層に対してもエツチング液となシ、エソ
チンクレートはｎ層にほぼ等しいため、ｎ層のエソチン
ク制御は非常に難しく、不純物をドープしない非晶質シ
リコン層の膜減りは避けられない。

本発明はかかる問題点を解消することを目的としたもの
であり、その要点は、弗酸と硝酸に酢酸を添加すること
によってｎ層のエツチングレートを小さくし、不純物を
ドープしない非晶質シリコン層のエツチングレートをさ
らに小さくするものである。換言すればｎ層と不純物を
ドープしない非晶質シリコン層のエツチングレート化を
大きくすることによってｎ層のエツチングを容易にする
ことがある。

以下、実施例について本発明の詳細な説明する。

１例として、薄膜電界効果トランジスタへ非晶質シリコ
ンを応用した場合の実施例を説明する。

第１図は薄膜電界効果トランジスタの断面図を示してい
る。第１図（ａ）は不純物をドープしたｎ型：′□ 非晶質シリコン層（ｎ層）、をエツチングする前、同価
）はｎ層を一エツチシクした後の状態を示す。第１図に
於いて１はＰ等■族元素をドープしたｎ型非晶質シリコ
ン層（ｎ層）であり、不純物をドープしない非晶質シリ
コン層（以下ｉ層）２上に被着形成されている。３はゲ
ート絶縁膜、４はゲート電極、５及び６はソース電極及
びドレイン電極である。この場合、９層１はソース電極
６及びドレイン電極６とｉ層とが十分オーミックコンタ
クトを形成するために必要なものである。

そしてソース電極５とドレイン電極６との間の短絡、ソ
ーク電流を防止するために第１図（ｂ）のようにｎ層を
選択的にエツチングする必要がある。

エツチング方法としてはソース電極６とドレイン電極６
を形成する前に９層１をレジストパターンをマスクとし
てエツチングする方法と、ソース″「Ｅ極５とドレイン
電極６を形成した後にソース電極６とドレイン電極６を
マスクとしてエツチングする方法があるが、工程上の容
易さと、精度上とから後者の方が望ましい。したがって
本実施例では後者を用いた、　　、１゜ 第２図は本発明の実施例に於ける９層１と１１−２のエ
ツチング特性図である。左縦軸はｎ層のエツチング特性
ムとｉ層のエツチング特性Ｂのエツチングレート、右縦
軸は曲線Ｃに示されるエソチンクレート比を示す。エツ
チング液は、弗酸（ＨＦ）の含有量が４９　ｗｔ％であ
る弗酸液：硝酸（ＨＮＯ３）の含有量が６１ｗｔ％であ
る硝酸液＝１：３０の容積比のものに、酢酸を加え、酢
酸濃度を３０％とした。このエツチング酸を用いると、
９層１のエツチングレートは従来にくらべてｌＡに小さ
くなりエツチングをゆっくり進行させることができ、ま
た１層のエツチングレートの５倍以上になる。

本発明の実施例に於ける薄膜電界効果トランジスタで、
例えば９層１を５００人、１層２を５０００人とした場
合、本発明の酢酸が３０％の濃度で含まれているエツチ
ング酸を用いれば、９層１のエツチング完了まで３秒余
り（第２図からエツチングレートは１６０人／５ｅｃ）
である。この時１層２のエツチングレートは３０人／ｓ
ｅｃであるので通常の半導体のエツチング工程で用いら
れているエツチングの完全性を期すためのオーバーエツ
チングを数秒程度行っても１層２のエツチングレートが
小さいため、１層２は１〜２％程度しかエツチングされ
ず、エツチングによる１層２の膜減りを極めて小さいも
のにすることができる。また、酢酸の濃度が３０％±１
０％であってもｎ層のエツチングレートはｉ層のエツチ
ングレートの２倍以上となるので、この範囲においても
同様にｎ層をエツチングすることが容易にできる。」二
記実施例では、弗酸、硝酸：１：３０の割合であるが、
この割合を変えても酢酸を添加することによって１層２
の膜減りを小さくして９層１を容易にエツチングするこ
とができる。さらに、本発明め実施例では薄膜電界効果
トランジスタの場合に限って説明したが、その他の半導
体装置に於いても有効であることは言うまでもない。

以上の説明からも明らかなように、本発明によって従来
のｎ層（ｎ形弁晶質シリコン層）のエツチングレートを
小さくしてエツチングをゆっくり進行させることができ
、ｉ層（不純物をドープしない非晶質シリコン層）のエ
ツチングレートをさらに小さくして、ｎ層とｉ層のエツ
チンクレート比を大きくしたところでエノチンクを行な
うため、１層の膜減りを極めて小さくすることができた
。

本発明によりｎ層のエノチンクを容易にかつ高精度に行
なうことが可能となった。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の一実施例における薄
膜電界効果トランジスタの製造工程断面図、第２図は本
実施例に於いて本発明のエソチンク液を用いたｎ層と１
層のエノチンク特性図である。 １　・・・・不純物を含むｎ型非晶質シリコン層（ｎ層
）、２・・・・・・不純物を含まない非晶質シリコン層
（１層）、３・・・・・ゲート絶縁膜、４・・・・・・
ゲート電極、５，６・・・・・・ソース電極、ドレイン
電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図

Claims (1)

【特許請求の範囲】
1. 非晶質シリコン層上に被着形成されたＶ族元素を不純物
   として含むｎ形弁晶質シリコン層を、弗酸と硝酸と酢酸
   とから成るエツチング酸によってエツチングすることを
   特徴とするエツチング方法。