JPH0799318A - ダイヤモンド薄膜電界効果トランジスタ及びその製造方法 - Google Patents
ダイヤモンド薄膜電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【目的】 電極とソースドレイン領域との間の接触抵抗
が小さく、特性が優れたダイヤモンド薄膜電界効果トラ
ンジスタ及びその製造方法を提供することを目的とす
る。 【構成】 ダイヤモンド薄膜電界効果トランジスタは、
半導体ダイヤモンドのｐ層５３からなるチャネル層と、
このチャネル層上に形成されたゲート絶縁層としての高
抵抗ダイヤモンドからなるｉ層５４と、このｉ層５４上
に形成されたゲート電極薄膜５８と、このゲート電極薄
膜５８並びにそのサイドウオール５８２及び保護膜５８
１をマスクとしてイオン注入によりｉ層５４の表面に自
己整合的に形成されたソース及びドレイン領域５４２と
を有する。
が小さく、特性が優れたダイヤモンド薄膜電界効果トラ
ンジスタ及びその製造方法を提供することを目的とす
る。 【構成】 ダイヤモンド薄膜電界効果トランジスタは、
半導体ダイヤモンドのｐ層５３からなるチャネル層と、
このチャネル層上に形成されたゲート絶縁層としての高
抵抗ダイヤモンドからなるｉ層５４と、このｉ層５４上
に形成されたゲート電極薄膜５８と、このゲート電極薄
膜５８並びにそのサイドウオール５８２及び保護膜５８
１をマスクとしてイオン注入によりｉ層５４の表面に自
己整合的に形成されたソース及びドレイン領域５４２と
を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ダイヤモンドか
らなるチャネル層を有するダイヤモンド薄膜電界効果ト
ランジスタ及びその製造方法に関する。
らなるチャネル層を有するダイヤモンド薄膜電界効果ト
ランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】ダイヤモンドは耐熱性が優れた電気絶縁
体であるが、ボロン（Ｂ）原子をドーピングすることに
よりｐ型半導体となることが知られている。近年、ダイ
ヤモンド薄膜を気相から合成する方法が確立されたた
め、半導体ダイヤモンド薄膜を用いて耐熱性が優れたダ
イオード及びトランジスタ等の電子デバイスを製作する
試みがなされている。
体であるが、ボロン（Ｂ）原子をドーピングすることに
よりｐ型半導体となることが知られている。近年、ダイ
ヤモンド薄膜を気相から合成する方法が確立されたた
め、半導体ダイヤモンド薄膜を用いて耐熱性が優れたダ
イオード及びトランジスタ等の電子デバイスを製作する
試みがなされている。
【０００３】図８は単結晶ダイヤモンド薄膜を用いた従
来の金属／絶縁体／半導体型電界効果トランジスタ(met
al-insulator-semiconductor field effect transis
tor、以下ＭＩＳＦＥＴという）を示す断面図である
（特開平１−１５８７７４）。このトランジスタにおい
ては、単結晶ダイヤモンド基板１１上にＢドープした単
結晶ダイヤモンド薄膜１２（以下、Ｂドープしたｐ型半
導体ダイヤモンド層を「ｐ層」という）が気相合成によ
り形成されており、更にアンドープダイヤモンド薄膜１
３（以下、アンドープダイヤモンド層又は高抵抗ダイヤ
モンド層を「ｉ層」という）が積層され、所定の形状に
パターニングされた後、ｐ層１２及びｉ層１３上にソー
ス電極１４、ドレイン電極１６及びゲート電極１５が選
択的に形成されている。ｐ層１２の膜厚は約０．５μｍ
である。
来の金属／絶縁体／半導体型電界効果トランジスタ(met
al-insulator-semiconductor field effect transis
tor、以下ＭＩＳＦＥＴという）を示す断面図である
（特開平１−１５８７７４）。このトランジスタにおい
ては、単結晶ダイヤモンド基板１１上にＢドープした単
結晶ダイヤモンド薄膜１２（以下、Ｂドープしたｐ型半
導体ダイヤモンド層を「ｐ層」という）が気相合成によ
り形成されており、更にアンドープダイヤモンド薄膜１
３（以下、アンドープダイヤモンド層又は高抵抗ダイヤ
モンド層を「ｉ層」という）が積層され、所定の形状に
パターニングされた後、ｐ層１２及びｉ層１３上にソー
ス電極１４、ドレイン電極１６及びゲート電極１５が選
択的に形成されている。ｐ層１２の膜厚は約０．５μｍ
である。
【０００４】また、図９に示す従来の製造方法において
は、ソース及びドレイン電極をゲート電極に対して自己
整合的（セルフアラインメント）に選択成長する（特開
平５−２９６０９）。図９（ａ）に示すように、基板２
１上にｐ層２２をコーティングする。次いで、図９
（ｂ）に示すように、ソース及びドレイン電極の形状に
マスク２７を形成し、図９（ｃ）に示すように、ｉ層２
３をマスク２７間のｐ層２２上にマスク２７上に若干延
在させて形成する。その後、図９（ｄ）に示すように、
マスク２７を除去し、図９（ｅ）に示すように、同一の
材料からなるソース電極２４、ドレイン電極２５及びゲ
ート電極２６を蒸着する。
は、ソース及びドレイン電極をゲート電極に対して自己
整合的（セルフアラインメント）に選択成長する（特開
平５−２９６０９）。図９（ａ）に示すように、基板２
１上にｐ層２２をコーティングする。次いで、図９
（ｂ）に示すように、ソース及びドレイン電極の形状に
マスク２７を形成し、図９（ｃ）に示すように、ｉ層２
３をマスク２７間のｐ層２２上にマスク２７上に若干延
在させて形成する。その後、図９（ｄ）に示すように、
マスク２７を除去し、図９（ｅ）に示すように、同一の
材料からなるソース電極２４、ドレイン電極２５及びゲ
ート電極２６を蒸着する。
【０００５】また、図１０に示す他の従来方法（特開平
５−２９６０８）においては、先ず、図１０（ａ）に示
すように、基板３１上にｐ層３２を蒸着し、金属膜３４
とリフトオフ膜３６を均一に形成する。次いで、図１０
（ｂ）に示すように、金属膜３４及びリフトオフ膜３６
をエッチングした後、図１０（ｃ）に示すように、ゲー
ト絶縁層であるｉ層３３をｐ層３２上に成長させる。次
に、図１０（ｄ）に示すように、ゲート電極３５を均一
にコーティングした後、図１０（ｅ）に示すように、リ
フトオフ膜３６を除去してＭＩＳＦＥＴの構造を形成す
る。
５−２９６０８）においては、先ず、図１０（ａ）に示
すように、基板３１上にｐ層３２を蒸着し、金属膜３４
とリフトオフ膜３６を均一に形成する。次いで、図１０
（ｂ）に示すように、金属膜３４及びリフトオフ膜３６
をエッチングした後、図１０（ｃ）に示すように、ゲー
ト絶縁層であるｉ層３３をｐ層３２上に成長させる。次
に、図１０（ｄ）に示すように、ゲート電極３５を均一
にコーティングした後、図１０（ｅ）に示すように、リ
フトオフ膜３６を除去してＭＩＳＦＥＴの構造を形成す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の従来技術には以下のような問題点がある。先ず、図９
に示す従来技術においては、図９（ｄ）に示すような形
状にｉ層２３を成長させることが必要であるが、実際に
はマスク２７上のダイヤモンドの核発生密度が小さく、
図９（ｄ）に示すような「かさ」状の突起は形成が困難
である。この従来技術を開示する公報には図１１のよう
な変形例も示されている。この変形例は、基板４１上の
ｐ層４２上にマスク４３、４４を２段階に形成してｉ層
４５の「かさ」を形成するものである。しかしながら、
このような方法を用いても、マスク４３、４４の上には
ｉ層４５の成長が起きにくいために、図１１のような
「かさ」構造は実際には形成するのが困難である。ま
た、再現性よく電界効果トランジスタを製作するために
は、「かさ」状突起長さの精密な制御が必要であるが、
この方法では不可能である。特にソース・ドレイン間距
離が数μｍのような微細な素子を製作することは、この
従来技術に開示された選択成長的な方法では極めて困難
である。
の従来技術には以下のような問題点がある。先ず、図９
に示す従来技術においては、図９（ｄ）に示すような形
状にｉ層２３を成長させることが必要であるが、実際に
はマスク２７上のダイヤモンドの核発生密度が小さく、
図９（ｄ）に示すような「かさ」状の突起は形成が困難
である。この従来技術を開示する公報には図１１のよう
な変形例も示されている。この変形例は、基板４１上の
ｐ層４２上にマスク４３、４４を２段階に形成してｉ層
４５の「かさ」を形成するものである。しかしながら、
このような方法を用いても、マスク４３、４４の上には
ｉ層４５の成長が起きにくいために、図１１のような
「かさ」構造は実際には形成するのが困難である。ま
た、再現性よく電界効果トランジスタを製作するために
は、「かさ」状突起長さの精密な制御が必要であるが、
この方法では不可能である。特にソース・ドレイン間距
離が数μｍのような微細な素子を製作することは、この
従来技術に開示された選択成長的な方法では極めて困難
である。
【０００７】また、この従来技術においては、電極２
４、２５とｐ層２２との接触抵抗が大きいという致命的
な欠点がある。接触抵抗を下げるためには素子の熱処理
を必要とするが、熱処理のみでは接触抵抗を高々１０-4
Ωｃｍ2程度までしか下げられない。接触抵抗を実用的
な値である１０-5Ωｃｍ2以下にするためには、イオン
注入及びインシチュードーピングにより、ソース及びド
レイン電極２４、２５とｐ層２２との間にＢが高濃度に
ドープされた低抵抗のダイヤモンド層（以下、ボロンを
高濃度にドープした低抵抗ダイヤモンド層を「ｐ+層」
という）を形成する必要があるが、これは従来技術では
不可能である。
４、２５とｐ層２２との接触抵抗が大きいという致命的
な欠点がある。接触抵抗を下げるためには素子の熱処理
を必要とするが、熱処理のみでは接触抵抗を高々１０-4
Ωｃｍ2程度までしか下げられない。接触抵抗を実用的
な値である１０-5Ωｃｍ2以下にするためには、イオン
注入及びインシチュードーピングにより、ソース及びド
レイン電極２４、２５とｐ層２２との間にＢが高濃度に
ドープされた低抵抗のダイヤモンド層（以下、ボロンを
高濃度にドープした低抵抗ダイヤモンド層を「ｐ+層」
という）を形成する必要があるが、これは従来技術では
不可能である。
【０００８】また、この従来技術ではＴｉ等のカーバイ
ドを形成しやすい金属材料をゲート電極２６に用いてい
る。このために、熱処理を高温（例えば６００℃以上）
で行うと、ゲート電極の特性が劣化するという問題点も
出てくる。
ドを形成しやすい金属材料をゲート電極２６に用いてい
る。このために、熱処理を高温（例えば６００℃以上）
で行うと、ゲート電極の特性が劣化するという問題点も
出てくる。
【０００９】一方、図１０に示す従来技術では、図１０
（ｂ）のプロセスにおいて、ｐ層３２が表面に露出する
まで膜３４、３６をプラズマエッチングする必要があ
る。しかしながら、これによりｐ層３２の表面にプラズ
マエッチングによるダメージが残り、特性が大きく劣化
するという問題点がある。また、図９に示す従来技術と
同様に接触抵抗を低減できないという問題点がある。
（ｂ）のプロセスにおいて、ｐ層３２が表面に露出する
まで膜３４、３６をプラズマエッチングする必要があ
る。しかしながら、これによりｐ層３２の表面にプラズ
マエッチングによるダメージが残り、特性が大きく劣化
するという問題点がある。また、図９に示す従来技術と
同様に接触抵抗を低減できないという問題点がある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、電極とソースドレイン領域との間の接触抵
抗が小さく、特性が優れたダイヤモンド薄膜電界効果ト
ランジスタ及びその製造方法を提供することを目的とす
る。
のであって、電極とソースドレイン領域との間の接触抵
抗が小さく、特性が優れたダイヤモンド薄膜電界効果ト
ランジスタ及びその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明に係るダイヤモン
ド薄膜電界効果トランジスタは、半導体ダイヤモンドか
らなるチャネル層と、このチャネル層上に形成され高抵
抗ダイヤモンドからなるゲート絶縁層と、このゲート絶
縁層上に形成されたゲート電極と、このゲート電極をマ
スクとしてイオン注入により前記ダイヤモンド表面に自
己整合的に形成されたソース及びドレイン領域とを有す
ることを特徴とする。
ド薄膜電界効果トランジスタは、半導体ダイヤモンドか
らなるチャネル層と、このチャネル層上に形成され高抵
抗ダイヤモンドからなるゲート絶縁層と、このゲート絶
縁層上に形成されたゲート電極と、このゲート電極をマ
スクとしてイオン注入により前記ダイヤモンド表面に自
己整合的に形成されたソース及びドレイン領域とを有す
ることを特徴とする。
【００１２】本発明に係るダイヤモンド薄膜電界効果ト
ランジスタの製造方法は、基板上に半導体ダイヤモンド
膜を形成する工程と、この半導体ダイヤモンド膜上に高
抵抗ダイヤモンド層又は非ダイヤモンド絶縁層をゲート
絶縁層として積層する工程と、このゲート絶縁層上にゲ
ート電極材料膜を蒸着する工程と、前記ゲート電極材料
膜にゲート電極パターンをプラズマエッチング、イオン
ミリング、反応性イオンエッチング、又はウエットエッ
チングにより形成する工程と、必要に応じて前記ゲート
電極の側面にサイドウオールを形成する工程と、前記ゲ
ート電極材料膜及びサイドウオール（形成した場合は）
をマスクとして高抵抗ダイヤモンド層又は非ダイヤモン
ド絶縁層からなるゲート絶縁層をエッチングし、これを
除去し又は厚さを減少させる工程と、表面にイオン注入
した後、熱処理する工程と、前記イオン注入の領域の全
部又は少なくとも一部に接触するソース及びドレイン電
極を形成する工程とを有することを特徴とする。また、
必要に応じて、更に全面にパッシベーション膜を形成
し、このパッシベーション膜に引き出し電極用のコンタ
クトホールを形成する工程と、前記コンタクトホールに
引き出し電極を形成し、外部配線する工程とを有しても
よい。
ランジスタの製造方法は、基板上に半導体ダイヤモンド
膜を形成する工程と、この半導体ダイヤモンド膜上に高
抵抗ダイヤモンド層又は非ダイヤモンド絶縁層をゲート
絶縁層として積層する工程と、このゲート絶縁層上にゲ
ート電極材料膜を蒸着する工程と、前記ゲート電極材料
膜にゲート電極パターンをプラズマエッチング、イオン
ミリング、反応性イオンエッチング、又はウエットエッ
チングにより形成する工程と、必要に応じて前記ゲート
電極の側面にサイドウオールを形成する工程と、前記ゲ
ート電極材料膜及びサイドウオール（形成した場合は）
をマスクとして高抵抗ダイヤモンド層又は非ダイヤモン
ド絶縁層からなるゲート絶縁層をエッチングし、これを
除去し又は厚さを減少させる工程と、表面にイオン注入
した後、熱処理する工程と、前記イオン注入の領域の全
部又は少なくとも一部に接触するソース及びドレイン電
極を形成する工程とを有することを特徴とする。また、
必要に応じて、更に全面にパッシベーション膜を形成
し、このパッシベーション膜に引き出し電極用のコンタ
クトホールを形成する工程と、前記コンタクトホールに
引き出し電極を形成し、外部配線する工程とを有しても
よい。
【００１３】
【実施例】以下、本発明の実施例について添付の図面を
参照して具体的に説明する。図１は本発明の第１の実施
例に係るダイヤモンド薄膜電界効果トランジスタを示す
断面図、図５（ａ）乃至（ｄ）及び図６（ａ）乃至
（ｄ）はその製造方法を工程順に示す断面図である。本
実施例のダイヤモンド薄膜電界効果トランジスタの製造
方法について説明し、併せてその構造について説明す
る。
参照して具体的に説明する。図１は本発明の第１の実施
例に係るダイヤモンド薄膜電界効果トランジスタを示す
断面図、図５（ａ）乃至（ｄ）及び図６（ａ）乃至
（ｄ）はその製造方法を工程順に示す断面図である。本
実施例のダイヤモンド薄膜電界効果トランジスタの製造
方法について説明し、併せてその構造について説明す
る。
【００１４】（１）ダイヤモンド層及び電極材料層の形
成 図５（ａ）において、符号５１は基板であり、この基板
５１はＳｉ、酸化硅素、窒化硅素及び窒化硼素等のセラ
ミックス、Ｗ、Ｍｏ、Ｔａ、Ｎｉ及びＣｕ等の金属、人
工若しくは天然の単結晶ダイヤモンド、又はこれらの材
料上にダイヤモンドを気相合成した材料を用いることが
できる。
成 図５（ａ）において、符号５１は基板であり、この基板
５１はＳｉ、酸化硅素、窒化硅素及び窒化硼素等のセラ
ミックス、Ｗ、Ｍｏ、Ｔａ、Ｎｉ及びＣｕ等の金属、人
工若しくは天然の単結晶ダイヤモンド、又はこれらの材
料上にダイヤモンドを気相合成した材料を用いることが
できる。
【００１５】図５（ｂ）に示すように、この基板５１上
にアンドープ又は高抵抗のダイヤモンドからなるｉ層５
２を成長させ、次にボロンドープしたｐ型半導体ダイヤ
モンド層であるｐ層５３を積層する。一般に非ダイヤモ
ンド基板直近の気相合成ダイヤモンド膜は欠陥等が多く
結晶性が悪い。このため、非ダイヤモンド基板上に直接
ｐ層を形成すると、電気的特性が悪いｐ層しか形成でき
ない。これに対し、図５（ｂ）に示すように、基板５１
上に先ずｉ層５２を形成し、しかる後にｐ層５３を積層
することにより、結晶性が良く、電気的特性が優れたｐ
層５３が得られる。次いで、ゲート絶縁層であるｉ層５
４を積層する。このときのｉ層５４の膜厚は０．００１
乃至１μｍとすることが好ましい。なお、ｉ層５４の代
わりに、非ダイヤモンドの酸化硅素等の高抵抗層をゲー
ト絶縁層として形成してもよい。
にアンドープ又は高抵抗のダイヤモンドからなるｉ層５
２を成長させ、次にボロンドープしたｐ型半導体ダイヤ
モンド層であるｐ層５３を積層する。一般に非ダイヤモ
ンド基板直近の気相合成ダイヤモンド膜は欠陥等が多く
結晶性が悪い。このため、非ダイヤモンド基板上に直接
ｐ層を形成すると、電気的特性が悪いｐ層しか形成でき
ない。これに対し、図５（ｂ）に示すように、基板５１
上に先ずｉ層５２を形成し、しかる後にｐ層５３を積層
することにより、結晶性が良く、電気的特性が優れたｐ
層５３が得られる。次いで、ゲート絶縁層であるｉ層５
４を積層する。このときのｉ層５４の膜厚は０．００１
乃至１μｍとすることが好ましい。なお、ｉ層５４の代
わりに、非ダイヤモンドの酸化硅素等の高抵抗層をゲー
ト絶縁層として形成してもよい。
【００１６】次いで、ｉ層５４の上にゲート電極材料の
薄膜５８を積層する。後述するように、イオン注入後に
試料の熱処理が必要になるので、ゲート電極材料として
は、導電性があると共に、８００℃程度の高温でも融解
及び劣化を起こすことがなく耐熱性が優れており、更
に、ダイヤモンドと反応することがない材料を選ぶ必要
がある。種々の材料の中で、ゲート電極材料としては、
Ａｕ、Ｐｔ、Ｗ、Ｍｏ、Ｔａ及びＨｆ等の高融点金属
と、Ｃと、高濃度にドープされた低抵抗Ｓｉ、ＢＮ及び
ダイヤモンドと、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｔｉ、Ｖ、Ｎ
ｂ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂ及びＳｉ等の炭化物
と、Ｔｉ、Ｎｂ等の窒化物とが好ましい。
薄膜５８を積層する。後述するように、イオン注入後に
試料の熱処理が必要になるので、ゲート電極材料として
は、導電性があると共に、８００℃程度の高温でも融解
及び劣化を起こすことがなく耐熱性が優れており、更
に、ダイヤモンドと反応することがない材料を選ぶ必要
がある。種々の材料の中で、ゲート電極材料としては、
Ａｕ、Ｐｔ、Ｗ、Ｍｏ、Ｔａ及びＨｆ等の高融点金属
と、Ｃと、高濃度にドープされた低抵抗Ｓｉ、ＢＮ及び
ダイヤモンドと、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｔｉ、Ｖ、Ｎ
ｂ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂ及びＳｉ等の炭化物
と、Ｔｉ、Ｎｂ等の窒化物とが好ましい。
【００１７】特にＴｉＣのような遷移金属の炭化物がゲ
ート電極材料として最も優れている。炭化物にはすでに
炭素が含まれているために、イオン注入後に試料を熱処
理してもダイヤモンド中の炭素が電極材料中に拡散しに
くいからである。ＴｉＣの他にも前述の如くＷ、Ｍｏ、
Ｔａ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎ
ｉ、Ｂ及びＳｉ等の炭化物が使用可能である。Ｂの炭化
物については、Ｂ6.5Ｃxが導電性であり、これをゲート
電極材料として使用することができる。
ート電極材料として最も優れている。炭化物にはすでに
炭素が含まれているために、イオン注入後に試料を熱処
理してもダイヤモンド中の炭素が電極材料中に拡散しに
くいからである。ＴｉＣの他にも前述の如くＷ、Ｍｏ、
Ｔａ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎ
ｉ、Ｂ及びＳｉ等の炭化物が使用可能である。Ｂの炭化
物については、Ｂ6.5Ｃxが導電性であり、これをゲート
電極材料として使用することができる。
【００１８】Ａｕ及びＰｔ等の貴金属は炭化物を形成し
ないため、ゲート電極薄膜５８の劣化が起こりにくく、
ゲート電極材料として使用可能である。また、Ｔｉ及び
Ｎｂの窒化物は炭素の拡散係数が小さいために、ゲート
電極材料として使用可能である。
ないため、ゲート電極薄膜５８の劣化が起こりにくく、
ゲート電極材料として使用可能である。また、Ｔｉ及び
Ｎｂの窒化物は炭素の拡散係数が小さいために、ゲート
電極材料として使用可能である。
【００１９】実際、前述の炭化物、貴金属及び窒化物は
真空中（２×１０-6Torr以下）で８００℃に１時間加熱
する熱処理によっても電気的特性の劣化は認められな
い。また、熱処理の雰囲気をＡｒ等の不活性ガス又は水
素ガスにしても変化は見られない。
真空中（２×１０-6Torr以下）で８００℃に１時間加熱
する熱処理によっても電気的特性の劣化は認められな
い。また、熱処理の雰囲気をＡｒ等の不活性ガス又は水
素ガスにしても変化は見られない。
【００２０】ゲート電極としては、前述の各材料の中か
ら選ばれた１つの単層膜、又はこれらの複数の材料の多
層膜、又はこれらの材料の混合物質からなる膜でも良
い。電極薄膜はスパッタ、電子ビーム蒸着、真空蒸着又
は化学気相蒸着（ＣＶＤ）等の方法を用いて形成するこ
とができる。
ら選ばれた１つの単層膜、又はこれらの複数の材料の多
層膜、又はこれらの材料の混合物質からなる膜でも良
い。電極薄膜はスパッタ、電子ビーム蒸着、真空蒸着又
は化学気相蒸着（ＣＶＤ）等の方法を用いて形成するこ
とができる。
【００２１】ゲート電極薄膜５８自体が後工程でイオン
注入されるのを避けるために、前記のゲート電極材料の
薄膜５８の上に、更にイオン注入障壁用の保護膜５８１
を積層する。保護膜５８１の材料はＡｕ等の金属又はセ
ラミックス系の材料を用いることができる。
注入されるのを避けるために、前記のゲート電極材料の
薄膜５８の上に、更にイオン注入障壁用の保護膜５８１
を積層する。保護膜５８１の材料はＡｕ等の金属又はセ
ラミックス系の材料を用いることができる。
【００２２】後にイオン注入を行うが、ゲート電極薄膜
５８及び保護膜５８１は、イオンがｉ層５４に注入され
るのを防ぐためのマスクとして作用するため、イオン注
入のエネルギーに応じてその膜厚を決める必要がある。
保護膜５８１の膜厚は０．０１μｍ以上とすることが望
ましい。
５８及び保護膜５８１は、イオンがｉ層５４に注入され
るのを防ぐためのマスクとして作用するため、イオン注
入のエネルギーに応じてその膜厚を決める必要がある。
保護膜５８１の膜厚は０．０１μｍ以上とすることが望
ましい。
【００２３】（２）電極パターンの形成 次いで、図５（ｃ）に示すように、ゲート電極薄膜５８
及び保護膜５８１をゲート電極の形状にパターニングす
る。ゲート電極及び保護膜のパターニングには通常のフ
ォトリソグラフィー技術（リフトオフ法又はプラズマエ
ッチング法）を用いることができる。また電子ビームリ
ソグラフィー又はＸ線リソグラフィーを用いたリソグラ
フィーも可能である。
及び保護膜５８１をゲート電極の形状にパターニングす
る。ゲート電極及び保護膜のパターニングには通常のフ
ォトリソグラフィー技術（リフトオフ法又はプラズマエ
ッチング法）を用いることができる。また電子ビームリ
ソグラフィー又はＸ線リソグラフィーを用いたリソグラ
フィーも可能である。
【００２４】例えば、ＴｉＣのプラズマエッチングに
は、ＣＦ4ガス、ＣＦ4とＯ2の混合ガス、又はこれらを
Ａｒ等の不活性ガスで希釈したガスを用いることができ
る。このようにして、図５（ｃ）に示すように、ゲート
電極パターンを形成する。
は、ＣＦ4ガス、ＣＦ4とＯ2の混合ガス、又はこれらを
Ａｒ等の不活性ガスで希釈したガスを用いることができ
る。このようにして、図５（ｃ）に示すように、ゲート
電極パターンを形成する。
【００２５】（３）サイドウオールの形成 次いで、図５（ｄ）に示すように、ゲート電極薄膜５８
及び保護膜５８１の側壁にサイドウオール５８２を形成
する。
及び保護膜５８１の側壁にサイドウオール５８２を形成
する。
【００２６】サイドウオール５８２は、後述する図６
（ｂ）の工程で、イオン注入により形成されるｐ+領域
５４２がゲート電極薄膜５８と短絡したり、又は近接し
すぎてこの間に高電界がかかることを防止するために、
ｐ+領域をゲート電極薄膜５８から離隔した位置に設け
るための役目をする。このためには、サイドウオール５
８２の厚さは０．０１μｍ以上であることが望ましい。
サイドウオール５８２の形成には、サイドウオール用薄
膜をプラズマＣＶＤ又はスパッタリング等の方法で蒸着
した後、プラズマエッチングすることにより行う。サイ
ドウオール用の材料は絶縁物である必要があり、酸化珪
素、窒化珪素、窒化硼素又は、ダイヤモンド等が好まし
い。特に窒化珪素は熱膨張係数がダイヤモンドに近いた
めに、イオン注入後の熱処理においてもストレスが入り
にくいという特徴があり好ましい。ダイヤモンドをサイ
ドウオールとして形成すれば、この熱膨張の差は更に小
さくなる。
（ｂ）の工程で、イオン注入により形成されるｐ+領域
５４２がゲート電極薄膜５８と短絡したり、又は近接し
すぎてこの間に高電界がかかることを防止するために、
ｐ+領域をゲート電極薄膜５８から離隔した位置に設け
るための役目をする。このためには、サイドウオール５
８２の厚さは０．０１μｍ以上であることが望ましい。
サイドウオール５８２の形成には、サイドウオール用薄
膜をプラズマＣＶＤ又はスパッタリング等の方法で蒸着
した後、プラズマエッチングすることにより行う。サイ
ドウオール用の材料は絶縁物である必要があり、酸化珪
素、窒化珪素、窒化硼素又は、ダイヤモンド等が好まし
い。特に窒化珪素は熱膨張係数がダイヤモンドに近いた
めに、イオン注入後の熱処理においてもストレスが入り
にくいという特徴があり好ましい。ダイヤモンドをサイ
ドウオールとして形成すれば、この熱膨張の差は更に小
さくなる。
【００２７】サイドウオール５８２は後工程のイオン注
入の後、適当な段階で除去することもできる。また、場
合によってはサイドウオール５８２を除去しなくても良
い。
入の後、適当な段階で除去することもできる。また、場
合によってはサイドウオール５８２を除去しなくても良
い。
【００２８】（４）エッチング 次に、図６（ａ）に示すように、ｉ層５４の膜厚を減少
させるために、ゲート電極薄膜５８、保護膜５８１及び
サイドウオール５８２をマスクとして、プラズマエッチ
ングを行う。ｉ層５４の膜厚が１．０μｍ以上である
と、ｐ層５３に到達するようにＢをイオン注入するため
には、高いイオンエネルギー（〜８００ＫｅＶ）が必要
となる。このようなエネルギーでＢを注入することは不
可能ではないが、高エネルギーでイオン注入するために
はゲート電極薄膜５８、保護膜５８１及びサイドウオー
ル５８２の膜厚を厚くする必要があり、微細加工が困難
になる。また、イオン注入エネルギーが高すぎると、ｐ
層５３の中に格子欠陥が多く発生し、デバイス特性に悪
影響を及ぼす。
させるために、ゲート電極薄膜５８、保護膜５８１及び
サイドウオール５８２をマスクとして、プラズマエッチ
ングを行う。ｉ層５４の膜厚が１．０μｍ以上である
と、ｐ層５３に到達するようにＢをイオン注入するため
には、高いイオンエネルギー（〜８００ＫｅＶ）が必要
となる。このようなエネルギーでＢを注入することは不
可能ではないが、高エネルギーでイオン注入するために
はゲート電極薄膜５８、保護膜５８１及びサイドウオー
ル５８２の膜厚を厚くする必要があり、微細加工が困難
になる。また、イオン注入エネルギーが高すぎると、ｐ
層５３の中に格子欠陥が多く発生し、デバイス特性に悪
影響を及ぼす。
【００２９】そこで、イオン注入に先立って、ｉ層５４
の膜厚をできるだけ薄くしておくことが望ましい。ｉ層
５４の膜厚が０．４μｍ以下であれば、イオン注入には
３００ＫｅＶ程度のエネルギーしか必要とせず、またｐ
層５３に発生する欠陥も低減することができる。
の膜厚をできるだけ薄くしておくことが望ましい。ｉ層
５４の膜厚が０．４μｍ以下であれば、イオン注入には
３００ＫｅＶ程度のエネルギーしか必要とせず、またｐ
層５３に発生する欠陥も低減することができる。
【００３０】ｉ層５４をプラズマエッチングするための
エッチングガスとしては、Ｏ2ガス、Ｏ2とＨ2との混合
ガス、又はこれらとＡｒ等の不活性ガスとの混合ガスを
用いる。ダイヤモンド薄膜のエッチング速度はエッチン
グ時間に対してはほぼ一定であるため、±０．１μｍ以
上の精度で膜厚を制御することが可能である。更に一層
膜厚を正確に制御するためには、レーザ干渉法でインシ
チューで膜厚測定を行えばよい。プラズマとしては直流
プラズマ、高周波プラズマ、マイクロ波プラズマ又はＥ
ＣＲプラズマ等を使用できる。また、プラズマエッチン
グの替りに、イオンミリング及びウエットエッチング等
によりｉ層５４の膜厚を低減してもよい。
エッチングガスとしては、Ｏ2ガス、Ｏ2とＨ2との混合
ガス、又はこれらとＡｒ等の不活性ガスとの混合ガスを
用いる。ダイヤモンド薄膜のエッチング速度はエッチン
グ時間に対してはほぼ一定であるため、±０．１μｍ以
上の精度で膜厚を制御することが可能である。更に一層
膜厚を正確に制御するためには、レーザ干渉法でインシ
チューで膜厚測定を行えばよい。プラズマとしては直流
プラズマ、高周波プラズマ、マイクロ波プラズマ又はＥ
ＣＲプラズマ等を使用できる。また、プラズマエッチン
グの替りに、イオンミリング及びウエットエッチング等
によりｉ層５４の膜厚を低減してもよい。
【００３１】（５）イオン注入 次に、図６（ｂ）に示すように、保護膜５８１及びサイ
ドウオール５８２を設けたゲート電極薄膜５８をマスク
にして、膜厚低減後のｉ層５４１にイオン注入を行う。
この際、ゲート電極領域は保護膜５８１、ゲート電極薄
膜５８及びサイドウオール５８２にさえぎられて、イオ
ンはダイヤモンドｐ層５３に到達しない。これに対し、
これ以外の領域ではダイヤモンド表面がイオン注入され
て低抵抗化する。後述するように、この低抵抗化した領
域５４２が実効的なソース及びドレイン電極となる。こ
のように半導体装置全面にイオン注入するだけで、自己
整合プロセス（セルフアラインメントプロセス）により
ソース及びドレイン電極とゲート電極との間隔が自動的
に整合される。この保護膜の膜厚は、イオン注入のエネ
ルギー、ゲート電極材料、膜厚を考慮して決める必要が
あるが、概ね０．０１μｍ以上あればよい。
ドウオール５８２を設けたゲート電極薄膜５８をマスク
にして、膜厚低減後のｉ層５４１にイオン注入を行う。
この際、ゲート電極領域は保護膜５８１、ゲート電極薄
膜５８及びサイドウオール５８２にさえぎられて、イオ
ンはダイヤモンドｐ層５３に到達しない。これに対し、
これ以外の領域ではダイヤモンド表面がイオン注入され
て低抵抗化する。後述するように、この低抵抗化した領
域５４２が実効的なソース及びドレイン電極となる。こ
のように半導体装置全面にイオン注入するだけで、自己
整合プロセス（セルフアラインメントプロセス）により
ソース及びドレイン電極とゲート電極との間隔が自動的
に整合される。この保護膜の膜厚は、イオン注入のエネ
ルギー、ゲート電極材料、膜厚を考慮して決める必要が
あるが、概ね０．０１μｍ以上あればよい。
【００３２】注入するイオン種としては、ダイヤモンド
表面に注入された領域５４２が低抵抗のｐ型半導体（即
ち、ｐ+層）となるものであれば良い。最も適当なイオ
ン種はボロン（Ｂ）である。イオン注入された領域５４
２には、図６（ｃ）に示す後工程でソース電極５６及び
ドレイン電極５７が形成されるが、イオン注入により低
抵抗領域５４２を形成することにより電極との接触抵抗
を低減できる。
表面に注入された領域５４２が低抵抗のｐ型半導体（即
ち、ｐ+層）となるものであれば良い。最も適当なイオ
ン種はボロン（Ｂ）である。イオン注入された領域５４
２には、図６（ｃ）に示す後工程でソース電極５６及び
ドレイン電極５７が形成されるが、イオン注入により低
抵抗領域５４２を形成することにより電極との接触抵抗
を低減できる。
【００３３】イオン注入後、注入されたイオンを電気的
に活性化するために、通常１０００℃以上の温度で熱処
理することが必要である。このためには、すでに形成さ
れているゲート電極薄膜５８がこのような高温に耐えら
れるものであることが必要である。前述のゲート電極材
料であれば、耐熱性は問題がない。
に活性化するために、通常１０００℃以上の温度で熱処
理することが必要である。このためには、すでに形成さ
れているゲート電極薄膜５８がこのような高温に耐えら
れるものであることが必要である。前述のゲート電極材
料であれば、耐熱性は問題がない。
【００３４】しかし、本願発明者等の実験により、Ｂを
加速電圧６０〜３００ｋｅＶ、注入イオン量１０14〜３
×１０16／ｃｍ2で注入すれば、６００℃という比較的
低温で、６０分以上の熱処理によりＢを活性化できるこ
とが判明した。また、このようにして形成したｐ+層に
Ｔｉ電極を形成した場合、その接触抵抗率は１０-5Ωｃ
ｍ2以下と十分小さくなる。
加速電圧６０〜３００ｋｅＶ、注入イオン量１０14〜３
×１０16／ｃｍ2で注入すれば、６００℃という比較的
低温で、６０分以上の熱処理によりＢを活性化できるこ
とが判明した。また、このようにして形成したｐ+層に
Ｔｉ電極を形成した場合、その接触抵抗率は１０-5Ωｃ
ｍ2以下と十分小さくなる。
【００３５】（６）ソース及びドレイン電極の形成 次に、図６（ｃ）に示すように、サイドウオール５８２
及び保護膜５８１を除去した後、通常のフォトリソグラ
フィー技術を用いて、その全部又は少なくとも一部が、
イオン注入したダイヤモンド表面領域５４２を覆うよう
にソース電極５６及びドレイン電極５７を形成する。こ
のソース電極５６及びドレイン電極５７の電極材料はゲ
ート電極薄膜５８と同じ材料を用いることができる。
及び保護膜５８１を除去した後、通常のフォトリソグラ
フィー技術を用いて、その全部又は少なくとも一部が、
イオン注入したダイヤモンド表面領域５４２を覆うよう
にソース電極５６及びドレイン電極５７を形成する。こ
のソース電極５６及びドレイン電極５７の電極材料はゲ
ート電極薄膜５８と同じ材料を用いることができる。
【００３６】また、選択成長技術を用いて先ずｐ+層を
気相合成した後、このｐ+層上に電極５６、５７を形成
してもよい。この場合にはソース電極５６及びドレイン
電極５７とｐ+層の接触抵抗を１０-4Ωｃｍ2以下に低減
できる。また、ｐ層５３もｐ+層もダイヤモンドである
ので、高温においても界面に熱膨張差に伴うストレスが
印加されることはなく、特性が劣化しにくいという特長
がある。このようにして、図１に示すダイヤモンド電界
効果トランジスタが完成する。
気相合成した後、このｐ+層上に電極５６、５７を形成
してもよい。この場合にはソース電極５６及びドレイン
電極５７とｐ+層の接触抵抗を１０-4Ωｃｍ2以下に低減
できる。また、ｐ層５３もｐ+層もダイヤモンドである
ので、高温においても界面に熱膨張差に伴うストレスが
印加されることはなく、特性が劣化しにくいという特長
がある。このようにして、図１に示すダイヤモンド電界
効果トランジスタが完成する。
【００３７】（７）保護膜及びコンタクトホールの形成 図６（ｄ）には、サイドウオール５８２をエッチング除
去した後に、パッシベーション膜５９１を蒸着した電界
効果トランジスタの構造を示す。このパッシベーション
膜５９１にプラズマエッチングによりコンタクトホール
５９２を開口し、ゲート、ソース及びドレイン電極用の
引き出し電極５９３を形成する。パッシベーション膜５
９１がダイヤモンド薄膜である場合には、高温（≧４０
０℃）でもパッシベーション膜５９１との界面でストレ
スが入らず、劣化しにくい電界効果トランジスタを製作
できる。
去した後に、パッシベーション膜５９１を蒸着した電界
効果トランジスタの構造を示す。このパッシベーション
膜５９１にプラズマエッチングによりコンタクトホール
５９２を開口し、ゲート、ソース及びドレイン電極用の
引き出し電極５９３を形成する。パッシベーション膜５
９１がダイヤモンド薄膜である場合には、高温（≧４０
０℃）でもパッシベーション膜５９１との界面でストレ
スが入らず、劣化しにくい電界効果トランジスタを製作
できる。
【００３８】パッシベーション膜５９１は、ダイヤモン
ド以外でもよく、酸化硅素及び窒化硅素等の絶縁性材料
からなる単層膜若しくはその積層膜、又はこれらの材料
の混合膜でもよい。窒化硅素は熱膨張係数がダイヤモン
ドに近いので熱ストレスが少ない。酸化硅素は大気中高
温でも安定である。パッシベーション膜の一部をダイヤ
モンド、他部を非ダイヤモンド材料とすることも可能で
ある。このようにして、図２に示すダイヤモンド電界効
果トランジスタが完成する。
ド以外でもよく、酸化硅素及び窒化硅素等の絶縁性材料
からなる単層膜若しくはその積層膜、又はこれらの材料
の混合膜でもよい。窒化硅素は熱膨張係数がダイヤモン
ドに近いので熱ストレスが少ない。酸化硅素は大気中高
温でも安定である。パッシベーション膜の一部をダイヤ
モンド、他部を非ダイヤモンド材料とすることも可能で
ある。このようにして、図２に示すダイヤモンド電界効
果トランジスタが完成する。
【００３９】上記実施例では、ゲート絶縁層としてアン
ドープ又は高抵抗のダイヤモンドからなるｉ層５４を使
用しているが、このｉ層の替りに、ＳｉＯ2等の非ダイ
ヤモンド材料を用いることもできる。この膜厚は０．０
０１μｍ〜１μｍであることが望ましい。ゲート絶縁層
がＳｉＯ2等の場合にはサイドウオール５８２は特に必
要としない。また、厚みによっては必ずしもエッチング
を行なう必要がない。これは、Ｂをイオン注入してもＳ
ｉＯ2の絶縁性が失われないからである。但し、ソース
・ドレイン間距離がゲート長とほぼ同程度になるような
電界効果トランジスタの場合にはゲート電極薄膜５８と
の間に高電界がかかるため、サイドウオール５８２が必
要になる場合がある。本実施例のトランジスタも図５，
６と同様の方法で製造することができる。
ドープ又は高抵抗のダイヤモンドからなるｉ層５４を使
用しているが、このｉ層の替りに、ＳｉＯ2等の非ダイ
ヤモンド材料を用いることもできる。この膜厚は０．０
０１μｍ〜１μｍであることが望ましい。ゲート絶縁層
がＳｉＯ2等の場合にはサイドウオール５８２は特に必
要としない。また、厚みによっては必ずしもエッチング
を行なう必要がない。これは、Ｂをイオン注入してもＳ
ｉＯ2の絶縁性が失われないからである。但し、ソース
・ドレイン間距離がゲート長とほぼ同程度になるような
電界効果トランジスタの場合にはゲート電極薄膜５８と
の間に高電界がかかるため、サイドウオール５８２が必
要になる場合がある。本実施例のトランジスタも図５，
６と同様の方法で製造することができる。
【００４０】また、ゲート絶縁層５４自体を設けなくて
もよい。この場合は、ゲート電極薄膜５８とｐ層５３の
絶縁のためにサイドウオール５８２が必要である。本実
施例のトランジスタも図５，６と同様の方法で製造する
ことができる。
もよい。この場合は、ゲート電極薄膜５８とｐ層５３の
絶縁のためにサイドウオール５８２が必要である。本実
施例のトランジスタも図５，６と同様の方法で製造する
ことができる。
【００４１】シリコン等の非ダイヤモンド基板上にダイ
ヤモンド薄膜を合成すると、通常は多結晶のダイヤモン
ド薄膜が成長する。しかし、多結晶ダイヤモンドは移動
度が小さい等、電気的特性に問題があるので、ダイヤモ
ンド薄膜を電子デバイスに応用するには、単結晶ダイヤ
モンド薄膜又はこれに匹敵する電気的特性を有するダイ
ヤモンド薄膜を用いることが望ましい。
ヤモンド薄膜を合成すると、通常は多結晶のダイヤモン
ド薄膜が成長する。しかし、多結晶ダイヤモンドは移動
度が小さい等、電気的特性に問題があるので、ダイヤモ
ンド薄膜を電子デバイスに応用するには、単結晶ダイヤ
モンド薄膜又はこれに匹敵する電気的特性を有するダイ
ヤモンド薄膜を用いることが望ましい。
【００４２】なお、上述の半導体装置を構成するダイヤ
モンド薄膜として、ダイヤモンド膜表面がダイヤモンド
の（１００）結晶面で覆われ、しかも各ダイヤモンド粒
子が互いに配向した高配向性ダイヤモンド膜を使用する
こともできる。この高配向性ダイヤモンド薄膜において
は、ダイヤモンドの（１００）結晶面が基板に平行であ
り、基板の結晶方向に対してダイヤモンドの結晶方位が
配向したエピタキシャル関係にある。
モンド薄膜として、ダイヤモンド膜表面がダイヤモンド
の（１００）結晶面で覆われ、しかも各ダイヤモンド粒
子が互いに配向した高配向性ダイヤモンド膜を使用する
こともできる。この高配向性ダイヤモンド薄膜において
は、ダイヤモンドの（１００）結晶面が基板に平行であ
り、基板の結晶方向に対してダイヤモンドの結晶方位が
配向したエピタキシャル関係にある。
【００４３】多結晶膜と比べて高配向性膜は粒界及び結
晶欠陥が少なく、電気的特性が優れている。特に、電子
及びホールの移動度が大きい。そこで、高配向性膜を電
界効果トランジスタに用いると、ドレイン電流量、トラ
ンスコンダクタンス及び高周波特性等のトランジスタ特
性が飛躍的に向上する。
晶欠陥が少なく、電気的特性が優れている。特に、電子
及びホールの移動度が大きい。そこで、高配向性膜を電
界効果トランジスタに用いると、ドレイン電流量、トラ
ンスコンダクタンス及び高周波特性等のトランジスタ特
性が飛躍的に向上する。
【００４４】人工又は天然の単結晶ダイヤモンドは数ミ
リ角の面積のものしか得られないのに対し、高配向膜は
その面積の増大に大きな障害がない。そこで、高配向性
膜は電子デバイスの量産及び低コスト化に適している。
リ角の面積のものしか得られないのに対し、高配向膜は
その面積の増大に大きな障害がない。そこで、高配向性
膜は電子デバイスの量産及び低コスト化に適している。
【００４５】電界効果トランジスタのゲート長が短くな
ると、トランジスタ特性が向上することはよく知られて
いる。ダイヤモンド電界効果トランジスタの場合には、
ダイヤモンドが高抵抗であるので、特にゲート長１μｍ
以下でトランジスタ特性が大きく向上する。
ると、トランジスタ特性が向上することはよく知られて
いる。ダイヤモンド電界効果トランジスタの場合には、
ダイヤモンドが高抵抗であるので、特にゲート長１μｍ
以下でトランジスタ特性が大きく向上する。
【００４６】図３及び図４には、特許請求項３あるい
は、実施例３，４に対応した電界効果トランジスタの構
造図を示した。５１は基板、６２はｉ層、６３はｐ層で
あり、その上に直接ゲート電極が形成される。製造方法
は図５、図６の場合とほぼ同様であり、ゲート電極下の
ｉ層５４の形成及びそのエッチングの工程（図６
（ａ））がないだけである。それ以外の工程については
図５，６に記載の工程と同様である。図４は図３記載の
トランジスタにパッシベーション膜を形成、コンタクト
ホールを形成、外部配線を形成した後のトランジスタの
構造図を示した。このパッシベーション膜の形成、コン
タクトホールの形成についても図６（ｄ）の工程をその
まま用いることができる。
は、実施例３，４に対応した電界効果トランジスタの構
造図を示した。５１は基板、６２はｉ層、６３はｐ層で
あり、その上に直接ゲート電極が形成される。製造方法
は図５、図６の場合とほぼ同様であり、ゲート電極下の
ｉ層５４の形成及びそのエッチングの工程（図６
（ａ））がないだけである。それ以外の工程については
図５，６に記載の工程と同様である。図４は図３記載の
トランジスタにパッシベーション膜を形成、コンタクト
ホールを形成、外部配線を形成した後のトランジスタの
構造図を示した。このパッシベーション膜の形成、コン
タクトホールの形成についても図６（ｄ）の工程をその
まま用いることができる。
【００４７】次に、本発明の実施例に係るダイヤモンド
電界効果トランジスタを製造し、その特性を評価した結
果について説明する。
電界効果トランジスタを製造し、その特性を評価した結
果について説明する。
【００４８】実施例１ マイクロ波プラズマＣＶＤ法によりＳｉ（１００）基板
上ダイヤモンド高配向膜を合成した。ｉ層５２の膜厚は
２０μｍ、ｐ層５３の膜厚は０．１μｍ、そのＢドーピ
ング濃度は１０17／ｃｍ3、ｉ層５４の膜厚は０．４μ
ｍであった。次いで、マグネトロンスパッタリングによ
りＴｉＣ層５８を蒸着し、更に保護膜５８１としてＡｕ
を積層し、プラズマエッチングによりゲートパターンを
形成した。ＴｉＣ、Ａｕの膜厚は夫々０．２μｍ、０．
４μｍであった。
上ダイヤモンド高配向膜を合成した。ｉ層５２の膜厚は
２０μｍ、ｐ層５３の膜厚は０．１μｍ、そのＢドーピ
ング濃度は１０17／ｃｍ3、ｉ層５４の膜厚は０．４μ
ｍであった。次いで、マグネトロンスパッタリングによ
りＴｉＣ層５８を蒸着し、更に保護膜５８１としてＡｕ
を積層し、プラズマエッチングによりゲートパターンを
形成した。ＴｉＣ、Ａｕの膜厚は夫々０．２μｍ、０．
４μｍであった。
【００４９】サイドウオール５８２を形成するために、
高周波プラズマＣＶＤ法により膜厚が０．６μｍのＳｉ
Ｏ2膜を成膜した。次いで、高周波プラズマエッチング
法により、ＣＦ4ガスを用いてＳｉＯ2を約０．６μｍエ
ッチングし、厚さが０．２μｍのサイドウオール５８２
を電極側面に形成した。
高周波プラズマＣＶＤ法により膜厚が０．６μｍのＳｉ
Ｏ2膜を成膜した。次いで、高周波プラズマエッチング
法により、ＣＦ4ガスを用いてＳｉＯ2を約０．６μｍエ
ッチングし、厚さが０．２μｍのサイドウオール５８２
を電極側面に形成した。
【００５０】次に、Ｏ2ガスを用いたＥＣＲプラズマエ
ッチングにより、ｉ層５４を０．３μｍエッチングし
た。その後、Ｂを加速電圧１００ｋｅＶ、ドーズ量３×
１０16／ｃｍ2注入し、８００℃に６０分間、Ａｒ（ガ
ス圧０．１Torr）雰囲気中で熱処理した。最後にソース
・ドレイン電極５６、５７としてＴｉ／Ａｕ２重層を形
成した。
ッチングにより、ｉ層５４を０．３μｍエッチングし
た。その後、Ｂを加速電圧１００ｋｅＶ、ドーズ量３×
１０16／ｃｍ2注入し、８００℃に６０分間、Ａｒ（ガ
ス圧０．１Torr）雰囲気中で熱処理した。最後にソース
・ドレイン電極５６、５７としてＴｉ／Ａｕ２重層を形
成した。
【００５１】製作した電界効果トランジスタのゲート長
は２μｍ、ソース・ドレイン電極間距離は２．４μｍで
あった。これをデバイスＡという。
は２μｍ、ソース・ドレイン電極間距離は２．４μｍで
あった。これをデバイスＡという。
【００５２】比較のために、従来技術（図８）に従って
電界効果トランジスタを製作した。これをデバイスＢと
いう。このゲート長は２μｍ、ソース・ドレイン電極間
距離は１０μｍであった。
電界効果トランジスタを製作した。これをデバイスＢと
いう。このゲート長は２μｍ、ソース・ドレイン電極間
距離は１０μｍであった。
【００５３】図７にはデバイスＡの特性を、図１２には
デバイスＢの特性を示した。デバイスＡの場合、ドレイ
ン電圧−２０Ｖ、ゲート電圧０Ｖの時にドレイン電流は
０．４ｍＡ、トランスコンダクタンスは０．４ｍＳ／ｍ
ｍであった。デバイスＢの場合、ドレイン電流値は同じ
バイアス条件下で、０．１ｍＡ、トランスコンダクタン
スは０．１ｍＳ／ｍｍであった。デバイスＡの場合はソ
ース・ドレイン電極間距離が小さく、内部抵抗が低いた
めに特性が向上した。
デバイスＢの特性を示した。デバイスＡの場合、ドレイ
ン電圧−２０Ｖ、ゲート電圧０Ｖの時にドレイン電流は
０．４ｍＡ、トランスコンダクタンスは０．４ｍＳ／ｍ
ｍであった。デバイスＢの場合、ドレイン電流値は同じ
バイアス条件下で、０．１ｍＡ、トランスコンダクタン
スは０．１ｍＳ／ｍｍであった。デバイスＡの場合はソ
ース・ドレイン電極間距離が小さく、内部抵抗が低いた
めに特性が向上した。
【００５４】実施例２ 図５，６に示す製造方法により、ゲート絶縁層として非
ダイヤモンドを使用した電界効果トランジスタを製作し
た。ダイヤモンド薄膜の合成方法、合成条件は実施例１
と同じである。ｐ層５３上に低圧ＣＶＤ法によりＳｉＯ
2膜を０．２μｍ形成した。イオン注入の条件は実施例
１と同じである。電界効果トランジスタのゲート長は１
μｍ、ソース・ドレイン間距離は１．４μｍである。チ
ャネル長も同じである。得られた特性は同じバイアス条
件下で、ドレイン電流値が実施例１のデバイスＡの約２
倍、トランスコンダクタンスは約２倍になった。
ダイヤモンドを使用した電界効果トランジスタを製作し
た。ダイヤモンド薄膜の合成方法、合成条件は実施例１
と同じである。ｐ層５３上に低圧ＣＶＤ法によりＳｉＯ
2膜を０．２μｍ形成した。イオン注入の条件は実施例
１と同じである。電界効果トランジスタのゲート長は１
μｍ、ソース・ドレイン間距離は１．４μｍである。チ
ャネル長も同じである。得られた特性は同じバイアス条
件下で、ドレイン電流値が実施例１のデバイスＡの約２
倍、トランスコンダクタンスは約２倍になった。
【００５５】実施例３ ゲート絶縁層を有しない電界効果トランジスタを製作し
た。基板にはＳｉ（１００）を用い、実施例１と同じ条
件でｉ層５２を合成した。ｐ層５３は膜厚０．３μｍ、
ドーピング濃度１０18／ｃｍ3とした。次いで、実施例
１と同じ条件でＷＣゲート電極薄膜５８、ＳｉＯ2から
なるサイドウオール５８２を形成した。ＷＣ及びＳｉＯ
2の膜厚は０．６μｍであった。その他のプロセスパラ
メータは実施例１と同じである。製作した電界効果トラ
ンジスタはゲート長１μｍ、ソース・ドレイン電極間距
離が１．４μｍであった。このトランジスタは実施例２
とほぼ同じドレイン電流値を示したが、トランスコンダ
クタンスは２ｍＳ／ｍｍと大きくなった。
た。基板にはＳｉ（１００）を用い、実施例１と同じ条
件でｉ層５２を合成した。ｐ層５３は膜厚０．３μｍ、
ドーピング濃度１０18／ｃｍ3とした。次いで、実施例
１と同じ条件でＷＣゲート電極薄膜５８、ＳｉＯ2から
なるサイドウオール５８２を形成した。ＷＣ及びＳｉＯ
2の膜厚は０．６μｍであった。その他のプロセスパラ
メータは実施例１と同じである。製作した電界効果トラ
ンジスタはゲート長１μｍ、ソース・ドレイン電極間距
離が１．４μｍであった。このトランジスタは実施例２
とほぼ同じドレイン電流値を示したが、トランスコンダ
クタンスは２ｍＳ／ｍｍと大きくなった。
【００５６】実施例４ 実施例１と同じ工程により、図２に示した構造の電界効
果トランジスタを製作した。実施例１と同じ条件でイオ
ン注入、熱処理を行い、ＳｉＯ2からなるサイドウオー
ル５８２をＨＦ５％溶液を用いてエッチングした。その
後、パッシベーション膜５９１として、高抵抗ダイヤモ
ンド薄膜を１μｍの膜厚で合成した。次いで、ＳｉＯ2
薄膜のマスクをフォトリソグラフィにより形成し、Ｏ2
を用いたＥＣＲエッチングによりパッシベーション膜に
電極窓を開口した。最後に、図２に示すように、引き出
し電極５９３を形成した。製作した電界効果トランジス
タの初期特性は実施例１の図７とほぼ同じであったが、
大気中で５００℃、７時間保持すると、実施例１の場合
にはドレイン電圧−２０Ｖ印加時にゲートリーク電流が
約１桁増大したが、パッシベーション膜を形成した本実
施例の場合は同じ条件で変化は全く見られなかった。
果トランジスタを製作した。実施例１と同じ条件でイオ
ン注入、熱処理を行い、ＳｉＯ2からなるサイドウオー
ル５８２をＨＦ５％溶液を用いてエッチングした。その
後、パッシベーション膜５９１として、高抵抗ダイヤモ
ンド薄膜を１μｍの膜厚で合成した。次いで、ＳｉＯ2
薄膜のマスクをフォトリソグラフィにより形成し、Ｏ2
を用いたＥＣＲエッチングによりパッシベーション膜に
電極窓を開口した。最後に、図２に示すように、引き出
し電極５９３を形成した。製作した電界効果トランジス
タの初期特性は実施例１の図７とほぼ同じであったが、
大気中で５００℃、７時間保持すると、実施例１の場合
にはドレイン電圧−２０Ｖ印加時にゲートリーク電流が
約１桁増大したが、パッシベーション膜を形成した本実
施例の場合は同じ条件で変化は全く見られなかった。
【００５７】実施例５ 実施例１と同じプロセスを用いて、ゲート長０．８μ
ｍ、ソース・ドレイン電極間が１．２μｍの電界効果ト
ランジスタを製作した。ゲート電極パターン形成のため
のリソグラフィにはステッパを用いた。このデバイスの
トランスコンダクタンスは５ｍＳ／ｍｍ（ドレイン電圧
−２０Ｖ、ゲート電圧２Ｖのとき）、また、ｐ層５３に
おけるホールの移動度は１２００ｃｍ2／Ｖｓであっ
た。
ｍ、ソース・ドレイン電極間が１．２μｍの電界効果ト
ランジスタを製作した。ゲート電極パターン形成のため
のリソグラフィにはステッパを用いた。このデバイスの
トランスコンダクタンスは５ｍＳ／ｍｍ（ドレイン電圧
−２０Ｖ、ゲート電圧２Ｖのとき）、また、ｐ層５３に
おけるホールの移動度は１２００ｃｍ2／Ｖｓであっ
た。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
ダイヤモンドを使用してトランジスタ特性が優れたダイ
ヤモンド電界効果トランジスタ及びその製造方法を提供
することができる。
ダイヤモンドを使用してトランジスタ特性が優れたダイ
ヤモンド電界効果トランジスタ及びその製造方法を提供
することができる。
【図１】本発明の第１の実施例に係るダイヤモンド電界
効果トランジスタを示す断面図である。
効果トランジスタを示す断面図である。
【図２】本発明の第２の実施例に係るダイヤモンド電界
効果トランジスタを示す断面図である。
効果トランジスタを示す断面図である。
【図３】本発明の第３の実施例に係るダイヤモンド電界
効果トランジスタを示す断面図である。
効果トランジスタを示す断面図である。
【図４】本発明の第４の実施例に係るダイヤモンド電界
効果トランジスタを示す断面図である。
効果トランジスタを示す断面図である。
【図５】図１及び図２に示すダイヤモンド電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図６】図１及び図２に示すダイヤモンド電界効果トラ
ンジスタの製造方法を工程順に示す断面図である。
ンジスタの製造方法を工程順に示す断面図である。
【図７】本発明の実施例に係るダイヤモンド電界効果ト
ランジスタの電流・電圧特性を示すグラフ図である。
ランジスタの電流・電圧特性を示すグラフ図である。
【図８】従来のＭＩＳＦＥＴを示す断面図である。
【図９】従来のＭＩＳＦＥＴの製造方法を工程順に示す
断面図である。
断面図である。
【図１０】従来のＭＩＳＦＥＴの製造方法を工程順に示
す断面図である。
す断面図である。
【図１１】図９のＦＥＴの製造方法の変形例を示す断面
図である。
図である。
【図１２】従来技術により製作したＭＩＳＦＥＴ（比較
例）の電流・電圧特性を示すグラフ図である。
例）の電流・電圧特性を示すグラフ図である。
１１，２１，３１，５１，；基板 １２，２２，３２，５３；ｐ層 １３，２３，３３，４５，５２，５４；ｉ層 １４，２４，５６；ソース電極 １６，２５，５７；ドレイン電極 １５，２６，３５；ゲート電極 ２７，４３，４４；マスク ３４；金属膜 ３６；リフトオフ膜 ５８；ゲート電極薄膜 ５８１；保護膜 ５８２；サイドウオール ５４２；ｐ+領域 ５９１；パッシベーション膜 ５９２；コンタクトホール ５９３；引き出し電極
Claims (26)
- 【請求項１】 半導体ダイヤモンドからなるチャネル層
と、このチャネル層上に形成され高抵抗ダイヤモンドか
らなるゲート絶縁層と、このゲート絶縁層上に形成され
たゲート電極と、このゲート電極をマスクとしてイオン
注入により前記ダイヤモンド表面に自己整合的に形成さ
れたソース及びドレイン領域とを有することを特徴とす
るダイヤモンド薄膜電界効果トランジスタ。 - 【請求項２】 半導体ダイヤモンドからなるチャネル層
と、このチャネル層上に形成され高抵抗の非ダイヤモン
ドからなるゲート絶縁層と、このゲート絶縁層上に形成
されたゲート電極と、このゲート電極をマスクとしてイ
オン注入により前記ダイヤモンド表面に自己整合的に形
成されたソース及びドレイン領域とを有することを特徴
とするダイヤモンド薄膜電界効果トランジスタ。 - 【請求項３】 半導体ダイヤモンドからなるチャネル層
と、このチャネル層上に形成されたゲート電極と、この
ゲート電極をマスクとしてイオン注入により前記ダイヤ
モンド表面に自己整合的に形成されたソース及びドレイ
ン領域とを有することを特徴とするダイヤモンド薄膜電
界効果トランジスタ。 - 【請求項４】 前記ゲート電極がＡｕ、Ｐｔ、Ｗ、Ｍ
ｏ、Ｔａ及びＨｆからなる高融点金属、炭素、高濃度に
ドープされた低抵抗Ｓｉ、ＢＮ、ダイヤモンド、並びに
Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｔｉ、Ｖ、Ｎｂ、Ｍｎ、Ｆｅ、
Ｃｏ、Ｎｉ、Ｂ及びＳｉの炭化物、並びにＴｉ及びＮｂ
の窒化物からなる群から選択された少なくとも１種の材
料の単層膜若しくは積層膜、又は前記群から選択された
複数の材料の混合物質からなる層であることを特徴とす
る請求項１乃至３のいずれか１項に記載のダイヤモンド
薄膜電界効果トランジスタ。 - 【請求項５】 イオン注入により形成された低抵抗ダイ
ヤモンド層からなる前記ソース及びドレイン領域に接触
して形成されたソース及びドレイン電極を有することを
特徴とする請求項１乃至３のいずれか１項に記載のダイ
ヤモンド薄膜電界効果トランジスタ。 - 【請求項６】 前記ソース電極及びドレイン電極がＡ
ｕ、Ｐｔ、Ｗ、Ｍｏ、Ｔａ及びＨｆからなる高融点金
属、炭素、高濃度にドープされた低抵抗Ｓｉ、ＢＮ、ダ
イヤモンド、並びにＷ、Ｍｏ、Ｔａ、Ｈｆ、Ｔｉ、Ｖ、
Ｎｂ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｂ及びＳｉの炭化物、
並びにＴｉ及びＮｂの窒化物からなる群から選択された
少なくとも１種の材料の単層膜若しくは積層膜、又は前
記群から選択された複数の材料の混合物質からなる層で
あることを特徴とする請求項５に記載のダイヤモンド薄
膜電界効果トランジスタ。 - 【請求項７】 前記ゲート電極の側面に厚さが０．０１
μｍ以上の絶縁性のサイドウオールが形成されており、
前記ソース及びドレイン領域は前記ゲート電極及び前記
サイドウオールをマスクとしてイオン注入により形成さ
れたものであることを特徴とする請求項１乃至６のいず
れか１項に記載のダイヤモンド薄膜電界効果トランジス
タ。 - 【請求項８】 前記ゲート電極の上面に厚さが０．０１
μｍ以上のイオン注入障壁用の保護膜が形成されてお
り、前記ソース及びドレイン領域は前記ゲート電極及び
前記保護膜をマスクとしてイオン注入により形成された
ものであることを特徴とする請求項１乃至７のいずれか
１項に記載のダイヤモンド薄膜電界効果トランジスタ。 - 【請求項９】 前記サイドウオールは、酸化珪素、窒化
珪素、窒化硼素及びダイヤモンドからなる群から選択さ
れた少なくとも１種の材料の単層膜若しくは積層膜、又
は前記群から選択された複数の材料の混合物質からなる
層であることを特徴とする請求項７に記載のダイヤモン
ド薄膜電界効果トランジスタ。 - 【請求項１０】 前記サイドウオールは前記ソース及び
ドレイン領域の形成後に除去されたものであることを特
徴とする請求項７に記載のダイヤモンド薄膜電界効果ト
ランジスタ。 - 【請求項１１】 前記保護膜は前記ソース及びドレイン
領域の形成後に除去されたものであることを特徴とする
請求項８に記載のダイヤモンド薄膜電界効果トランジス
タ。 - 【請求項１２】 前記高抵抗ダイヤモンドからなるゲー
ト絶縁層は、膜厚が０．００１乃至１μｍであることを
特徴とする請求項１に記載のダイヤモンド薄膜電界効果
トランジスタ。 - 【請求項１３】 全面に、比抵抗が１０10Ω・ｃｍ以上
のパッシベーション膜が蒸着されており、このパッシベ
ーション膜にゲート電極、ソース電極及びドレイン電極
用のコンタクトホールが設けられていることを特徴とす
る請求項１乃至１２のいずれか１項に記載のダイヤモン
ド薄膜電界効果トランジスタ。 - 【請求項１４】 前記パッシベーション膜がダイヤモン
ド、酸化珪素、窒化珪素及び窒化硼素からなる群から選
択された少なくとも１種の材料の炭層膜若しくは積層
膜、又は前記群から選択された複数の材料の混合物質か
らなる層であることを特徴とする請求項１３に記載のダ
イヤモンド薄膜電界効果トランジスタ。 - 【請求項１５】 非ダイヤモンド基板上に形成されたも
のであることを特徴とする請求項１乃至１４のいずれか
１項に記載のダイヤモンド薄膜電界効果トランジスタ。 - 【請求項１６】 各構成層形成時の基板が除去されてい
ることを特徴とする請求項１乃至１４のいずれか１項に
記載のダイヤモンド薄膜電界効果トランジスタ。 - 【請求項１７】 各構成層形成時の基板が除去された
後、ヒートシンク上に設けられたものであることを特徴
とする請求項１乃至１４のいずれか１項に記載のダイヤ
モンド薄膜電界効果トランジスタ。 - 【請求項１８】 人工又は天然の単結晶ダイヤモンド、
気相合成ダイヤモンド及び人工又は天然の単結晶ダイヤ
モンドからなる群から選択された材料の表面に蒸着され
たダイヤモンド膜上に設けられていることを特徴とする
請求項１乃至１４のいずれか１項に記載のダイヤモンド
薄膜電界効果トランジスタ。 - 【請求項１９】 前記半導体ダイヤモンドが気相合成さ
れた高配向性ダイヤモンド膜であることを特徴とする請
求項１乃至３のいずれか１項に記載のダイヤモンド薄膜
電界効果トランジスタ。 - 【請求項２０】 ゲート長が１μｍ以下であることを特
徴とする請求項１乃至１９のいずれか１項に記載のダイ
ヤモンド薄膜電界効果トランジスタ。 - 【請求項２１】 前記ゲート絶縁層は０．４μｍ以下の
厚さを有することを特徴とする請求項１又は２に記載の
ダイヤモンド薄膜電界効果トランジスタ。 - 【請求項２２】 基板上に半導体ダイヤモンド膜を形成
する工程と、この半導体ダイヤモンド膜上に高抵抗ダイ
ヤモンド層又は非ダイヤモンド絶縁層をゲート絶縁層と
して積層する工程と、このゲート絶縁層上にゲート電極
材料膜を蒸着する工程と、前記ゲート電極材料膜にゲー
ト電極パターンをプラズマエッチング、イオンミリン
グ、反応性イオンエッチング、又はウエットエッチング
により形成する工程と、前記ゲート電極材料膜をマスク
として高抵抗ダイヤモンド層又は非ダイヤモンド絶縁層
からなるゲート絶縁層をエッチングし、これを除去し又
は厚さを減少させる工程と、表面にイオン注入した後、
熱処理する工程と、前記イオン注入の領域の全部又は少
なくとも一部に接触するソース及びドレイン電極を形成
する工程とを有することを特徴とするダイヤモンド薄膜
電界効果トランジスタの製造方法。 - 【請求項２３】 基板上に半導体ダイヤモンド膜を形成
する工程と、この半導体ダイヤモンド膜上に高抵抗ダイ
ヤモンド層又は非ダイヤモンド絶縁層をゲート絶縁層と
して積層する工程と、このゲート絶縁層上にゲート電極
材料膜を蒸着する工程と、前記ゲート電極材料膜にゲー
ト電極パターンをプラズマエッチング、イオンミリン
グ、反応性イオンエッチング、又はウエットエッチング
により形成する工程と、前記ゲート電極の側面にサイド
ウオールを形成する工程と、前記ゲート電極材料膜及び
サイドウオールをマスクとして高抵抗ダイヤモンド層又
は非ダイヤモンド絶縁層からなるゲート絶縁層をエッチ
ングし、これを除去し又は厚さを減少させる工程と、表
面にイオン注入した後、熱処理する工程と、前記イオン
注入の領域の全部又は少なくとも一部に接触するソース
及びドレイン電極を形成する工程とを有することを特徴
とするダイヤモンド薄膜電界効果トランジスタの製造方
法。 - 【請求項２４】 基板上に半導体ダイヤモンド膜を形成
する工程と、この半導体ダイヤモンド膜上に高抵抗ダイ
ヤモンド層又は非ダイヤモンド絶縁層をゲート絶縁層と
して積層する工程と、このゲート絶縁層上にゲート電極
材料膜を蒸着する工程と、前記ゲート電極材料膜にゲー
ト電極パターンをプラズマエッチング、イオンミリン
グ、反応性イオンエッチング、又はウエットエッチング
により形成する工程と、前記ゲート電極の側面にサイド
ウオールを形成する工程と、前記ゲート電極材料膜及び
サイドウオールをマスクとして高抵抗ダイヤモンド層又
は非ダイヤモンド絶縁層からなるゲート絶縁層をエッチ
ングし、これを除去し又は厚さを減少させる工程と、表
面にイオン注入した後、熱処理する工程と、前記イオン
注入の領域の全部又は少なくとも一部に接触するソース
及びドレイン電極を形成する工程と、全面にパッシベー
ション膜を形成し、このパッシベーション膜に引き出し
電極用のコンタクトホールを形成する工程と、前記コン
タクトホールに引き出し電極を形成し、外部配線する工
程とを有することを特徴とするダイヤモンド薄膜電界効
果トランジスタの製造方法。 - 【請求項２５】 前記ゲート電極材料膜と同一の材料を
使用してリフトオフ法又はエッチングによりソース及び
ドレイン電極を形成することを特徴とする請求項２２乃
至２４のいずれか１項に記載のダイヤモンド薄膜電界効
果トランジスタの製造方法。 - 【請求項２６】 前記ゲート電極はボロンが高濃度にド
ープされたダイヤモンド膜を選択成長によりパターン形
成することにより設けられていることを特徴とする請求
項２２乃至２５のいずれか１項に記載のダイヤモンド薄
膜電界効果トランジスタの製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP5241709A JPH0799318A (ja) | 1993-09-28 | 1993-09-28 | ダイヤモンド薄膜電界効果トランジスタ及びその製造方法 |
| US08/269,896 US5523588A (en) | 1993-09-28 | 1994-07-06 | Diamond film field effect transistor with self aligned source and drain regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241709A JPH0799318A (ja) | 1993-09-28 | 1993-09-28 | ダイヤモンド薄膜電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799318A true JPH0799318A (ja) | 1995-04-11 |
Family
ID=17078374
Family Applications (1)
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|---|---|---|---|
| JP5241709A Pending JPH0799318A (ja) | 1993-09-28 | 1993-09-28 | ダイヤモンド薄膜電界効果トランジスタ及びその製造方法 |
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- 1993-09-28 JP JP5241709A patent/JPH0799318A/ja active Pending
-
1994
- 1994-07-06 US US08/269,896 patent/US5523588A/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US5523588A (en) | 1996-06-04 |
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