KR20140028992A - 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법 - Google Patents

텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조절할 수 있는 반도체장치 및 그 제조 방법을 제공하고, 본 기술에 따른 반도체장치 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 탄소함유 텅스텐을 형성하는 단계; 상기 PMOS 영역의 게이트절연막 상에 탄소함유 텅스텐질화물을 형성하는 단계; 상기 탄소함유 텅스텐과 탄소함유 텅스텐질화물 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막이 형성된 반도체기판에 대해 후 열처리를 실시하는 단계; 및 상기 텅스텐막, 탄소함유 텅스텐 및 탄소함유 텅스텐질화물을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트전극과 제2게이트전극을 형성하는 단계를 포함할 수 있으며, 본 기술은 NMOS와 PMOS의 각 게이트전극으로서 일함수조절물질이 함유된 텅스텐함유막을 이용하므로써 각각의 트랜지스터에 적합한 일함수를 갖고 동시에 저저항의 이중 금속게이트전극을 형성할 수 있는 효과가 있다.

Description

텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH TUNGSTEN GATE ELECTRODE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 텅스텐 게이트전극을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
차세대 CMOS 회로 개발은 저전압, 저전력과 더불어 고성능, 고밀도, 고신뢰성이 요구되며, 이는 CMOS 회로의 스케일링을 통하여 이루어진다. 게이트절연막의 두께 스케일링은 다이렉트터널링(direct tunneling), 게이트전극으로부터의 불순물확산, 게이트 동작 특성, 신뢰성, 수명(lifetime) 열화 등의 문제를 초래한다. 높은 커패시턴스 확보를 위해서는 게이트절연막의 두께를 감소시켜야 하나, 이는 누설 전류 증가로 인한 게이트 동작 특성 및 신뢰성에 문제를 일으키고 있다.
게이트절연막 두께의 물리적 한계는 고유전율(high-k) 특성을 가지는 새로운 물질의 도입을 필요로 한다. 실리콘산화막을 대체하여 물리적으로 두꺼운 두께를 적용할 수 있는 고유전율의 게이트절연막은 누설 전류를 상당히 감소시켜 게이트 동작 특성 및 신뢰성을 향상시킬 수 있다. 고유전율의 게이트절연막은 실리콘산화막보다 높은 유전상수 값, 고온 열공정에서 실리콘과의 열역학적 안정성, 그리고 비정질(amorphous) 상을 가져야 한다.
고유전율의 게이트절연막을 도입할 경우, 게이트전극으로서 N형 폴리실리콘막 및 P형 폴리실리콘막은 사용하기 어렵다. 그 이유는, 불순물이 도핑된 폴리실리콘막으로부터 채널쪽으로의 불순물 터널링에 의해 공핍(depletion)이 발생하고, 이로 인한 전류 감소와 계면 전하층에 전하 트랩 증가로 인한 문턱전압의 불안정한 변화가 있다.
따라서, 게이트전극으로서 금속막을 사용하면 불순물 추가 도핑을 제거할 수 있어 공정수를 감소시킬 수 있을 뿐만 아니라 게이트 공핍(gate depletion) 문제를 해결할 수 있으며 저항이 매우 낮은 금속막의 도입을 통해 고속동작을 가능하게 할 수 있다.
그러나, 미드갭일함수(mid-gap workfunction)를 가지는 금속을 PMOS와 NMOS에 동시 적용할 경우에는 각각의 트랜지스터를 턴온하기 위한 문턱 전압을 매우 높게 인가해야 하기 때문에 저전압, 고효율 장치의 요구 조건에는 부합되므로 문턱 전압을 낮게 제어하여 고속 동작을 가능하게 하기 위해서는 이중 게이트 금속 전극이 필수적이다.
본 발명의 실시예들은 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조절할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예에 따른 반도체장치는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판; 상기 NMOS 영역에 형성되며 제1일함수조절물질이 함유된 제1텅스텐함유막을 포함하는 제1게이트전극; 및 상기 PMOS 영역에 형성되며 제2일함수조절물질이 함유된 제2텅스텐함유막을 포함하는 제2게이트전극을 포함할 수 있다. 상기 제1일함수조절물질은 탄소를 포함하고, 상기 제2일함수조절물질은 탄소 및 질소를 포함할 수 있다. 상기 제1텅스텐함유막은 탄소함유 무불소텅스텐을 포함하고, 상기 제2텅스텐함유막은 탄소함유 무불소텅스텐질화물을 포함할 수 있다. 상기 제1게이트전극은 탄소 함량이 10∼15at%이고, 상기 제2게이트전극은 탄소 함량이 5∼10at%이고, 질소 함량이 20∼30at%이다.
본 실시예에 따른 반도체장치는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판; 상기 NMOS 영역에 형성되며 탄소함유텅스텐과 텅스텐막이 적층된 제1게이트전극; 및 상기 기판의 PMOS 영역에 형성되며 탄소함유텅스텐질화물과 텅스텐막이 적층된 제2게이트전극을 포함할 수 있다. 상기 제1게이트전극은 탄소 함량이 10∼15at%이고, 상기 탄소함유텅스텐은 탄소함유 무불소텅스텐을 포함할 수 있다. 상기 제2금속게이트전극은 탄소함량이 5∼10at%이고, 질소함량이 20∼30at%이며, 상기 탄소함유텅스텐질화물은 탄소함유 무불소텅스텐질화물을 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 제1일함수조절물질이 함유된 제1텅스텐함유막을 형성하는 단계; 상기 PMOS 영역의 게이트절연막 상에 제2일함수조절물질이 함유된 제2텅스텐함유막을 형성하는 단계; 상기 제1텅스텐함유막과 제2텅스텐함유막이 형성된 반도체기판에 대해 후 열처리를 실시하는 단계; 및 상기 제1텅스텐함유막과 제2텅스텐함유막을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트전극을 형성하는 단계를 포함할 수 있다. 상기 제1일함수조절물질은 탄소를 포함하고, 상기 제2일함수조절물질은 탄소 및 질소를 포함할 수 있다. 상기 제1텅스텐함유막과 제2텅스텐함유막을 형성하는 단계는, 탄소가 함유된 무불소텅스텐소스를 이용한 원자층증착법으로 형성할 수 있다. 상기 제1텅스텐함유막은 탄소함유 무불소텅스텐을 포함하고, 상기 탄소함유 무불소텅스텐의 탄소 함량을 조절하기 위해 수소함유물질의 플라즈마처리를 실시할 수 있다. 상기 제2텅스텐함유막은 탄소함유 무불소텅스텐질화물을 포함하고, 상기 탄소함유 무불소텅스텐질화물의 탄소 및 질소의 함량을 조절하기 위해 질소함유물질의 플라즈마처리를 실시할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 NMOS 영역과 PMOS 영역을 포함하는 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 탄소함유 텅스텐을 형성하는 단계; 상기 PMOS 영역의 게이트절연막 상에 탄소함유 텅스텐질화물을 형성하는 단계; 상기 탄소함유 텅스텐과 탄소함유 텅스텐질화물 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막이 형성된 반도체기판에 대해 후 열처리를 실시하는 단계; 및 상기 텅스텐막, 탄소함유 텅스텐 및 탄소함유 텅스텐질화물을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트전극과 제2게이트전극을 형성하는 단계를 포함할 수 있다. 상기 제1게이트전극의 탄소 함량이 10∼15at%가 되도록 상기 탄소함유 텅스텐의 탄소함량을 조절할 수 있다. 상기 제2게이트전극의 탄소함량 및 질소함량이 각각 5∼10at%, 20∼30at%가 되도록 상기 탄소함유 텅스텐질화물의 탄소함량 및 질소함량을 조절할 수 있다.
본 기술은 NMOS와 PMOS의 각 게이트전극으로서 일함수조절물질이 함유된 텅스텐함유막을 이용하므로써 각각의 트랜지스터에 적합한 일함수를 갖고 동시에 저저항의 이중 금속게이트전극을 형성할 수 있는 효과가 있다.
또한, 본 기술은 무불소텅스텐을 이용하여 텅스텐함유게이트전극을 형성하므로써 게이트절연막과의 계면특성이 우수하고 폴리실리콘공핍율(Polysilicon Depletion Ratio; PDR), 페르미레벨피닝(Fermi level pinning) 현상 및 저항 특성을 개선할 수 있다. 이에 따라, 고속동작이 가능한 트랜지스터를 형성할 수 있다.
또한, 본 기술은 저전압, 저전력 구현이 가능하도록 문턱전압을 조절하기 위해 탄소함유텅스텐과 탄소함유텅스텐질화물을 각각의 트랜지스터에 적합한 일함수를 갖는 이중금속게이트전극으로 사용하므로써 우수한 메모리 동작 특성을 확보할 수 있다.
도 1은 본 실시예에 따른 게이트 구조물의 단면도이다.
도 2는 본 실시예에 따른 제1텅스텐함유게이트전극의 형성 방법을 도시한 도면이다.
도 3은 본 실시예에 따른 제2텅스텐함유게이트전극의 형성 방법을 도시한 도면이다.
도 4는 텅스텐함유막(W/FFWC)에 대한 후열처리후의 상전이를 설명하기 위한 도면이다.
도 5는 탄소함유무불소텅스텐질화물(FFWNC)에 대한 후열처리후의 상전이를 설명하기 위한 도면이다.
도 6은 W/FFWC에 대한 후열처리후의 결정립 크기를 설명하기 위한 도면이다.
도 7은 W/FFWNC에 대한 후열처리후의 결정립 크기를 설명하기 위한 도면이다.
도 8은 탄소함유무불소텅스텐(FFWC)의 불소 확산 배리어의 기능을 설명하기 위한 도면이다.
도 9는 게이트전극으로서 사용되는 재료의 종류에 따른 C-V 특성을 설명하기 위한 도면이다.
도 10은 게이트전극의 재료로 사용되는 물질들의 비저항을 비교한 도면이다.
도 11a 내지 도 11f는 본 실시예에 따른 게이트 구조물의 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 실시예에 따른 게이트 구조물의 단면도이다.
도 1을 참조하면, 반도체 기판(21)은 제1영역(NMOS)과 제2영역(PMOS)을 갖고, 제1영역(NMOS)과 제2영역(PMOS)을 분리하기 위한 소자분리영역(22)을 갖는다. 소자분리영역(22)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 반도체 기판(21) 상에는 통상의 실리콘 산화물에 비해 높은 유전 상수를 갖는 고유전막을 이용하여 게이트절연막(23)이 형성된다.
제1영역(NMOS)의 게이트절연막(23) 상에 제1텅스텐함유게이트전극(201)이 형성된다. 제1텅스텐함유게이트전극(201)은 제1텅스텐함유막패턴(24N)과 제3텅스텐함유막패턴(27N)을 포함한다. 제1텅스텐함유막패턴(24N)은 일함수조절물질(Workfunction control materials)이 함유되어 있다. 일함수조절물질은 탄소(Carbon)를 포함할 수 있다. 제1텅스텐함유막패턴(24N)은 탄소함유텅스텐(W1 - xCx)을 포함할 수 있다. 제1텅스텐함유막패턴(24N)은 20∼30Å의 두께로 형성할 수 있다. 탄소함유텅스텐은 4.5eV 이하(4.2eV∼4.5eV)의 낮은 일함수를 갖는다. 이러한 낮은 일함수는 탄소함유텅스텐에 포함된 탄소의 함량(x)에 의해 얻어진다. 탄소의 함량(x)을 조절하기 위하여, 탄소를 함유하는 무불소텅스텐소스 및 수소플라즈마처리를 사용할 수 있다. 탄소의 함량(x)은 10∼15at%(atom percent)를 포함할 수 있다. 후술하겠지만, 탄소의 함량(x)은 어닐(anneal)이 실시된 후의 함량이다.
제2영역(PMOS)의 게이트절연막(23) 상에 제2텅스텐함유게이트전극(202)이 형성된다. 제2텅스텐함유게이트전극(202)은 제2텅스텐함유막패턴(26P)과 제3텅스텐함유막패턴(27P)을 포함한다. 제2텅스텐함유막패턴(26P)은 일함수 조절을 위한 물질을 함유할 수 있다. 일함수조절물질은 탄소 및 질소를 포함할 수 있다. 예를 들어, 제2텅스텐함유막패턴(26P)은 탄소와 질소를 함유하는 텅스텐(W1 -x- yNxCy)을 포함할 수 있다. 탄소와 질소를 함유하는 텅스텐(W1 -x- yNxCy)은 탄소함유 텅스텐질화물이 될 수 있다. 제2텅스텐함유막패턴(26P)은 20∼30Å의 두께로 형성할 수 있다. 탄소함유텅스텐질화물은 5.2eV 이하(4.9eV∼5.2eV)의 높은 일함수를 갖는다. 이러한 높은 일함수는 탄소함유텅스텐에 포함된 탄소의 함량(y) 및 질소의 함량(x)에 의해 얻어진다. 탄소함유텅스텐질화물에 포함되는 탄소의 함량(y)과 질소의 함량(x)을 조절하기 위하여, 탄소를 함유하는 무불소텅스텐소스 및 NH3 플라즈마처리를 사용할 수 있다. 탄소의 함량(y)은 5∼10at%를 포함할 수 있다. 질소의 함량(x)은 20∼30at%를 포함할 수 있다. 후술하겠지만, 탄소의 함량(y)과 질소의 함량(x)은 어닐이 실시된 후의 함량이다.
제3텅스텐함유막패턴(27N, 27P)은 텅스텐(Tungsten; W)을 포함한다. 텅스텐은 텅스텐 벌크막(Bulk W)을 포함하거나, 텅스텐 핵생성막(Nucleation W)과 텅스텐 벌크막이 적층될 수 있다. 텅스텐 핵생성막은 10∼20Å의 두께로 형성할 수 있다. 낮은 비저항을 얻기 위해 텅스텐 벌크막은 알파텅스텐상(α-W)을 가질 수 있다. 텅스텐 벌크막은 BCC(Body Center Cubic) 구조의 알파텅스텐상(α-W)을 갖는다.
도 1에서 제1텅스텐함유막패턴(24N)과 제2텅스텐함유막패턴(26P)은 확산배리어의 역할을 할 수 있다. 제1텅스텐함유막패턴(24N)은 탄소함유 텅스텐을 포함하고, 제2텅스텐함유막패턴(26P)은 탄소함유 텅스텐질화물을 포함할 수 있다. 탄소함유 텅스텐은 막내 불소가 없는 탄소함유 무불소텅스텐(Carbon containing Fluorine Free Tungsten; FFWC)을 포함할 수 있다. 탄소함유 텅스텐질화물은 막내 불소가 없는 탄소함유 무불소텅스텐질화물(Carbon containing Fluorine Free Tungsten Nitride; FFWNC)을 포함할 수 있다.
따라서, 제2텅스텐함유게이트전극(202)은 탄소함유무불소텅스텐질화물(FFWNC), 텅스텐 핵생성막 및 텅스텐 벌크막이 적층된 구조(W/FFWNC)가 될 수 있다. 또한,제2텅스텐함유게이트전극(202)은 탄소함유무불소텅스텐질화물(FFWNC)과 텅스텐 벌크막이 적층된 구조(W/FFWNC)가 될 수 있다. 제1텅스텐함유게이트전극(201)은 탄소함유무불소텅스텐(FFWC), 텅스텐 핵생성막 및 텅스텐벌크막이 적층된 구조(W/FFWC)가 될 수 있다. 제1텅스텐함유게이트전극(201)은 탄소함유무불소텅스텐(FFWC)과 텅스텐벌크막이 적층된 구조(W/FFWC)가 될 수 있다.
도 1에 따르면, NMOS는 제1텅스텐함유게이트전극(201)을 포함하고, PMOS는 제2텅스텐함유게이트전극(202)을 포함한다. 제1텅스텐함유게이트전극(201)은 NMOS에 적합한 일함수를 갖는 제1텅스텐함유막패턴(24N)을 포함한다. 제2텅스텐함유게이트전극(202)는 PMOS에 적합한 일함수를 갖는 제2텅스텐함유막패턴(26P)을 포함한다.
따라서, 본 실시예는 NMOS의 문턱전압과 PMOS의 문턱전압을 각각 독립적으로 조절할 수 있다.
아울러, 본 실시예는 탄소함유무불소텅스텐(FFWC) 및 탄소함유무불소텅스텐질화물(FFWNC)을 이용하여 텅스텐함유게이트전극을 형성하므로써 게이트절연막(23)과의 계면특성이 우수하다. 또한, 폴리실리콘이나 티타늄질화물을 사용하지 않으므로 폴리실리콘공핍율(Polysilicon Depletion Ratio; PDR), 페르미레벨피닝(Fermi level pinning) 현상 및 저항 특성을 개선할 수 있다. 이에 따라, 고속동작이 가능한 트랜지스터를 형성할 수 있다.
도 2는 본 실시예에 따른 제1텅스텐함유게이트전극의 형성 방법을 도시한 도면이다. 이하, 제1텅스텐함유게이트전극은 탄소함유무불소텅스텐(FFWC), 텅스텐 핵생성막 및 텅스텐벌크막이 적층된 '텅스텐함유막(W/FFWC)'이라 한다.
도 2를 참조하면, 텅스텐함유막(W/FFWC) 형성 방법은 탄소함유무불소텅스텐(FFWC) 형성 단계(101), 텅스텐 핵생성막 형성 단계(102), 텅스텐 벌크막 형성 단계(103) 및 후열처리 단계(104)를 포함한다.
탄소함유 무불소텅스텐 ( FFWC ) 형성 단계(101)
탄소함유무불소텅스텐(FFWC)은 원자층증착법(ALD)을 이용하여 형성할 수 있다. 원자층증착법(ALD)은 금속유기텅스텐소스(Metal organic tungsten source)를 이용할 수 있다. 원자층증착법(ALD)은 무불소텅스텐소스 주입 단계(S11), 퍼지 단계(S12), 반응제 주입단계(S13), 퍼지 단계(S14)를 단위사이클로 하고, 이 단위사이클을 수회 반복하여(S15) 요구되는 두께의 탄소함유무불소텅스텐(FFWC)을 증착할 수 있다. 원자층증착법은 150∼320℃의 온도에서 250W의 파워로 진행할 수 있다.
무불소텅스텐소스 주입 단계(S11)는, 금속유기계열의 무불소텅스텐소스(Fluorine Free tungsten source; FFWS)를 기판 상에 흡착시킨다. 여기서, 기판은 실리콘과 같은 반도체 공정에 적합한 임의 물질로 형성될 수 있고, 유전체 또는 도전성 물질과 같은 층들을 상부에 구비할 수 있다. 기판 표면은 탄소함유무불소텅스텐(FFWC)의 증착이 실시되는 임의 기판 또는 기판 상에 형성된 물질 표면을 지칭한다. 예를 들어, 기판 표면은, 용도에 따라서, 실리콘, 실리콘 산화물, 고유전물질, 실리콘 질화물, 도핑된 실리콘, 금속, 금속질화물 및 기타 도전성 물질과 같은 물질을 포함할 수 있을 것이다.
무불소텅스텐소스(FFWS)는 금속유기 텅스텐소스(Metal organic tungsten source)를 적용할 수 있다. 무불소텅스텐소스(FFWS)는 불소가 미함유된 금속유기 텅스텐소스를 포함할 수 있다. 무불소텅스텐소스(FFWS)는 텅스텐과 탄소(Carbon)를 함유하는 화합물을 포함할 수 있다. 또한, 무불소텅스텐소스(FFWS)는 텅스텐, 탄소 및 질소를 함유하는 화합물을 포함할 수 있다. 예를 들어, 무불소텅스텐소스(FFWS)는 C8H7NO3W(Dicarbonyl(η5-Methyl-Cyclopentadienyl)Nitrosyl Tungsten), C12H30N4W(Bis(tert-Butylimino)Bis(Dimethylamino)Tungsten)을 포함할 수 있다. 위와 같은 무불소텅스텐소스(FFWS)를 이용하여 증착되는 탄소함유무불소텅스텐(FFWC)은 탄소의 함량에 의해 비저항이 낮아지고 배리어(Barrier)의 기능을 수행할 수 있다. 따라서, 탄소의 함량이 40at%(atom percent) 이하가 되도록 무불소텅스텐소스(FFWS)의 유량이 제어될 수 있다.
다음으로, 미흡착된 무불소텅스텐소스를 제거하기 위해 퍼지단계(S12)를 실시한다. 퍼지 단계는, 아르곤 등의 비활성가스를 공급하여 진행할 수 있다.
다음으로, 반응제 주입단계(S13)는 흡착된 무불소텅스텐소스(FFWS)와 반응하여 원자층 단위의 탄소함유무불소텅스텐(FFWC)을 증착하는 공정이다. 여기서, 반응제는 환원제 또는 환원가스를 포함할 수 있다. 반응제는 수소(Hydrogen)를 함유하는 물질을 포함할 수 있다. 반응제 주입단계(S13)는 수소함유물질의 플라즈마처리를 포함할 수 있다. 반응제 주입단계(S13)로서 수소플라즈마처리(H2 Plasma treatment)를 포함할 수 있다. 이와 같이 수소플라즈마처리를 실시함으로써 무불소텅스텐소스와 수소의 반응에 의해 탄소함유무불소텅스텐(FFWC)가 증착된다. 수소플라즈마처리를 통해 증착되는 탄소함유무불소텅스텐(FFWC)의 탄소 함량을 40at% 이하로 제어할 수 있다. 탄소의 함량을 제어하기 위해, 수소플라즈마처리의 조건(예, 250W의 파워)을 조절할 수 있다. 수소플라즈마처리를 통해 탄소함유무불소텅스텐(FFWC)에 함유되어 있는 불순물을 제거할 수도 있다.
다음으로, 미반응 반응제 및 반응부산물을 제거하기 위해 퍼지 단계(S14)를 실시한다. 퍼지 단계는, 아르곤 등의 비활성가스를 공급하여 진행할 수 있다.
상술한 바와 같은 무불소텅스텐소스 주입 단계(S11), 퍼지 단계(S12), 반응제 주입 단계(S13), 퍼지 단계(S14)를 단위사이클로 하고, 단위사이클을 수회 반복(S15)하여 원하는 두께의 탄소함유무불소텅스텐(FFWC)을 증착할 수 있다. 탄소함유무불소텅스텐(FFWC)은 20∼30Å의 두께로 형성할 수 있다. 원자층증착법(ALD)을 이용함에 따라 단차피복성(Step coverage)이 우수하다. 탄소함유무불소텅스텐(FFWC)에 함유된 탄소의 함량은 25∼35at%가 될 수 있다. 이와 같은 탄소의 함량은 무불소텅스텐소스의 유량 및 수소플라즈마처리에 의해 얻어진다.
탄소함유무불소텅스텐(FFWC)은 불소가 존재하지 않는 금속유기 텅스텐소스를 사용하여 형성한다. 이로써, 막내에 불소가 함유되지 않아 하부의 기판 표면에 대한 열화가 발생하지 않는다. 또한, 수소 플라즈마처리를 통해 막내 탄소의 함량을 제어할 수 있다. 특히, 탄소의 함량을 40at% 이하로 제어하므로써 비저항을 낮추면서 배리어의 기능을 갖는다.
텅스텐 핵생성막 형성 단계(102)
탄소함유무불소텅스텐(FFWC) 상에 텅스텐 핵생성막을 형성한다. 텅스텐 핵생성막은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성할 수 있다. 원자층증착법을 이용하는 경우, 탄소함유무불소텅스텐(FFWC)과 동일한 챔버에서 진행할 수 있다.
텅스텐 핵생성막은 텅스텐소스로서 육불화텅스텐(WF6)을 사용할 수 있고, 소킹가스로서 디보란(B2H6)을 사용할 수 있다. 육불화텅스텐(WF6)과 디보란(B2H6)을 각각 5∼6회 정도 주입 및 퍼지하여 형성할 수 있다. 소킹가스로서 디보란(B2H6)을 사용하므로써 텅스텐 핵생성막은 비정질상을 갖는다. 이에 따라, 텅스텐 핵생성막은 큰 결정립을 가져 비저항이 낮다. 텅스텐 핵생성막은 20Å 이내의 얇은 두께로 형성한다. 디보란(B2H6)의 유량은 300sccm 이상으로 하고, 공정 온도를 350℃ 이하로 한다. 비정질상의 텅스텐 핵생성막에 의해 후속의 텅스텐 벌크막의 결정립을 크게 형성할 수 있다. 텅스텐 핵생성막은 텅스텐 벌크막에 대한 성장 사이트(site)로서 작용하는 얇은 텅스텐층이다.
텅스텐 벌크막 형성 단계(103)
텅스텐 핵생성막 상에 텅스텐 벌크막을 형성한다. 텅스텐 벌크막의 경우는 육불화텅스텐(WF6)과 H2를 이용하여 형성할 수 있다. 이때, 텅스텐 핵생성막의 비저항은 텅스텐 벌크막보다 매우 높기 때문에 낮은 비저항을 얻기 위해서는 텅스텐 핵생성막을 가급적 생략하는 것이 바람직하지만, 이 경우 바로 텅스텐 벌크막을 증착하게 되면서 시트저항 균일도가 열화되므로 텅스텐 핵생성막을 가능한 얇게 형성한다. 텅스텐 벌크막은 낮은 비저항의 BCC(Body Centered Cubic) 구조의 알파 텅스텐상(α-W phase)을 가지도록 공정온도를 400℃ 이상에서 증착할 수 있다. 텅스텐 벌크막은 화학기상증착법 또는 원자층증착법을 이용하여 형성할 수 있다.
상술한 바에 따르면, 탄소함유무불소텅스텐(FFWC), 텅스텐 핵성막 및 텅스텐 벌크막을 포함하는 적층 구조의 텅스텐함유막이 될 수 있다. 탄소함유무불소텅스텐(FFWC)이 배리어이고, 텅스텐 핵성막과 텅스텐 벌크막이 전극이라 할 때, 텅스텐함유막은 'W/FFWC'의 적층구조가 될 수 있다. 탄소함유무불소텅스텐(FFWC)은 불소가 미함유되고, 텅스텐 핵생성막과 텅스텐 벌크막은 불소가 미함유되거나 불소가 미량 함유될 수 있다. 텅스텐 핵생성막과 텅스텐 벌크막에 불소가 미량 함유되더라도 탄소함유무불소텅스텐(FFWC)이 배리어의 역할을 하므로 불소가 기판으로 확산되는 것을 방지할 수 있다.
한편, 텅스텐 핵생성막과 텅스텐 벌크막 형성시 텅스텐소스로서, C8H7NO3W, C12H30N4W의 무불소텅스텐소스를 사용할 수도 있다. 하지만, 무불소텅스텐소스를 이용하면, 막내에 탄소를 함유하기 때문에 비저항 측면에서 불리하다.
후열처리 단계(104)
탄소함유무불소텅스텐(FFWC), 텅스텐 핵생성막 및 텅스텐 벌크막을 포함하는 텅스텐함유막(W/FFWC)을 형성한 후 비저항을 감소하기 위해 후열처리(Post Anneal, Post-ANL)를 실시한다. 후열처리는 급속열처리(RTP)를 포함할 수 있다. 후열처리는 약 1시간동안 진행할 수 있다. 후열처리는 텅스텐함유막(W/FFWC)의 산화를 방지하기 위해 질소(N2) 분위기에서 실시할 수 있다. 후열처리는 800℃의 온도에서 실시할 수 있다.
텅스텐함유막(W/FFWC)은 후열처리를 통해 열에너지를 구동력으로 하여 결정립이 커지고, 낮은 배위수(coordination number)를 갖도록 상이 변화되며, 탄소 농도가 감소되면서 비저항이 감소된다. W2C상과 베타텅스텐(β-W)상의 작은 결정립은 후열처리(S38)에 의해 알파텅스텐(α-W)상의 매우 큰 결정립으로 변화된다.
예를 들어, 후열처리를 통해 텅스텐함유막(W/FFWC)의 탄소 농도가 20at% 이하(10∼15at%)로 감소된다. 결정립의 크기가 10배 이상 커진다. 결국, 후열처리가 실시된 텅스텐함유막(W/FFWC)은 탄소 농도가 감소하며 큰 결정립을 갖게 되어 증착후보다 비저항(Resistivity)이 약 80% 이상 감소된다.
도 3은 본 실시예에 따른 제2텅스텐함유게이트전극의 형성 방법을 도시한 도면이다. 이하, 제2텅스텐함유게이트전극은 탄소함유무불소텅스텐질화물(FFWNC), 텅스텐 핵생성막 및 텅스텐벌크막이 적층된 '텅스텐함유막(W/FFWNC)'이라 한다.
도 3을 참조하면, 텅스텐함유막(W/FFWNC) 형성 방법은 탄소함유무불소텅스텐질화물(FFWNC) 형성 단계(201), 텅스텐 핵생성막 형성 단계(202), 텅스텐 벌크막 형성 단계(203) 및 후열처리 단계(204)를 포함한다.
탄소함유무불소텅스텐질화물 ( FFWNC ) 형성 단계(201)
탄소함유무불소텅스텐질화물(FFWNC)은 원자층증착법(ALD)을 이용하여 형성할 수 있다. 원자층증착법(ALD)은 금속유기텅스텐소스(Metal organic tungsten source)를 이용할 수 있다. 원자층증착법(ALD)은 무불소텅스텐소스 주입 단계(S21), 퍼지 단계(S22), 반응제 주입단계(S23), 퍼지 단계(S24)를 단위사이클로 하고, 이 단위사이클을 수회 반복하여(S25) 요구되는 두께의 탄소함유무불소텅스텐질화물(FFWNC)을 증착할 수 있다. 원자층증착법은 150∼320℃의 온도에서 250W의 파워로 진행할 수 있다.
무불소텅스텐소스 주입 단계(S11)는, 금속유기계열의 무불소텅스텐소스(FFWS)를 기판 상에 흡착시킨다. 여기서, 기판은 실리콘과 같은 반도체 공정에 적합한 임의 물질로 형성될 수 있고, 유전체 또는 도전성 물질과 같은 층들을 상부에 구비할 수 있다. 기판 표면은 탄소함유무불소텅스텐질화물(FFWNC)의 증착이 실시되는 임의 기판 또는 기판 상에 형성된 물질 표면을 지칭한다. 예를 들어, 기판 표면은, 용도에 따라서, 실리콘, 실리콘 산화물, 고유전물질, 실리콘 질화물, 도핑된 실리콘, 금속, 금속질화물 및 기타 도전성 물질과 같은 물질을 포함할 수 있을 것이다.
무불소텅스텐소스(FFWS)는 금속유기 텅스텐소스를 적용할 수 있다. 무불소텅스텐소스(FFWS)는 불소가 미함유된 금속유기 텅스텐소스를 포함할 수 있다. 무불소텅스텐소스(FFWS)는 텅스텐과 탄소를 함유하는 화합물을 포함할 수 있다. 또한, 무불소텅스텐소스(FFWS)는 텅스텐, 탄소 및 질소를 함유하는 화합물을 포함할 수 있다. 예를 들어, 무불소텅스텐소스(FFWS)는 C8H7NO3W, C12H30N4W을 포함할 수 있다. 위와 같은 무불소텅스텐소스(FFWS)를 이용하여 증착되는 탄소함유무불소텅스텐질화물(FFWNC)은 탄소의 함량에 의해 비저항이 낮아지고 배리어(Barrier)의 기능을 수행할 수 있다. 따라서, 탄소의 함량이 40at%(atom percent) 이하가 되도록 무불소텅스텐소스(FFWS)의 유량이 제어될 수 있다.
다음으로, 미흡착된 무불소텅스텐소스를 제거하기 위해 퍼지단계(S22)를 실시한다. 퍼지 단계는, 아르곤 등의 비활성가스를 공급하여 진행할 수 있다.
다음으로, 반응제 주입단계(S23)는 흡착된 무불소텅스텐소스(FFWS)와 반응하여 원자층 단위의 탄소함유무불소텅스텐질화물(FFWNC)을 증착하는 공정이다. 여기서, 반응제는 환원제 또는 환원가스를 포함할 수 있다. 반응제는 수소(Hydrogen)를 함유하는 물질을 포함할 수 있다. 반응제 주입단계(S13)는 수소함유물질의 플라즈마처리를 포함할 수 있다. 반응제 주입단계(S13)로서 NH3 플라즈마처리(NH3 Plasma treatment)를 포함할 수 있다. 이와 같이 NH3 플라즈마처리를 실시함으로써 탄소함유무불소텅스텐질화물(FFWNC)이 증착된다. NH3 플라즈마처리를 통해 증착되는 탄소함유무불소텅스텐질화물(FFWNC)의 탄소 및 질소의 함량을 제어할 수 있다. 탄소 및 질소의 함량을 제어하기 위해, 플라즈마처리의 조건(예, 250W의 파워)을 조절할 수 있다. NH3 플라즈마처리를 통해 탄소함유무불소텅스텐질화물(FFWNC)에 함유되어 있는 불순물을 제거할 수도 있다. 결국, NH3 플라즈마처리조건을 제어하므로써 일함수를 조절할 수 있다.
다음으로, 미반응 반응제 및 반응부산물을 제거하기 위해 퍼지 단계(S24)를 실시한다. 퍼지 단계는, 아르곤 등의 비활성가스를 공급하여 진행할 수 있다.
상술한 바와 같은 무불소텅스텐소스 주입 단계(S21), 퍼지 단계(S22), 반응제 주입 단계(S23), 퍼지 단계(S24)를 단위사이클로 하고, 단위사이클을 수회 반복(S25)하여 원하는 두께의 탄소함유무불소텅스텐질화물(FFWNC)을 증착할 수 있다. 탄소함유무불소텅스텐질화물(FFWNC)은 20∼30Å의 두께로 형성할 수 있다. 원자층증착법(ALD)을 이용함에 따라 단차피복성이 우수하다.
탄소함유무불소텅스텐질화물(FFWNC)은 불소가 존재하지 않는 금속유기 텅스텐소스를 사용하여 형성한다. 이로써, 막내에 불소가 함유되지 않아 하부의 기판 표면에 대한 열화가 발생하지 않는다. 또한, NH3 플라즈마처리를 통해 막내 탄소의 함량을 제어할 수 있다. 특히, 탄소의 함량을 40at% 이하로 제어하므로써 비저항을 낮추면서 배리어의 기능을 갖는다.
텅스텐 핵생성막 형성 단계(202)
탄소함유무불소텅스텐질화물(FFWNC) 상에 텅스텐 핵생성막을 형성한다. 텅스텐 핵생성막은 원자층증착법(ALD) 또는 화학기상증착법(CVD)을 이용하여 형성할 수 있다. 원자층증착법을 이용하는 경우, 탄소함유무불소텅스텐질화물(FFWNC)과 동일한 챔버에서 진행할 수 있다.
텅스텐 핵생성막은 텅스텐소스로서 육불화텅스텐(WF6)을 사용할 수 있고, 소킹가스로서 디보란(B2H6)을 사용할 수 있다. 육불화텅스텐(WF6)과 디보란(B2H6)을 각각 5∼6회 정도 주입 및 퍼지하여 형성할 수 있다. 소킹가스로서 디보란(B2H6)을 사용하므로써 텅스텐 핵생성막은 비정질상을 갖는다. 이에 따라, 텅스텐 핵생성막은 큰 결정립을 가져 비저항이 낮다. 텅스텐 핵생성막은 20Å 이내의 얇은 두께로 형성한다. 디보란(B2H6)의 유량은 300sccm 이상으로 하고, 공정 온도를 350℃ 이하로 한다. 비정질상의 텅스텐 핵생성막에 의해 후속의 텅스텐 벌크막의 결정립을 크게 형성할 수 있다. 텅스텐 핵생성막은 텅스텐 벌크막에 대한 성장 사이트(site)로서 작용하는 얇은 텅스텐층이다.
텅스텐 벌크막 형성 단계(103)
텅스텐 핵생성막 상에 텅스텐 벌크막을 형성한다. 텅스텐 벌크막의 경우는 육불화텅스텐(WF6)과 H2를 이용하여 형성할 수 있다. 이때, 텅스텐 핵생성막의 비저항은 텅스텐 벌크막보다 매우 높기 때문에 낮은 비저항을 얻기 위해서는 텅스텐 핵생성막을 가급적 생략하는 것이 바람직하지만, 이 경우 바로 텅스텐 벌크막을 증착하게 되면서 시트저항 균일도가 열화되므로 텅스텐 핵생성막을 가능한 얇게 형성한다. 텅스텐 벌크막은 낮은 비저항의 BCC(Body Centered Cubic) 구조의 알파 텅스텐상(α-W phase)을 가지도록 공정온도를 400℃ 이상에서 증착할 수 있다. 텅스텐 벌크막은 화학기상증착법 또는 원자층증착법을 이용하여 형성할 수 있다.
상술한 바에 따르면, 탄소함유무불소텅스텐질화물(FFWNC), 텅스텐 핵성막 및 텅스텐 벌크막을 포함하는 적층 구조의 텅스텐함유막이 될 수 있다. 탄소함유무불소텅스텐질화물(FFWNC)이 배리어이고, 텅스텐 핵성막과 텅스텐 벌크막이 전극이라 할 때, 텅스텐함유막은 'W/FFWNC'의 적층구조가 될 수 있다. 탄소함유무불소텅스텐질하물(FFWNC)은 불소가 미함유되고, 텅스텐 핵생성막과 텅스텐 벌크막은 불소가 미함유되거나 불소가 미량 함유될 수 있다. 텅스텐 핵생성막과 텅스텐 벌크막에 불소가 미량 함유되더라도 탄소함유무불소텅스텐질화물(FFWNC)이 배리어의 역할을 하므로 불소가 기판으로 확산되는 것을 방지할 수 있다.
한편, 텅스텐 핵생성막과 텅스텐 벌크막 형성시 텅스텐소스로서, C8H7NO3W, C12H30N4W의 무불소텅스텐소스를 사용할 수도 있다. 하지만, 무불소텅스텐소스를 이용하면, 막내에 탄소를 함유하기 때문에 비저항 측면에서 불리하다.
후열처리 단계(204)
탄소함유무불소텅스텐질화물(FFWNC), 텅스텐 핵생성막 및 텅스텐 벌크막을 포함하는 텅스텐함유막(W/FFWNC)을 형성한 후 비저항을 감소하기 위해 후열처리(Post Anneal, Post-ANL)를 실시한다. 후열처리는 급속열처리(RTP)를 포함할 수 있다. 후열처리는 약 1시간동안 진행할 수 있다. 후열처리는 텅스텐함유막(W/FFWNC)의 산화를 방지하기 위해 질소(N2) 분위기에서 실시할 수 있다. 후열처리는 800℃의 온도에서 실시할 수 있다.
텅스텐함유막(W/FFWNC)은 후열처리를 통해 열에너지를 구동력으로 하여 결정립이 커지고, 낮은 배위수(coordination number)를 갖도록 상이 변화되며, 탄소 농도가 감소되면서 비저항이 감소된다. 후열처리에 의해 알파텅스텐(α-W)상의 매우 큰 결정립으로 변화된다.
예를 들어, 후열처리를 통해 텅스텐함유막(W/FFWNC)의 탄소 농도가 10at% 이하(5∼10at%)로 감소된다. 질소의 함량은 20∼30at%가 된다. 결정립의 크기가 10배 이상 커진다. 결국, 후열처리가 실시된 텅스텐함유막(W/FFWNC)은 탄소 농도가 감소하며 큰 결정립을 갖게 되어 증착후보다 비저항(Resistivity)이 약 80% 이상 감소된다.
아래 표1은 탄소함량에 따른 텅스텐함유막(W/FFWC, W/FFWNC)의 비저항 변화를 설명하기 위한 표이다. 텅스텐함유막(W/FFWC, W/FFWNC)에서 FFWC과 FFWNC는 각각 20Å의 두께이고, W는 40Å의 두께이다.
조건 items W/FFWC(40Å/20Å) W/FFWNC(40Å/20Å)
증착후 비저항 143.4 243.2
후열처리후 비저항 27.1 51.3
표 1을 참조하면, 텅스텐함유막(W/FFWC)은 증착후의 비저항이 약 143.4μohm-cm이었으나, 후열처리를 실시하므로써 27.1μohm-cm으로 감소됨을 알 수 있다.
텅스텐함유막(W/FFWNC)은 증착후의 비저항이 약 243.2μohm-cm이었으나, 후열처리를 실시하므로써 51.3μohm-cm으로 감소됨을 알 수 있다.
위와 같이, 텅스텐함유막(W/FFWC, W/FFWNC)은 후열처리에 의해 증착후보다 비저항이 80% 이상 현저히 감소된다.
아래 표2는 탄소함량에 따른 텅스텐함유막의 일함수 변화를 설명하기 위한 표이다. 텅스텐함유막으로서 제1시료[W/FFWC(40Å/20Å)], 제2시료[W/FFWC(40Å/20Å)+ANL], 제3시료[W/FFWC(30Å/30Å)], 제4시료[W/FFWC(30Å/30Å)+ANL], 제5시료(W/FFWNC1+ANL), 제6시료(W/FFWNC2+ANL)를 준비하였다. 제1시료는 W/FFWC(40Å/20Å)의 증착후의 결과이고, 제2시료(W/FFWC+ANL)는 W/FFWC(40Å/20Å)에 대해 후열처리(ANL)를 실시한 결과이다. 제3시료는 W/FFWC(30Å/30Å)의 증착후의 결과이고, 제4시료(W/FFWC+ANL)는 W/FFWC(30Å/30Å)에 대해 후열처리(ANL)를 실시한 결과이다. 제5시료(W/FFWNC1+ANL)는 후열처리후 탄소함량이 큰 경우이고, 제6시료(W/FFWNC2+ANL)는 후열처리후 탄소함량이 작은 경우이다.
조건 일함수 탄소 함량
W/FFWC(40Å/20Å) 4.46 25∼30at%
W/FFWC(40Å/20Å)+ANL 4.29 10at%
W/FFWC(30Å/30Å) 4.54 30∼35at%
W/FFWC(30Å/30Å)+ANL 4.43 15at%
W/FFWNC1+ANL 4.92 20at%(증착후 40at%)
W/FFWNC2+ANL 5.01 5∼10at%(증착후 20at%)
표 2에 따르면, 탄소함유무불소텅스텐(FFWC)을 포함하는 텅스텐함유막(W/FFWC)은 후열처리를 실시하므로써 탄소함량이 10∼15at%로 낮게 유지되며, 이에 따라 4.2eV∼4.5eV의 낮은 일함수를 갖는다.
그리고, 탄소함유무불소텅스텐질화물(FFWNC)을 포함하는 텅스텐함유막(W/FFWNC)은 후열처리를 실시하므로써 탄소의 함량이 낮아진다. 예를 들어, 증착후 탄소함량이 40at%인 경우 후열처리후에 20at%로 낮아진다. 또한, 증착후 탄소함량이 20at%인 경우 후열처리후에 5∼10at%로 낮아진다.
탄소함유무불소텅스텐질화물(FFWNC)을 포함하는 텅스텐함유막(W/FFWNC)은 탄소의 함량에 따라 일함수가 변화됨을 알 수 있다. 예를 들어, 후열처리후 탄소의 함량이 20at%로 크면 일함수가 4.92eV이고, 후열처리후 탄소의 함량이 5∼10at%로 작으면 일함수가 5.01eV로 크다. 탄소함유무불소텅스텐질화물(FFWNC)의 일함수는 탄소 함량은 물론 질소 함량에도 의존할 수 있다. 표 2의 일함수를 얻기 위한 질소 함량은 20∼30at%이다.
표 2의 결과로부터 알 수 있듯이, 탄소함유무불소텅스텐(FFWC)을 포함하는 텅스텐함유막(W/FFWC)은 수소플라즈마처리의 조건 및 후열처리에 의해 탄소함량을 제어하므로써 NMOS에 적합한 일함수를 얻을 수 있다.
탄소함유무불소텅스텐(FFWC)을 포함하는 텅스텐함유막(W/FFWC)은 NH3 플라즈마처리의 조건 및 후열처리에 의해 탄소함량을 제어하므로써 PMOS에 적합한 일함수를 얻을 수 있다.
도 4는 텅스텐함유막(W/FFWC)에 대한 후열처리후의 상전이를 설명하기 위한 도면이다. 도 4의 결과는 W/FFWC(40Å/20Å), W/FFWC(40Å/30Å)에 대한 결과이다.
도 4를 참조하면, 증착후(As-dep)의 결정상이 베타상(β-W)이나, 후열처리(Post-ANL)를 진행하므로써 알파상(α-W)으로 상전이됨을 알 수 있다. FFWC의 두께가 30Å인 경우에는 후열처리후에 W2C 상이 약하게 나타날 수 있으나, W/FFWC(40Å/30Å) 경우에도 알파상(α-W)이 강하게 나타나므로 결정립이 커짐을 알 수 있다.
도 5는 탄소함유무불소텅스텐질화물(FFWNC)에 대한 후열처리후의 상전이를 설명하기 위한 도면이다. 도 5의 결과는 FFWNC(15at%), FFWNC(30at%)에 대한 결과이다. 15at%과 30at%는 탄소의 함량이다.
도 5를 참조하면, 후열처리(Post-ANL)를 진행하므로써 알파상(α-W)으로 상전이됨을 알 수 있다. WC상, WN상, W2N상은 거의 관측되지 않는다.
탄소의 함량이 30at%인 경우에는 알파상(α-W)이 관측되지 않으나, 탄소의 함량이 15%인 경우에는 알파상(α-W)이 강하게 관측되고 있다.
도 6은 W/FFWC에 대한 후열처리후의 결정립 크기를 설명하기 위한 도면으로서, 후열처리(Post-ANL)를 실시하므로써 증착후(As-dep)보다 결정립의 크기가 증가하고 있음을 알 수 있다.
도 7은 W/FFWNC에 대한 후열처리후의 결정립 크기를 설명하기 위한 도면으로서, 후열처리(Post-ANL)를 실시하므로써 증착후(As-dep)보다 결정립의 크기가 증가하고 있음을 알 수 있다. 탄소의 함량이 40at%와 20at%인 경우 모두 결정립의 크기가 증가하고 있다. 한편, 탄소의 함량이 20at%로 작은 경우 결정립크기가 더욱 증가함을 알 수 있다.
도 8은 탄소함유무불소텅스텐(FFWC)의 불소 확산 배리어의 기능을 설명하기 위한 도면이다.
도 8의 결과는 탄소함유무불소텅스텐(FFWC)을 배리어로 사용하는 W/FFWC와 티타늄질화물(TiN)을 배리어로 사용하는 W/TiN에 대해 불소확산배리어 기능을 비교하고 있다. 무불소텅스텐층(FFW)과 티타늄질화물(TiN)은 각각 30Å의 두께이고, 텅스텐층은 30Å의 두께이다.
도 8을 참조하면, W/FFWC가 W/TiN보다 불소(F)의 피크가 더 감소되어 있음을 알 수 있고, 이는 티타늄질화물(TiN)보다 탄소함유무불소텅스텐(FFWC)이 불소 확산을 방지하는 효과가 더 크다는 것을 의미한다.
위와 같은 불소확산 방지효과는 W/FFWNC에서도 얻을 수 있고, W/FFWNC가 W/TiN보다 확산 방지 효과가 더 크다.
도 9는 게이트전극으로서 사용되는 재료의 종류에 따른 C-V 특성을 설명하기 위한 도면이다. 도 9의 결과는, W/FFWC, W/TiN, W/FFWNC를 비교하고 있다. W/FFWC, W/TiN, W/FFWNC는 모두 후열처리(ANL)가 실시되었다.
도 9를 참조하면, 탄소함유무불소텅스텐(FFWC)을 사용한 경우 TiN 대비 동등 수준 및 (-) 방향으로 문턱전압(Vt)을 변화시킬 수 있음을 알 수 있다.
그리고, 탄소함유무불소텅스텐질화물(FFWNC)을 사용한 경우 TiN 대비 동등 수준 및 (+) 방향으로 문턱전압(Vt)을 변화시킬 수 있음을 알 수 있다.
도 10은 게이트전극의 재료로 사용되는 물질들의 비저항을 비교한 도면이다.
도 10은 티타늄질화물과 텅스텐이 적층된 제1시료(W/TiN), 텅스텐질화물과 텅스텐이 적층된 제2시료(W/WN), 탄소함유무불소텅스텐(FFWC)과 텅스텐이 적층된 제3시료(W/FFWC)에 대해 저항을 비교한 도면이다. 제2시료(W/WN)는 텅스텐 형성전에 어닐(RTP)을 실시하였고, 제3시료는 탄소함유무불소텅스텐과 텅스텐을 형성한 이후에 어닐(ANL)을 실시하였다. 제1시료 내지 제3시료는 텅스텐이 게이트전극으로 사용되며, 텅스텐의 확산배리어로서 각각 티타늄질화물(TiN), 텅스텐질화물(WN), 탄소함유무불소텅스텐(FFWC)을 사용하고 있다.
도 10을 참조하면, 탄소함유무불소텅스텐(FFWC)을 확산배리어로 사용하는 제3시료(W/FFWC)의 비저항이 나머지 제1시료(W/TiN) 및 제2시료(W/WN)보다 현저히 감소함을 알 수 있다.
예를 들어, 제2시료와 제3시료가 각각 60Å의 두께를 갖는다고 할 때, 제2시료의 비저항은 약 100μohm-cm이나, 제3시료의 비저항은 약 40μohm-cm으로 현저히 낮다. 제1시료는 약 240μohm-cm으로 비저항이 매우 크다.
탄소함유무불소텅스텐질화물(FFWNC)을 확산배리어로 사용하는 W/FFWNC는 표2로부터 알 수 있듯이, 제1시료(W/TiN) 및 제2시료(W/WN)보다 비저항이 현저히 감소한다.
이와 같이, 본 실시예에 따른 탄소함유무불소텅스텐(FFWC) 및 탄소함유무불소텅스텐질화물(FFWNC)을 확산배리어로 사용하므로써 텅스텐질화물 및 티타늄질화물을 배리어로 사용하는 텅스텐게이트전극보다 낮은 비저항을 갖는 텅스텐게이트전극을 형성할 수 있다.
도 11a 내지 도 11f는 본 실시예에 따른 게이트 구조물의 형성 방법을 설명하기 위한 일예를 도시한 도면이다. 이하, 실시예는 CMOS 회로의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 회로에 한정되지는 않는다. NMOS와 PMOS가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 NMOS 제조 방법 및 PMOS 제조 방법에도 적용 가능하다. NMOS와 PMOS는 CMOS 회로 내에 형성된다. CMOS 회로는 적어도 하나의 PMOS 및 NMOS를 포함한다.
도 11a에 도시된 바와 같이, 반도체기판(21)은 제1영역(NMOS)과 제2영역(PMOS)을 갖고, 제1영역(NMOS)과 제2영역(PMOS)을 분리하기 위한 소자분리영역(22)을 갖는다. 소자분리영역(22)은 트렌치 구조로서, STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리영역(22)은 절연막(예, 실리콘산화막)을 포함할 수 있다. 제1영역(NMOS)은 NMOS가 형성되는 영역이고, 제2영역(PMOS)은 PMOS가 형성되는 영역이다. 제1영역(NMOS)과 제2영역(PMOS)의 위치는 설명의 편의를 위한 것으로서, 서로 바뀔 수도 있다. 반도체 기판(21)은 실리콘(silicon), 저마늄(germanium), 실리콘 저마늄(silicon germanium)으로 구성되는 것들을 포함할 수 있으나, 이러한 것들로 한정되는 것은 아니다. 아울러, 반도체 기판(21)의 전체 또는 일부분은 변형(strain)될 수 있다. 소자분리영역(22)은 절연막(예, 실리콘산화막)을 포함할 수 있다. 그리고, 도시되어 있지 않으나, 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 웰 형성 공정을 통하여 제1웰과 제2웰이 형성될 수 있다. 제1영역(NMOS)에는 P형의 제1웰을 형성하고, 제2영역(PMOS)에는 N형의 제2웰을 형성할 수 있다. N형의 제2웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 불순물을 기판(101)의 제2영역(PMOS)에 주입할 수 있다. P형의 제1웰을 형성하기 위하여 붕소(B)와 같은 P형 불순물을 기판(101)의 제1영역(NMOS)에 주입할 수 있다. 또한, 도시되어 있지 않으나, 웰 형성 공정 이후에 제1영역(NMOS)과 제2영역(PMOS)에는 각각 통상적인 채널이온주입 공정을 통하여 채널영역이 형성될 수 있다.
다음으로, 반도체 기판(21) 상에 게이트절연막(23)을 형성한다. 게이트절연막(23)은 적어도 고유전체막(High-k)을 포함한다. 그리고, 반도체기판(21)과 게이트절연막(23) 사이에 계면막(도시 생략)을 더 형성할 수 있다. 게이트절연막(23)은 제1영역(NMOS)과 제2영역(PMOS)에서 동일한 구조를 갖는다. 즉, NMOS와 PMOS의 게이트절연막(23)은 동일한 재료로 형성된다.
게이트절연막(23)을 형성하는 방법의 일예는 다음과 같다.
먼저, 세정공정을 통해 반도체 기판(21) 표면의 자연산화물(Native oxide)을 제거한다. 세정공정은 불산(HF)을 포함하는 용액을 이용한다. 이와 같이, 세정 공정을 진행하므로써 반도체 기판(21) 표면의 자연산화물을 제거함과 동시에 반도체 기판(21) 표면의 댕글링본드(dangling bond)를 수소(Hydrogen)로 보호(passivation)하여 후속 공정 진행전까지 자연산화물이 성장되는 것을 억제한다.
다음으로, 계면막(Interfacial layer)을 형성한다. 계면막은 절연물을 포함하며, 예컨대, 실리콘산화물(SiO2)을 포함한다. 계면막은 반도체 기판(21)과 게이트절연막(23)간의 계면특성을 개선시켜 전자 이동도(Electron Mobility) 특성을 향상시키는 역할을 한다. 계면막으로서 실리콘산화물이 습식방식으로 성장될 수 있다. 계면막은 10Å 이하로 성장시킨다.
다음으로, 게이트절연막(23)을 형성한다. 게이트절연막(23)은 고유전율(High-k)을 갖는 물질(이하 '고유전막'이라 약칭함)을 포함한다. 고유전막은 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전막은 물리적으로 실리콘산화물보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 예를 들어, 고유전막은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide, HfO2), 알루미늄산화물(Al2O3), 란탄늄 산화물(lanthanum oxide, LaO2), 지르코늄 산화물(zirconium oxide, ZrO2) 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 금속실리케이트는 하프늄실리케이트(HfSiO), 지르코늄 실리케이트(ziconium silicate, ZrSiOx) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트질화물은 하프늄실리케이트질화물(HfSiON), 지르코늄실리케이트질화물(ZrSiON) 등을 포함할 수 있다. 금속실리케이트 질화물을 이용하여 게이트절연막(23)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. NMOS와 PMOS에서 고유전막을 동시에 사용하므로써 공정을 단순화시킨다. 한편, NMOS와 PMOS에서 고유전막은 서로 다른 고유전막이 사용될 수도 있다. 고유전막의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 균일한 박막 형성을 위해 플라즈마-인핸스드 원자층증착법(PEALD)을 이용할 수 있다.
게이트절연막(23) 상에 제1텅스텐함유막(24A)을 형성한다. 제1텅스텐함유막(24A)은 제1일함수조절물질을 함유할 수 있다. 제1일함수조절물질은 탄소를 포함할 수 있다. 예를 들어, 제1텅스텐함유막(24A)은 탄소함유무불소텅스텐(FFWC)을 포함할 수 있다. 제1텅스텐함유막(24A)은 20∼30Å의 두께로 형성할 수 있다. 제1텅스텐함유막(24A)으로 사용되는 탄소함유무불소텅스텐(FFWC)의 형성 방법은 도 2 및 그에 따른 설명을 참조하기로 한다.
도 11b에 도시된 바와 같이, 제1텅스텐함유막(24A) 상에 제1영역(NMOS)을 덮고 제2영역(PMOS)을 오픈시키는 제1마스크패턴(25)을 형성한다. 제1마스크패턴(25)은 감광막을 이용하여 형성할 수 있다.
제1마스크패턴(25)을 식각마스크로 하여 제1텅스텐함유막(24A)을 식각한다. 이에 따라, 제1영역(NMOS)에는 제1텅스텐함유막패턴(24B)이 형성되고, 제2영역(PMOS)에는 제1텅스텐함유막(24)이 잔류하지 않는다.
도 11c에 도시된 바와 같이, 제1마스크패턴(25)을 제거한 후, 제1텅스텐함유막패턴(24A)을 포함한 전면에 제2텅스텐함유막(26A)을 형성한다. 제2텅스텐함유막(26A)은 제2일함수조절물질을 함유할 수 있다. 제2일함수조절물질은 탄소 및 질소를 포함할 수 있다. 예를 들어, 제2텅스텐함유막(26A)은 탄소함유무불소텅스텐질화물(FFWNC)을 포함할 수 있다. 제2텅스텐함유막(26A)은 20∼30Å의 두께로 형성할 수 있다. 제2텅스텐함유막(26A)으로 사용되는 탄소함유무불소텅스텐질화물(FFWNC)의 형성 방법은 도 3 및 그에 따른 설명을 참조하기로 한다.
도 11d에 도시된 바와 같이, 제2텅스텐함유막(26A)을 평탄화한다. 이로써, 제2영역(PMOS)에는 제2텅스텐함유막패턴(26B)이 형성된다. 제1영역(NMOS)에는 제1텅스텐함유막패턴(24B)이 형성되어 있다.
도 11e에 도시된 바와 같이, 게이트전극의 저항을 감소시키기 위한 물질로서 제1텅스텐함유막패턴(24B)과 제2텅스텐함유막패턴(26B) 상에 제3텅스텐함유막(27)을 형성할 수 있다. 제3텅스텐함유막(27)은 텅스텐막을 포함할 수 있다. 제3텅스텐함유막(27)은 텅스텐 핵생성막 및 텅스텐 벌크막을 포함할 수 있다. 예를 들어, 텅스텐 핵생성막을 형성한 후에 텅스텐 벌크막을 형성할 수 있다.
제3텅스텐함유막(27)은 도 2 및 도 3에 따른 텅스텐핵생성막 및 텅스텐벌크막의 형성 방법을 참조하기로 한다.
위와 같이, 제3텅스텐함유막(27)을 형성하면, 제1영역(NMOS)에는 제1텅스텐함유막패턴(24B)과 제3텅스텐함유막(27)이 적층된 텅스텐함유물질이 형성된다. 제2영역(PMOS)에는 제2텅스텐함유막패턴(26B)과 제3텅스텐함유막(27)이 적층된 텅스텐함유물질이 형성된다. 이와 같이, 제1영역(NMOS)과 제2영역(PMOS)에 형성되는 텅스텐함유물질은 서로 다른 일함수조절물질이 함유될 수 있다. 제1영역(NMOS)에 형성되는 텅스텐함유물질은 일함수조절물질로서 탄소를 포함할 수 있다. 제2영역(PMOS)에 형성되는 텅스텐함유물질은 일함수조절물질로서 탄소와 질소를 포함할 수 있다.
전술한 바와 같이, 제3텅스텐함유막(27)을 형성한 이후에 후열처리(28)를 실시한다. 후열처리(28)는 도 2 및 도 3에 따른 후열처리 단계를 참조하기로 한다.
결국, 후열처리(28)가 실시된 제1텅스텐함유막패턴(24B), 제2텅스텐함유막패턴(26B) 및 제3텅스텐함유막(27)은 탄소 농도가 감소하며 큰 결정립을 갖게 되어 증착후보다 비저항이 약 80% 이상 감소된다.
도 11f에 도시된 바와 같이, 제3텅스텐함유막(27) 상에 제2마스크패턴(29)을 형성한다. 제2마스크패턴(29)은 감광막을 이용하여 형성할 수 있다. 제2마스크패턴(29)은 NMOS의 게이트전극과 PMOS의 게이트전극을 패터닝하기 위한 마스크패턴일 수 있다. 제2마스크패턴(29)은 감광막패턴을 이용하여 패터닝된 하드마스크막패턴을 포함할 수도 있다.
제2마스크패턴(29)을 식각마스크로 하여 제3텅스텐함유막(27), 제1텅스텐함유막패턴(24B) 및 제2텅스텐함유막패턴(26B)을 식각한다. 이로써, 제1영역(NMOS)에 제1텅스텐함유게이트전극(201)을 형성하고, 제2영역(PMOS)에 제2텅스텐함유게이트전극(202)을 형성한다. 제1텅스텐함유게이트전극(201)은 제1텅스텐함유막패턴(24N), 제3텅스텐함유막패턴(27N)을 포함한다. 제2텅스텐함유게이트전극(202)은 제2텅스텐함유막패턴(26P)과 제3텅스텐함유막패턴(27P)을 포함한다.
도시하지는 않았지만, 제1 및 제2텅스텐함유게이트전극(201, 202)의 측벽에 게이트스페이서를 형성할 수 있다. 다음으로, 불순물을 이온 주입하여 소스/드레인 영역을 형성할 수 있다.
상술한 실시예에 따르면, NMOS의 게이트전극은 일함수조절물질이 함유된 제1텅스텐함유막패턴(24N)을 포함한다. PMOS의 게이트전극은 일함수조절물질이 함유된 제2텅스텐함유막패턴(26P)을 포함한다. 아울러, NMOS의 게이트전극과 PMOS의 게이트전극은 저항을 낮추기 위한 물질로서 제3텅스텐함유막패턴(27N, 27P)을 더 포함한다.
본 발명은 CMOS 회로 공정시 NMOS와 PMOS의 문턱전압을 각각 독립적으로 조절할 수 있다.
구체적으로, PMOS는 게이트전극으로서 4.8eV 이상의 높은 일함수를 갖는 탄소함유무불소텅스텐질화물(FFWNC)을 포함하므로써 문턱전압을 증가시킨다.
그리고, NMOS는 게이트전극으로서 4.5eV 이하의 낮은 일함수를 갖는 탄소함유무불소텅스텐(FFWC)을 포함하므로써 문턱전압을 감소시킬 수 있다.
본 실시예는 일함수조절물질이 함유된 텅스텐함유게이트전극은 플라나게이트가 될 수 있다. 본 실시예의 변형예로서, 일함수조절물질이 함유된 텅스텐함유게이트전극은 리세스게이트전극(Recess gate electrode), 매립게이트전극(Buried gate electrode), 수직게이트전극(Vertical gate electrode)에 적용할 수 있다. 또한, 일함수조절물질이 함유된 텅스텐함유막은 비트라인에도 적용할 수 있다. 또한, 일함수조절물질이 함유된 텅스텐함유막은 텅스텐플러그에도 적용할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 게이트절연막 24N : 제1텅스텐함유막패턴
25 : 제1마스크패턴 26P : 제2텅스텐함유막패턴
27N, 27P : 제3텅스텐함유막패턴

Claims (25)

  1. NMOS 영역과 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역에 형성되며 제1일함수조절물질이 함유된 제1텅스텐함유막을 포함하는 제1게이트전극; 및
    상기 PMOS 영역에 형성되며 제2일함수조절물질이 함유된 제2텅스텐함유막을 포함하는 제2게이트전극
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 제1일함수조절물질은 탄소를 포함하는 반도체장치.
  3. 제1항에 있어서,
    상기 제2일함수조절물질은 탄소 및 질소를 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 제1텅스텐함유막은 탄소함유 무불소텅스텐을 포함하는 반도체장치.
  5. 제1항에 있어서,
    상기 제2텅스텐함유막은 탄소함유 무불소텅스텐질화물을 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 제1게이트전극은 탄소 함량이 10∼15at%인 반도체장치.
  7. 제1항에 있어서,
    상기 제2게이트전극은 탄소 함량이 5∼10at%이고, 질소 함량이 20∼30at%인 반도체장치.
  8. 제1항에 있어서,
    상기 제1텅스텐함유막과 제2텅스텐함유막 상에 각각 형성된 텅스텐 벌크막을 더 포함하거나 또는 텅스텐 핵생성막과 텅스텐 벌크막의 적층막을 더 포함하는 반도체장치.
  9. 제1항에 있어서,
    상기 제1게이트전극과 제2게이트전극은 플라나게이트, 리세스게이트 또는 매립게이트 중 어느 하나의 구조를 갖는 반도체장치.
  10. NMOS 영역과 PMOS 영역을 포함하는 기판;
    상기 NMOS 영역에 형성되며 탄소함유텅스텐과 텅스텐막이 적층된 제1게이트전극; 및
    상기 기판의 PMOS 영역에 형성되며 탄소함유텅스텐질화물과 텅스텐막이 적층된 제2게이트전극
    을 포함하는 반도체장치.
  11. 제10항에 있어서,
    상기 텅스텐막은 텅스텐 핵생성막 및 텅스텐 벌크막의 적층막을 포함하는 반도체장치.
  12. 제11항에 있어서,
    상기 텅스텐 벌크막은 알파 텅스텐상을 갖는 반도체장치.
  13. 제10항에 있어서,
    상기 제1게이트전극은 탄소 함량이 10∼15at%이고, 상기 탄소함유텅스텐은 탄소함유 무불소텅스텐을 포함하는 반도체장치.
  14. 제10항에 있어서,
    상기 제2금속게이트전극은 탄소함량이 5∼10at%이고, 질소함량이 20∼30at%이며, 상기 탄소함유텅스텐질화물은 탄소함유 무불소텅스텐질화물을 포함하는 반도체장치.
  15. NMOS 영역과 PMOS 영역을 포함하는 반도체기판의 전면에 게이트절연막을 형성하는 단계;
    상기 NMOS 영역의 게이트절연막 상에 제1일함수조절물질이 함유된 제1텅스텐함유막을 형성하는 단계;
    상기 PMOS 영역의 게이트절연막 상에 제2일함수조절물질이 함유된 제2텅스텐함유막을 형성하는 단계;
    상기 제1텅스텐함유막과 제2텅스텐함유막이 형성된 반도체기판에 대해 후 열처리를 실시하는 단계; 및
    상기 제1텅스텐함유막과 제2텅스텐함유막을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 제1일함수조절물질은 탄소를 포함하는 반도체장치 제조 방법.
  17. 제15항에 있어서,
    상기 제2일함수조절물질은 탄소 및 질소를 포함하는 반도체장치 제조 방법.
  18. 제15항에 있어서,
    상기 제1텅스텐함유막과 제2텅스텐함유막을 형성하는 단계는,
    탄소가 함유된 무불소텅스텐소스를 이용한 원자층증착법으로 형성하는 반도체장치 제조 방법.
  19. 제18항에 있어서,
    상기 제1텅스텐함유막은 탄소함유 무불소텅스텐을 포함하고, 상기 탄소함유 무불소텅스텐의 탄소 함량을 조절하기 위해 수소함유물질의 플라즈마처리를 실시하는 반도체장치 제조 방법.
  20. 제18항에 있어서,
    상기 제2텅스텐함유막은 탄소함유 무불소텅스텐질화물을 포함하고, 상기 탄소함유 무불소텅스텐질화물의 탄소 및 질소의 함량을 조절하기 위해 질소함유물질의 플라즈마처리를 실시하는 반도체장치 제조 방법.
  21. 제15항에 있어서,
    상기 후 열처리를 실시하는 단계 이전에,
    상기 제1텅스텐함유막과 제2텅스텐함유막 상에 제3텅스텐함유막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 제3텅스텐함유막을 형성하는 단계는,
    텅스텐 핵생성막을 형성하는 단계; 및
    상기 텅스텐 핵생성막 상에 텅스텐 벌크막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. NMOS 영역과 PMOS 영역을 포함하는 반도체기판의 전면에 게이트절연막을 형성하는 단계;
    상기 NMOS 영역의 게이트절연막 상에 탄소함유 텅스텐을 형성하는 단계;
    상기 PMOS 영역의 게이트절연막 상에 탄소함유 텅스텐질화물을 형성하는 단계;
    상기 탄소함유 텅스텐과 탄소함유 텅스텐질화물 상에 텅스텐막을 형성하는 단계;
    상기 텅스텐막이 형성된 반도체기판에 대해 후 열처리를 실시하는 단계; 및
    상기 텅스텐막, 탄소함유 텅스텐 및 탄소함유 텅스텐질화물을 식각하여 상기 NMOS 영역과 PMOS 영역에 각각 제1게이트전극과 제2게이트전극을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. 제23항에 있어서,
    상기 제1게이트전극의 탄소 함량이 10∼15at%가 되도록 상기 탄소함유 텅스텐의 탄소함량을 조절하는 반도체장치 제조 방법.
  25. 제23항에 있어서,
    상기 제2게이트전극의 탄소함량 및 질소함량이 각각 5∼10at%, 20∼30at%가 되도록 상기 탄소함유 텅스텐질화물의 탄소함량 및 질소함량을 조절하는 반도체장치 제조 방법.
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