TWI582839B

TWI582839B - 金屬閘極結構及其製作方法

Info

Publication number: TWI582839B
Application number: TW102113658A
Authority: TW
Inventors: 何念葶; 陳健豪; 黃信富; 孫啓原; 陳威宇; 蔡旻錞; 鄭存閔; 許啟茂
Original assignee: 聯華電子股份有限公司
Priority date: 2013-04-17
Filing date: 2013-04-17
Publication date: 2017-05-11
Also published as: TW201442079A

Description

金屬閘極結構及其製作方法

本發明係有關於一種金屬閘極結構及其製作方法，特別是一種採用後閘極(gate last)製程之金屬閘極結構及其製作方法。

隨著半導體元件尺寸持續微縮，傳統方法中利用降低閘極介電層，例如降低二氧化矽層厚度，以達到最佳化目的之方法，係面臨到因電子的穿隧效應(tunneling effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(high dielectric constant，以下簡稱為high-k)材料因具有可有效降低物理極限厚度，並且在相同的等效氧化厚度(equivalent oxide thickness,EOT)下，有效降低漏電流並達成等效電容以控制通道開關等優點，而被用以取代傳統二氧化矽層或氮氧化矽層作為閘極介電層。

而傳統的閘極材料多晶矽則面臨硼穿透(boron penetration)效應，導致元件效能降低等問題；且多晶矽閘極更遭遇難以避免的空乏效應(depletion effect)，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。針對此問題，半導體業界更提出以新的閘極材料，例如利用具有功函數(work function)金屬層的金屬閘極來取代傳統的多晶矽閘極，用以作為匹配high-k閘極介電層的控制電極。

然而，即使利用high-k閘極介電層取代傳統二氧化矽或氮氧化矽介電層，並以具有匹配功函數之金屬閘極取代傳統多晶矽閘極，如何持續地增加半導體元件效能，例如在降低閘極介電層的等效厚度時，同時確保P型金氧半導體(P-type metal-oxide-semiconductor,PMOS)電晶體的金屬閘極具有介於4.9電子伏特(eV)至5.2eV左右的功函數，一直為半導體業者所欲解決的問題。

因此，本發明之一目的係在於提供一種金屬閘極結構及其製作方法，可調整PMOS電晶體之金屬閘極至所需的功函數。

根據本發明之一較佳實施例，係提供一種金屬閘極結構，其包括基底、閘極溝渠、閘極介電層、含矽功函數層以及導電層。基底上覆蓋有一層間介電層，且層間介電層內具有閘極溝渠。閘極介電層、含矽功函數層以及導電金屬層依序被設置於閘極溝渠內的基底上。其中導電金屬層會填滿閘極溝渠。

根據本發明之另一較佳實施例，係提供一種金屬閘極結構的製作方法，包括下列步驟。首先提供一基底，其上覆蓋有一層間介電層。於層間介電層內形成一閘極溝渠，且閘極溝渠內具有一閘極介電層。於閘極溝渠內之閘極介電層上形成一含矽功函數層。最後，於閘極溝渠內填滿一導電金屬層。

10‧‧‧第一區域

12‧‧‧第二區域

20‧‧‧第一堆疊結構

30‧‧‧第二堆疊結構

100‧‧‧基底

102‧‧‧淺溝隔離結構

104‧‧‧介質層

106‧‧‧閘極介電層

108‧‧‧阻障層

110‧‧‧蝕刻停止層

112‧‧‧第一功函數層

116‧‧‧圖案化犧牲層

118‧‧‧圖案化硬遮罩

120‧‧‧第一輕摻雜汲極

122‧‧‧第二輕摻雜汲極

124‧‧‧側壁子

130‧‧‧第一源極/汲極

132‧‧‧第二源極/汲極

134‧‧‧金屬矽化物

140‧‧‧接觸洞蝕刻停止層

142‧‧‧層間介電層

146‧‧‧圖案化光阻層

150‧‧‧第一閘極溝渠

152‧‧‧第二閘極溝渠

160‧‧‧第二功函數層

162‧‧‧頂部阻障層

170‧‧‧金屬層

172‧‧‧閘極金屬層

180‧‧‧第一金屬閘極結構

182‧‧‧第二金屬閘極結構

第1圖至第10圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。

請參照第1圖至第10圖，第1圖至第10圖為本發明較佳實施例製作一具有金屬閘極之半導體元件示意圖。在本實施例中，半導體元件較佳為一互補式金氧半場效電晶體(CMOS transistor)，且本較佳實施例採用後閘極(gate-last)製程搭配前高介電常數介電層(high-K first)製程。如第1圖所示，首先提供一基底100，例如一矽基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底等。基底100上定義有一第一區域10與一第二區域12，例如分別是一PMOS區域與一NMOS區域，且基底100內形成有複數個淺溝隔離結構(shallow trench isolation,STI)102，用來電性絕緣兩相鄰區域。

接著選擇性地在基底100表面上形成一由氧化物、氮化物等介電材料所構成的介質層(interfacial layer)104，並再依序形成一閘極介電層106以及一阻障層108以構成堆疊薄膜在介質層104上。其中，閘極介電層106較佳為一介電常數實質上大於20的高介電常數介電層，且具有一層或多層的結構。根據本發明之實施例，高介電常數介電層可包含一金屬氧化物層，例如一稀土金屬氧化物層，且可選自由氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide,La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿 (hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)以及鈦酸鋇鍶(barium strontium titanate,BaxSr_1-xTiO₃,BST)等所構成的群組。此外，阻障層108較佳由氮化鈦(TiN)所構成。

然後，如第2圖所示，在阻障層108表面依序形成一犧牲層(圖未示)，例如多晶矽層，以及一硬遮罩(圖未示)，然後利用一圖案化光阻層(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分的硬遮罩、犧牲層、阻障層108、閘極介電層106及介質層104，而於基底100上形成圖案化犧牲層116以及圖案化硬遮罩118。仍如第2圖所示，最後剝除圖案化光阻層，便可分別於第一區域10及第二區域12形成一第一堆疊結構20與一第二堆疊結構30。上述之堆疊結構20、30可在後續製程中當做虛置閘極(dummy gate)或取代閘極(replacement gate)結構。其中，上述犧牲層之材質可包括不具有任何摻質(undoped)的多晶矽材料、具有N⁺摻質的多晶矽材料、及/或非晶矽材料。硬遮罩則由二氧化矽(SiO₂)、氮化矽(SiN)、碳化矽(SiC)及/或氮氧化矽(SiON)所構成。

然後如第3圖所示，分別在第一堆疊結構20與第二堆疊結構30之各側壁分別形成側壁子124，以及在側壁子124兩側的基底100內各自形成一具有相對應導電型之輕摻雜汲極(lightly doped drain,LDD)與源極/汲極。具體來說，第一輕摻雜汲極120及第一源極/汲極130會形成於第一區域10中，且其均具有第一導電型，例如P型。而第二輕摻雜汲極122及第二源極/汲極132會形成於第二區域12中，且其均具有第二導電型，例如N型。

接著可選擇性地進行一選擇性磊晶成長(selective epitaxial growth,SEG)製程，例如於第一區域10及/或第二區域12內的側壁子124兩側的基底100中形成一磊晶層(圖未示)，以提供適當之壓縮應力於載子通道中。舉例來說，第一區域10內的磊晶層材質可包括矽鍺(silicon germanium,SiGe)，而第二區域12內的磊晶層材質可包括矽磷(silicon phosphous,SiP)或矽碳(silicon carbide,SiC)。且上述磊晶層各自可以是單層結構或多層結構。另外，形成磊晶層的時點不限於在形成源極/汲極130、132之後，其也可以被優先形成於基底100中。

隨後可進行一矽金屬化(silicidation)製程，例如先形成一由鈷、鈦、鎳、鉑、鈀、鉬等所構成的金屬層(圖未示)於基底100上並覆蓋源極/汲極130、132，接著利用至少一次的快速升溫退火(rapid thermal anneal,RTP)製程使金屬層與源極/汲極130、132反應，以於第一區域10及第二區域12的基底100表面分別形成一矽化金屬層134。最後再去除未反應的金屬層。在此需注意的是，施行矽金屬化製程的時點不限於此，其也可以是在後續形成源極/汲極接觸洞，並暴露出源極/汲極後才施行。

然後依序形成一接觸洞蝕刻停止層(contact etch stop layer,CESL)140以及一層間介電層142於基底100表面上，以分別覆蓋第一堆疊結構20與第二堆疊結構30。其中，接觸洞蝕刻停止層140可以具有適當應力，以增進載子的遷移率。最後進行一平坦化製程，例如一化學機械研磨製程及/或蝕刻製程，去除部分的層間介電層142、部分的接觸洞蝕刻停止層140及部分的硬遮罩118，直至暴露出圖案化犧牲層116。然後進行一蝕刻製程，掏空第一區域10及第二區域12內的圖案化犧牲層116，以於第一區域10以及第二區域12的層間介電層142中分別形成一第一閘極溝渠150以及一第二閘極溝渠152。

在此需注意的是，由於閘極介電層106表面會被阻障層108覆蓋，所以閘極介電層106不會被蝕刻或被掏空。最後，選擇性地全面性沉積一蝕刻停止層110，以順向性地覆蓋第一閘極溝渠150以及一第二閘極溝渠152之內壁。其中，蝕刻停止層110之組成較佳與阻障層108不同，例如可包括氮化鉭(tantalum nitride,TaN)，但不限於此。

另外請參閱第4圖，第4圖係為本較佳實施例之一變化型之示意圖。如第4圖所示，本變化型係採用後高介電常數介電層(high-k last)製程整合。具體來說，本變化型在形成第一堆疊結構(圖未示)與第二堆疊結構(圖未示)之前毋需形成閘極介電層及阻障層，故此實施例初始階段的第一堆疊結構與第二堆疊結構不會包括閘極介電層及阻障層。根據本實施例，在移除閘極犧牲層(圖未示)而形成第一閘極溝渠150與第二閘極溝渠152之後，會暴露出位於第一閘極溝渠150與第二閘極溝渠152底部的介質層104。其中，介質層104可由二氧化矽組成且可作為一介面層。隨後於基底100上形成一閘極介電層106，其可包含上述high-k材料。且如第4圖所示，在第一閘極溝渠150與第二閘極溝渠152內的閘極介電層106係具有一U型形狀，覆蓋第一閘極溝渠150與第二閘極溝渠152之側壁與底部。在形成high-k閘極介電層106後，亦可再於其上形成前述之阻障層(圖未示)與選擇性的蝕刻停止層110。

隨後如第5圖所示，形成一第一功函數層112，以順向性地覆蓋層間介電層142以及各閘極溝渠150、152的底部及側壁。因此，第一功函數層112較佳會包括一垂直部以及水平部，分別位於溝渠側壁以及底面。在此需注意的是，本實施例之第一功函數層112的組成含有矽原子，因此可以被稱作是一含矽功函數層。更具體來說，其組成較佳包含鈦、矽、以及氮，或進一步包括氧等其他原子。

較佳而言，本實施例形成第一功函數層112的方式是採用原子層沉積(atomic layer deposition,ALD)製程，其包括複數個吸附(adsorption)-潔淨(purge)-吸附-潔淨的循環製程。舉例來說，對於組成包括鈦、矽及氮的第一功函數層112來說，各吸附-潔淨-吸附-潔淨的製程可以對應至提供鈦前驅物(precursor)-提供潔淨氣體-提供矽前驅物及氮前驅物-提供潔淨氣體。因此，鈦前驅物，例如四氯化鈦(TiCl₄)，以及矽前驅物，矽烷(SiH₄)，會被交替提供至基底100上，而順向性覆蓋各閘極溝渠150、152的底部及側壁。此外，上述製程可以包括加熱或是電漿製程，以增加反應能力。

除了上述的原子層沉積製程之外，第一功函數層112也可以透過其他多種方式形成，例如利用氣相擴散(gas phase diffusion)、離子佈植(ion implantation)、固相擴散(solid phase diffusion)或是上述沉積製程的組合。舉例來說，可以先在各閘極溝渠150、152的底部及側壁沉積依序沉積一矽層，例如多晶矽層或非晶矽層，以及一鈦金屬層。接著施行一熱製程，使矽原子及/或鈦原子擴散，而形成一矽化鈦層。最後再利用氣相擴散或離子佈植的方式以分別使氮原子自由擴散或加速撞擊至金屬層內。

較佳來說，第一功函數層112的功函數數值會大於4.9eV。其中鈦與矽的原子數比值會介於1.5至4之間，且矽原子百分比會介於10%至30%之間。對於含矽功函數層包括鈦、矽、氮及氧的情況來說，其彼此間的原子數比例較佳為28.9：13.2：46.8：10。此外，第一功函數層112也可以是摻雜有矽的金屬化合物，金屬化合物包括氮化鈦(titanium nitride,TiN)、碳化鈦(titanium carbide,TiC)、氮化鉭(tantalum nitride,TaN)、碳化鉭(tantalum carbide,TaC)、碳化鎢(tungsten carbide,WC)或氮化鋁鈦(aluminum titanium nitride,TiAlN)，但不限於此。此外，第一功函數層112也可為一單層結構或一複合層結構。

本發明之一特徵是將矽原子摻雜至P型功函數層內，以調整其功函數數值。對照於一般使用氮或氧調整P型功函數層功函數數值的情形，本發明之含矽功函數層可以在不增加閘極漏電流密度(gate leakage current,J_g)之情況下，提昇電晶體結構的電性表現，例如增加平帶電壓(flat band voltage,V_fb)以及減少等效氧化厚度。

接著如第6圖所示，施行一光微影製程，於基底100上形成一具有單層或多層結構之圖案化光阻層146。其中，圖案化光阻層146可以暴露出位於第二區域12內之第一功函數層112。繼以利用一合適之蝕刻劑移除未被圖案化光阻層146保護的第一功函數層112，以暴露出於第二閘極溝渠152內之蝕刻停止層108。在移除第一功函數層112時，蝕刻停止層108係可避免其下方的阻障層108與閘極介電層106被進一步蝕刻。

另外如第7圖所示，為了改善後續閘極金屬層的填入結果，可以僅將上述的圖案化光阻層146形成於第一閘極溝渠150內，使其表面略低於第一閘極溝渠150開口。因此在後續的蝕刻製程中，除了第二閘極溝渠152內之第一功函數層112會被蝕刻去除之外，第一閘極溝渠150開口處的第一功函數層112也可以連帶被削薄或去除。因此，第一功函數層112僅會存留於第一閘極溝渠150內，尤其是第一閘極溝渠150之底部與側壁。在此情況下，靠近第一閘極溝渠150開口處之側壁便不會被第一功函數層112覆蓋，進而增加後續閘極金屬層的填入能力。

請繼續參閱第8圖。在移除第二閘極溝渠152內的第一功函數層112後，接著進行一CVD製程或PVD製程，於基底100上形成一第二功函數層160。第二功函數層160具有一預設功函數，即第二功函數層160可為一具有N型導電型式之N型功函數金屬層，其功函數數值較佳介於3.9eV與4.2eV之間。此外，第二功函數層160可為一單層結構或一複合層結構。在本較佳實施例中，第二功函數層160可為一金屬層，較佳為一由CVD製程或PVD製程形成的鈦鋁層。

請參閱第9圖。於第一閘極溝渠150與第二閘極溝渠152 內的第二功函數層160上選擇性地形成一頂部阻障層162以及一金屬層170。其中，頂部阻障層162之組成可包含TiN或TaN，但不限於此，其可用於增進主導電層在溝渠內的附著及/或填隙能力，亦或用以防止主導電層內之元素產生電擴散或熱擴散現象。金屬層170係用以分別填滿第一閘極溝渠150與第二閘極溝渠152，並可選擇具有優良填充能力與較低阻值的金屬或金屬氧化物，例如鋁(aluminum,Al)、鋁化鈦(titanium aluminide,TiAl)、氧化鋁鈦(titanium aluminum oxide,TiAlO)、鎢(tungsten,W)或銅(copper,Cu)，但不限於此。

最後，同時參考第9圖及第10圖所示，進行一平坦化製程，例如一化學機械研磨製程，用以移除位於層間介電層142頂面上的金屬層170、頂部阻障層162、第二功函數層160、第一功函數層112、以及蝕刻停止層108，而分別於第一閘極溝渠150與第二閘極溝渠152內形成閘極金屬層172。至此，便分別於第一區域10以及第二區域12內完成一第一金屬閘極結構180與一第二金屬閘極結構182之製作。其中，僅第一金屬閘極結構180具有一含矽功函數層。此外，本實施例亦可再選擇性去除層間介電層142與接觸洞蝕刻停止層140等，然後依序重新形成接觸洞蝕刻停止與層間介電層，以有效提升半導體元件的電性表現。由於上述CMP製程等步驟係為該技術領域中具通常知識者所知，故於此係不再贅述。

綜上所述，根據本發明所提供之金屬閘極之製作方法，提供一用於P型半導體元件中的含矽功函數層。對照於一般使用氮或氧調整P型功函數層功函數數值的情形，本發明之含矽功函數層可以在不增加閘極漏電流密度(gate leakage current,J_g)之情況下，提昇電晶體結構的電性表現，例如增加平帶電壓(flat band voltage,V_fb)以及減少等效氧化厚度。除了確保P型半導體元件之金屬閘極皆具有符合要求之功函數，更進一步確保具有金屬閘極之P型半導體元件之電性表現。