TWI591826B - 具有雙重工作函數閘極堆疊的半導體裝置及其製造方法 - Google Patents

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Description

具有雙重工作函數閘極堆疊的半導體裝置及其製造方法 [相關案件之參照]
本申請案主張對2012年12月27日提出申請之韓國專利申請案第10-2012-0154941號之優先權，其全文係併入於此以供參照。
本發明之示範性實施例係關於一半導體裝置，更具體地，係關於一具有雙重工作函數閘極堆疊的半導體裝置及其製造方法。
當為了改善性能而縮小電晶體尺度時，閘極漏電增加，同時閘極介電層的厚度減少。為了解決這一類問題，已經以具有比SiO2更大之介電常數的高k材料取代閘極介電層。高k材料可包括含有鉿、鋯之類的金屬氧化物。由於採用高k材料，新的問題，也就是費米能階釘扎效應因而發生。費米能階釘扎效應係由高k材料與多晶矽閘極電極之間的接觸所導致。費米能階釘扎為多晶矽閘極電極與金屬氧化物間之界線處的基本特 性，並增加電晶體的定限電壓。
在電晶體中，閘極電極需要用於傳導通道的定限電壓(Vth)。根據CMOS裝置的製程，可製造出N通道電晶體及P通道電晶體兩者。定限電壓係受到有效工作函數的影響。一般而言，閘極堆疊包括閘極介電層及閘極電極，且閘極介電層及閘極電極決定閘極堆疊的有效工作函數。此外，閘極製程可影響閘極堆疊的有效工作函數。有效工作函數有別於工作函數。閘極堆疊的有效工作函數為可藉由閘極介電層材料、閘極電極材料及閘極堆疊形成製程來調整的參數。另一方面，閘極電極的工作函數為材料的特定性質。一般而言，特定材料(也就是金屬層)的工作函數相當於當電子在初始階段位處費米能階時，從材料原子將材料內的電子排放至真空中所需的能量值。工作函數所具有的單位為eV。一般而言，N通道電晶體的閘極電極具有低於中間隙工作函數的N型工作函數，且P通道電晶體的閘極電極具有高於中間隙工作函數的P型工作函數。
近來，為了解決費米能階釘扎問題，已採用包括高k材料及金屬閘極電極的閘極堆疊。不過，在用於製造CMOS裝置的製程期間，難以形成具有需要適用於每一電晶體的定限電壓之N型工作函數或P型工作函數的金屬閘極電極。此外，雖然形成了具有適用於每一電晶體之工作函數的金屬閘極電極，閘極堆疊的有效工作函數可由於與金屬閘極電極接觸之閘極介電層的材料、以及閘極堆疊的形成製程(例如，蝕刻製程及高溫熱 製程)所導致的各種因素而改變。此外，CMOS裝置可藉由使用雙重工作函數金屬閘極電極來製造。在此情況下，必須選擇性地移除雙重工作函數金屬閘極電極的其中之一。因此，實質複雜度增加，且製造成本增加。
一種示範性半導體裝置及其製造方法。該示範性半導體裝置包括雙重工作函數閘極堆疊，該等雙重工作函數閘極堆疊能夠獨立地控制N通道電晶體及P通道電晶體的定限電壓。
一種示範性半導體裝置及其製造方法。該示範性半導體裝置包括雙重工作函數閘極堆疊，該等雙重工作函數閘極堆疊能夠防止一閘極堆疊的有效工作函數在一後續製程期間改變。
一種用於製造半導體裝置的方法包含以下步驟：在一基板上方形成一閘極介電層；在該閘極介電層上方形成一含金屬層，該含金屬層含有一有效工作函數調整物種；在該含金屬層上方形成一抗反應層；增加該含金屬層中所含之該有效工作函數調整物種的量；及藉由蝕刻該抗反應層、該含金屬層與該閘極介電層而在該基板上形成一閘極堆疊。
一種用於製造半導體裝置的方法包含以下步驟：在一包括一第一區及一第二區之基板的整個表面上形成一閘極介電層；在該閘極介電層上方形成一富含氮的第一金屬氮化物層；在該第一金屬氮化物層上方形成一抗反應層；將一有效工作函數增加物種佈植至該富含 氮的第一金屬氮化物層中；從該第二區移除該抗反應層及該富含氮的第一金屬氮化物層；在包括形成於該第二區中之該閘極介電層之一所得結構的整個表面上形成一富含金屬的第二金屬氮化物層；藉由蝕刻該富含金屬的第二金屬氮化物層、該抗反應層、該富含氮的第一金屬氮化物層及該閘極介電層而在該第一區中形成一第一閘極堆疊；及藉由蝕刻該第二金屬氮化物及該閘極介電層而在該第二區中形成一第二閘極堆疊。
一種用於製造半導體裝置的方法，該方法包含以下步驟：在一包括一第一區及一第二區之基板的整個表面上形成一閘極介電層；形成一第一含金屬層，該第一含金屬層含有一第一有效工作函數調整物種；在該閘極介電層上方形成一抗反應層；增加該第一含金屬層中所含之該第一有效工作函數調整物種的量；從該第二區移除該抗反應層及該第一含金屬層；在包括形成於該第二區中之該閘極介電層之一所得結構的整個表面上形成一第二含金屬層，該第二含金屬層含有一第二有效工作函數調整物種；藉由蝕刻該第二含金屬層、該抗反應層、該第一含金屬層及該閘極介電層而在該第一區中形成一第一閘極堆疊；及藉由蝕刻該第二含金屬層及該閘極介電層而在該第二區中形成一第二閘極堆疊。
一種半導體裝置，包括：一基板，其包括一第一區及一第二區；一第一閘極堆疊，其係形成在該第一區的上方，該第一閘極堆疊包括一含有一第一有效工作函數調整物種的第一含金屬閘極電極、以及一形成在 該第一含金屬閘極電極上方的抗反應層；及一第二閘極堆疊，其係形成在該第二區的上方，該第二閘極堆疊包括一含有一第二有效工作函數調整物種的第二含金屬閘極電極。
該第一閘極堆疊可進一步包括一含金屬層，該含金屬層係形成在該抗反應層上方，該含金屬層包括與該第二含金屬閘極電極之材料相同的材料。該抗反應層可包括多晶矽。
該第一有效工作函數調整物種可包括氮。該第二有效工作函數調整物種可包括鈦。該第一含金屬閘極電極可包括氮化鈦(TiN)，該氮化鈦包括比鈦對氮之化學計量比更高比例的氮。該第二含金屬閘極電極可包括氮化鈦(TiN)，該氮化鈦包括比鈦對氮之化學計量比更高比例的鈦。
該第一閘極堆疊可包括一P通道電晶體的閘極堆疊。該第二閘極堆疊可包括一N通道電晶體的閘極堆疊。該第一閘極堆疊可進一步包括一第一介面層及一第一高k材料，其係形成在該第一含金屬閘極電極的下方，且該第二閘極堆疊可進一步包括一第二介面層及一第二高k材料，其係形成在該第二含金屬閘極電極的下方。
11‧‧‧基板
12‧‧‧介面層
13‧‧‧高k材料
14‧‧‧第一含金屬層
15‧‧‧氧
16‧‧‧氧
17‧‧‧雙極子
21‧‧‧基板
22‧‧‧隔離區
23‧‧‧介面層
24‧‧‧高k材料
25‧‧‧第一含金屬層
26‧‧‧抗反應層
27‧‧‧退火
28‧‧‧有效工作函數增加物種
29‧‧‧遮罩圖案
30‧‧‧第二含金屬層
31‧‧‧第一閘極堆疊
32‧‧‧第二閘極堆疊
101‧‧‧基板
102‧‧‧隔離區
201‧‧‧基板
202‧‧‧隔離區
301‧‧‧基板
302‧‧‧隔離區
304‧‧‧間隔物
400‧‧‧記憶卡
410‧‧‧控制器
420‧‧‧記憶體
500‧‧‧電子系統
510‧‧‧處理器
520‧‧‧晶片
530‧‧‧輸入/輸出裝置
540‧‧‧匯流排
100N‧‧‧第二閘極堆疊
100P‧‧‧第一閘極堆疊
103N‧‧‧第二介面層
103P‧‧‧第一介面層
104N‧‧‧第二閘極介電層
104P‧‧‧第一閘極介電層
105N‧‧‧第二含金屬閘極電極
105P‧‧‧第一含金屬閘極電極
106P‧‧‧抗反應層
107P‧‧‧含金屬層
108N‧‧‧第二源極與汲極
108P‧‧‧第一源極與汲極
200N‧‧‧第二閘極堆疊
200P‧‧‧第一閘極堆疊
203N‧‧‧第二介面層
203P‧‧‧第一介面層
204N‧‧‧第二閘極介電層
204P‧‧‧第一閘極介電層
205N‧‧‧第二含金屬閘極電極
205P‧‧‧第一含金屬閘極電極
206P‧‧‧抗反應層
207P‧‧‧含金屬層
208N‧‧‧第二源極與汲極
208P‧‧‧第一源極與汲極
209N‧‧‧第二通道區
209P‧‧‧第一通道區
23N‧‧‧第二介面層
23P‧‧‧第一介面層
24N‧‧‧第二高k材料
24P‧‧‧第一高k材料
25A‧‧‧第一含金屬層
25B‧‧‧第一含金屬層
25C‧‧‧第一含金屬層
25P‧‧‧第一含金屬閘極電極
26A‧‧‧抗反應層
26B‧‧‧結晶的抗反應層
26C‧‧‧抗反應層
26P‧‧‧抗反應層圖案
300N‧‧‧第二閘極堆疊
300P‧‧‧第一閘極堆疊
303N‧‧‧第二源極與汲極
303P‧‧‧第一源極與汲極
306N‧‧‧第二閘極介電層
306P‧‧‧第一閘極介電層
307N‧‧‧第二含金屬閘極電極
307P‧‧‧第一含金屬閘極電極
308P‧‧‧抗反應層
309P‧‧‧含金屬層
30N‧‧‧第二含金屬閘極電極
30P‧‧‧含金屬層圖案
33N‧‧‧第二源極與汲極
33P‧‧‧第一源極與汲極
第1圖為繪示一示範性半導體裝置的圖。
第2A至2H圖為繪示一用於製造半導體裝置之示範性方法的圖。
第3圖為用於解釋在其中防止互混之一狀態的圖。
第4A至4C圖為繪示一比較範例的圖，與一示範性實施例相比，其中在第一含金屬層上方並無設置抗反應層。
第5圖為繪示一示範性半導體裝置的圖。
第6圖為繪示一示範性半導體裝置的圖。
第7圖為一記憶卡的示意圖。
第8圖為繪示一電子系統的方塊圖。
各種實施例將在下文參照伴隨圖式更詳細地敘述。不過，本發明可以不同形式體現，且不應理解為受限於此處所提出的實施例。進一步而言，提供這些實施例，以便此揭示內容將更為深入而完整，並將充分地將本發明的範圍傳達予那些熟悉此項技術者。在本揭示內容的全文中，貫穿本發明的各個圖式與實施例之間，相似的元件符號指的是相似的零件。
圖式未必依照比例，且在一些例子中，可誇大比例，以清楚地繪示各實施例的特性。當稱一第一層位於一第二層「之上」或位於一基板「之上」時，不僅指的是該第一層直接形成在該第二層或該基板之上的情況，且亦指一第三層存在於該第一層及該第二層或該基板之間的情況。
第1圖為繪示一示範性半導體裝置的圖。
參照第1圖，基板101包括第一及第二區。 基板101可包括矽基板、矽鍺基板或矽披覆絕緣體(silicon-on-insulator,SOI)基板。第一及第二區係藉由隔離區102隔離。第一及第二區可包括電晶體區。舉例來說，第一區可為形成P通道電晶體處(PMOS)，且第二區可為形成N通道電晶體處(NMOS)。第一閘極堆疊100P係形成在第一區PMOS的基板101上方，且第二閘極堆疊100N係形成在第二區NMOS的基板101上方。第一源極108P及第一汲極108P係在基板101中形成於第一閘極堆疊100P的兩側。第二源極108N及第二汲極108N係在基板101中形成於第二堆疊100N的兩側。
第一閘極堆疊100P可包括循序堆疊的第一閘極介電層104P、第一含金屬閘極電極105P、抗反應層106P及含金屬層107P。第一閘極堆疊100P可進一步包括形成在第一閘極介電層104P及基板101之間的第一介面層103P。第一閘極堆疊100P可包括一第一有效工作函數調整物種。第一有效工作函數調整物種可包含在第一含金屬閘極電極105P之中。由於第一有效工作函數調整物種之故，第一閘極堆疊100P具有適用於P通道電晶體的有效工作函數。
第二閘極堆疊100N可包括循序堆疊的第二閘極介電層104N及第二含金屬閘極電極105N。第二閘極堆疊100N可進一步包括形成在第二閘極介電層104N及基板101之間的第二介面層103N。第二閘極堆疊100N可包括一第二有效工作函數調整物種。第二有效工作函數調整物種可包含在第二含金屬閘極電極105N之中。由 於第二有效工作函數調整物種之故，第二閘極堆疊100N具有適用於N通道電晶體的有效工作函數。
因此，第一區PMOS包括第一閘極堆疊100P，其包括具有第一有效工作函數的第一工作函數結構，且第二區NMOS包括第二閘極堆疊100N，其包括具有與第一有效工作函數相異之第二有效工作函數的第二工作函數結構。
半導體裝置的結構將更詳細地敘述如下。
首先，第一介面層103P及第二介面層103N可由相同材料構成，並可具有相同的厚度。第一介面層103P或第二介面層103N可包括氧化矽或氧氮化矽。舉例來說，第一介面層103P或第二介面層103N可包括SiO2或SiON。第一介面層103P及第二介面層103N作用於改善基板101及第一閘極介電層104P和第二閘極介電層104N間的介面特性，從而增強電子移動率特性。
第一閘極介電層104P及第二閘極介電層104N可由相同材料構成，並可具有相同的厚度。第一閘極介電層104P及第二閘極介電層104N可包括具有高介電常數的高k材料。高k材料具有比SiO2之介電常數(約3.9)更大的介電常數。此外，高k材料具有比SiO2大相當多的實體厚度及較小的等效氧化物厚度(EOT)。第一閘極介電層104P及第二閘極介電層104N可具有比第一及第二介面層103P及103N更大的介電常數。第一閘極介電層104P及第二閘極介電層104N可包括例如金屬氧化物、金屬矽酸鹽或金屬矽酸鹽氮化物。金屬氧化物可含 有例如鉿(Hf)、鋁(Al)、鑭(La)或鋯(Zr)。金屬氧化物可包括氧化鉿、氧化鋁、氧化鑭、氧化鋯或其組合。舉例來說，金屬氧化物可包括HfO2、Al2O3、La2O3、ZrO2或其組合。金屬矽酸鹽可含有例如Hf或Zr。舉例來說，金屬矽酸鹽可包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。金屬矽酸鹽氮化物可包括鉿矽酸鹽氮化物(HfSiON)、鋯矽酸鹽氮化物(ZrSiON)或其組合。
第一含金屬閘極電極105P可含有第一有效工作函數調整物種。由於第一有效工作函數調整物種之故，第一閘極堆疊100P具有適用於P通道電晶體的有效工作函數。第一含金屬閘極電極105P可包括一P型工作函數含金屬層。因此，第一含金屬閘極電極105P可變為一P型工作函數含金屬閘極電極。P型工作函數含金屬閘極電極可包括一具有約4.7eV或更大(約4.7eV至約5.1eV)之工作函數的材料。P型工作函數金屬具有與P型多晶矽之工作函數類似的值。P型工作函數含金屬閘極電極具有比矽之中間隙工作函數更大的有效工作函數。第一有效工作函數調整物種可包括一有效工作函數增加物種，以增加有效工作函數。由於含有有效工作函數增加物種，第一閘極堆疊100P的有效工作函數增加。就這樣，含有有效工作函數增加物種的第一含金屬閘極電極105P可稱為高有效工作函數材料。
有效工作函數增加物種可包括氮。第一含金屬閘極電極105P可包括氮來作為第一有效工作函數調整物種。第一含金屬閘極電極105P可包括含有第一有效 工作函數調整物種之一金屬氮化物。第一含金屬閘極電極105P可包括富含氮的金屬氮化物。此處，氮變為第一有效工作函數調整物種。金屬氮化物可包括氮化鈦。當第一有效工作函數調整物種包括氮時，第一含金屬閘極電極105P可包括富含氮的氮化鈦。富含氮的氮化鈦指的是氮化鈦含有比鈦對氮之化學計量比更高比例的氮。此後，將富含氮的氮化鈦稱為富含氮的TiN(富含N的TiN)。依據鈦對氮的組成物比，TiN具有不同的有效工作函數。舉例來說，富含氮的TiN可具有適用於P通道電晶體的P型有效工作函數。富含氮的TiN可藉由物理氣相沈積(PVD)來形成。因此，可輕易調整TiN內之鈦對氮的組成比。富含氮的TiN係形成為第一含金屬閘極電極105P。當形成富含氮的TiN時，可選擇性地控制氮的流量率，以調整氮對鈦的組成比。就這樣，可控制氮的流量率來形成具有P型工作函數的富含氮的TiN。富含氮的TiN可藉由原子層沈積(ALD)來形成。
第二含金屬閘極電極105N可含有第二有效工作函數調整物種。由於第二有效工作函數調整物種之故，第二閘極堆疊100N具有適用於N通道電晶體的有效工作函數。第二含金屬閘極電極105N可包括一N型工作函數含金屬層。因此，第二含金屬閘極電極105N可變為一N型工作函數含金屬閘極電極。N型工作函數含金屬閘極電極可包括一具有約4.3eV或更小之工作函數的材料。N型工作函數具有與N型多晶矽之工作函數類似的值。N型工作函數含閘極電極具有比矽之中 間隙工作函數更小的工作函數。第二有效工作函數調整物種可包括一有效工作函數減少物種，以減少有效工作函數。由於含有有效工作函數減少物種，第二閘極堆疊100N的有效工作函數減少。就這樣，含有有效工作函數減少物種的第二含金屬閘極電極105N可稱為低有效工作函數材料。
有效工作函數減少物種可包括金屬。第二含金屬閘極電極105N可包括金屬來作為第二有效工作函數調整物種。第二含金屬閘極電極105N可包括含有第二有效工作函數調整物種的金屬氮化物。第二含金屬閘極電極105N可包括富含金屬的金屬氮化物。此處，金屬變為第二有效工作函數調整物種。
作為第二含金屬閘極電極105N的金屬氮化物可包括TiN。當第二有效工作函數調整物種含有鈦時，第二含金屬閘極電極105N可包括富含鈦的氮化鈦。富含鈦的氮化鈦指的是氮化鈦含有比鈦對氮之化學計量比更高比例的鈦。依據鈦對氮的組成比，TiN具有不同的工作函數。舉例來說，富含鈦的TiN可具有適用於N通道電晶體的N型有效工作函數。富含鈦的TiN可藉由PVD來形成。因此，可輕易調整TiN內之鈦對氮的組成比。富含鈦的TiN係形成為第二含金屬閘極電極105N。當形成富含鈦的TiN時，可選擇性地控制氮的流量率，以調整鈦對氮的組成比。就這樣，可控制氮的流量率來形成具有N型有效工作函數的富含鈦的TiN。富含鈦的TiN可藉由ALD來形成。
形成在第一含金屬閘極電極105P上方的抗反應層106P及含金屬層107P可作為抗氧化層，以在一後續製程期間阻擋氧被引入第一含金屬閘極電極105P及第一閘極介電層104P。抗反應層106P可作用於防止第一含金屬閘極電極105P及含金屬層107P之間的互混(inter-mixing)。抗反應層106P含有一含矽層。抗反應層106P可包括多晶矽。
含金屬層107P可由與第二含金屬閘極電極105N相同的材料構成。因此，含金屬層107P可包括富含金屬的金屬氮化物。也就是說，含金屬層107P可包括富含鈦的TiN。雖然含金屬層107P包括高有效工作函數材料，第一含金屬閘極電極105P的工作函數並未因抗反應層106P而減少。第一閘極堆疊100P的有效工作函數係藉由第一含金屬閘極電極105P支配性地進行調整。雖然在下文敘述，含金屬層107P可在形成第二含金屬閘極電極105N時同時形成，且在一後續製程期間並未移除。
第一含金屬閘極電極105P及抗反應層106P可進行退火。退火可在含有第一有效工作函數調整物種的大氣中執行。退火可在含氮大氣下執行。氮係一有效工作函數增加物種。舉例來說，退火可在NH3大氣中於約700℃的溫度下持續執行約一小時。由於退火係在含有有效工作函數增加物種的大氣中執行，因此有效工作函數增加物種可注入第一含金屬閘極電極105P。因此，可進一步增加第一含金屬閘極電極105P中所含之有效工作函數增加物種的含量。結果，進一步增加第一閘極 堆疊100P的有效工作函數。此外，抗反應層106P係藉由退火來使之結晶。由於形成結晶的抗反應層106P因此進一步改善防止氧引入的效應及防止反應的效應。
第一源極108P及第一汲極108P可包括P型源極與汲極，且第二源極108N及第二汲極108N可包括N型源極與汲極。
參照第1圖，由於第一閘極堆疊100P包括為了增加有效工作函數而含有第一有效工作函數調整物種的第一含金屬閘極電極105P，因此第一閘極堆疊100P可獲得適用於P通道電晶體的高有效工作函數。因此，定限電壓可沿著正方向偏移。此外，由於通過退火將有效工作函數調整物種注入第一含金屬閘極電極105P，因此可進一步增加第一閘極堆疊100P的有效工作函數。此外，由於抗反應層106P係形成在第一含金屬閘極電極105P的上方，因此可防止第一含金屬閘極電極105P的工作函數在一後續製程期間減少。
此外，由於第二閘極堆疊100N包括為了減少有效工作函數而含有第二有效工作函數調整物種的第二含金屬閘極電極105N，因此第二閘極堆疊100N可獲得適用於N通道電晶體的低有效工作函數。因此，定限電壓可沿著負方向偏移。
參照第1圖，在CMOS裝置之一整合製程期間，可獨立地控制N通道電晶體及P通道電晶體的定限電壓。
第1圖的示範性半導體裝置可包括CMOS裝 置。不過，示範性半導體裝置並未受限於CMOS裝置。示範性半導體裝置可包括在其中形成N通道電晶體及P通道電晶體的任何半導體裝置。P通道電晶體可包括例如PMOSFET或PMISFET。N通道電晶體可包括例如NMOSFET或NMISFET。第一閘極堆疊100P及第二閘極堆疊100N具有高k金屬閘極(HKMG)結構，其包括高k材料及含金屬的閘極電極。
第2A至2H圖為繪示一製造半導體裝置之示範性方法的圖。此後，將敘述一製造示範性CMOS裝置的方法。不過，該示範性方法並未受限於製造CMOS裝置的方法，且可應用至在其中形成N通道電晶體及P通道電晶體的任何半導體裝置。此外，該示範性方法可分別應用至一用於製造N通道電晶體的方法及一用於製造P通道電晶體的方法。P通道電晶體可包括PMOSFET，且N通道電晶體可包括NMOSFET。
參照第2A圖，製備基板21。基板21可包括在其中形成電晶體的複數個區。複數個區可包括第一區PMOS及第二區NMOS。基板21可包括半導體材料。基板21可包括半導體基板。基板21可包括矽基板、矽鍺基板或矽披覆絕緣體(SOI)基板。
在基板21中形成隔離區22。隔離區22可通過淺溝渠隔離(STI)製程形成。舉例來說，在基板21上方形成一焊墊層，並使用一隔離遮罩(未繪示)蝕刻該焊墊層及基板21。因此，形成溝渠。在形成溝渠之後，以絕緣體填充溝渠，以形成隔離區22。隔離區22可包括 循序地形成於其中的壁氧化物、襯墊及填充介電質。該襯墊可藉由堆疊氮化矽及氧化矽來形成。氮化矽可包括Si3N4，且氧化矽可包括SiO2。該填充介電質可包括旋塗式介電質(SOD)。或者，隔離區22可包括氮化矽作為填充介電質。
雖然沒有繪示，但可執行一典型的井形成製程及一典型的通道形成製程。在第二區NMOS中形成P型井，並在第一區PMOS中形成N型井。為了形成P型井，可佈植例如硼(B)或BF2的P型摻質。此外，為了形成N型井，可佈植例如磷(P)或砷(As)的N型摻質。在井形成製程之後，可通過典型的通道形成製程形成N通道及P通道。N通道可形成在第二區NMOS中，且P通道可形成在第一區PMOS中。為了形成P通道，可佈植例如磷或砷的N型摻質。為了形成N通道，可佈植例如硼的P型摻質。定限電壓係藉由將N型摻質佈植到P通道電晶體的通道區中來設定，但在降低定限電壓方面有所限制。
在一示範性實施例中，由於P通道區中含有鍺，因此可控制能帶間隙來進一步降低定限電壓。為了在P通道區中內含鍺，可將鍺離子佈植到基板中。此外，可通過磊晶生長來形成矽鍺。
在基板21上方形成介面層23。高k材料24係形成在介面層23的上方。在形成介面層23之前，可執行清洗製程。清洗製程使用包括氫氟酸(HF)的溶液。由於執行清洗製程，因此可移除基板21之表面上的原生 氧化物。同時，可藉由氫來鈍化基板21之表面上的任何懸空鍵，以抑制原生氧化物的生長，直到執行一後續製程為止。
介面層23可包括氧化矽或氮氧化矽。舉例來說，介面層23可包括SiO2或SiON。介面層23作用於改善基板21及高k材料24之間的介面特性，從而增強電子遷移率特性。若介面層23係以氧化矽製成，則氧化矽可藉由熱氧化法來形成或藉由使用臭氧的濕式方法來生長。特別地，若欲用作介面層23的氧化矽係藉由使用臭氧的濕式方法來生長，且高k材料24為含鉿的矽酸鹽材料，則富含鉿的鉿矽酸鹽(HfSiO)可在高k材料24的形成期間形成。因此，增加高k材料24的介電常數。介面層23係形成為約5Å至約13Å的厚度。高k材料24可包括具有高介電常數的高k材料。
高k材料24可由與第一區PMOS及第二區NMOS中相同的材料構成。高k材料24具有比用作普通閘極介電層之SiO2之介電常數(約3.9)更大的介電常數。此外，高k材料24具有比SiO2大相當多的實體厚度及較小的EOT。高k材料24可具有比介面層23更大的介電常數。
高k材料24可包括例如金屬氧化物、金屬矽酸鹽或金屬矽酸鹽氮化物。金屬氧化物可包括例如Hf、Al、La或Zr。金屬氧化物可包括例如氧化鉿、氧化鋁、氧化鑭、氧化鋯或其組合。舉例來說，金屬氧化物可包括HfO2、Al2O3、La2O3、ZrO2或其組合。金屬矽酸鹽可 包括例如Hf或Zr。舉例來說，金屬矽酸鹽可包括HfSiO、ZrSiO或其組合。舉例來說，金屬矽酸鹽氮化物可包括鉿矽酸鹽氮化物(HfSiON)、鋯矽酸鹽氮化物(ZrSiON)或其組合。
由於高k材料24係同時形成在第一及第二區PMOS及NMOS中，製程因而簡化。與此同時，在第一區PMOS及第二區NMOS中，可使用不同材料作為高k材料24。高k材料24的形成製程可包括適當的沈積技術。舉例來說，形成製程可包括化學氣相沈積(CVD)、低壓CVD(LPCVD)、電漿增強CVD(PECVD)、金屬有機CVD(MOCVD)、原子層沈積(ALD)或電漿增強ALD(PEALD)。為了形成均勻的層，可應用ALD或PEALD。高k材料24可形成為約15Å至約60Å的厚度。
在一示範性實施例中，可使用金屬矽酸鹽氮化物作為高k材料24。為了形成金屬矽酸鹽氮化物作為高k材料24，可首先形成金屬矽酸鹽，之後，可循序執行氮化製程及退火製程。氮化製程可包括電漿氮化。因此，將氮注入高k材料24。舉例來說，當高k材料24為HfSiON時，首先可形成HfSiO，之後可藉由氮化製程來形成HfSiON。就這樣，當氮注入金屬矽酸鹽時，可增加介電常數，且金屬矽酸鹽的結晶可在一後續的熱製程期間加以抑制。電漿氮化製程可在約400℃至約600℃的溫度下執行。此外，在電漿氮化期間，氬(Ar)及氮(N2)的氣體混合物可用作反應氣體。由於在電漿氮化期間，金屬矽酸鹽係暴露至氮電漿，因此金屬矽酸鹽變為金屬 矽酸鹽氮化物。作為用於氮電漿的氮來源，除了N2之外可使用另一氣體。舉例來說，氮來源可包括氨(NH3)或聯氨(N2H4)。在氮化製程之後，執行退火製程。由於在氮化製程之後執行退火製程，退火製程指的是後氮化退火。通過電漿氮化，金屬矽酸鹽的表面具有富含氮的狀態。當執行退火製程時，注入金屬矽酸鹽的氮原子可均勻地在金屬矽酸鹽的內部擴散。退火製程可在氮氣(N2)大氣下於約500℃至約900℃的溫度下執行。
通過上述一系列的金屬矽酸鹽形成製程、氮化製程及退火製程，金屬矽酸鹽氮化物可形成為高k材料24。當金屬矽酸鹽氮化物係用於形成高k材料24時，可增加介電常數。此外，結晶在一後續的熱製程期間可加以抑制。高k材料24可變為閘極介電層。
參照第2B圖，第一含金屬層25A係形成在高k材料24的上方。第一含金屬層25A可形成在包括高k材料24的基板21的整個表面上。第一含金屬層25A可含有第一有效工作函數調整物種。由於第一有效工作函數調整物種之故，第一含金屬層25A具有適用於P通道電晶體的工作函數。因此，第一含金屬層25A可變為P型工作函數含金屬層。P型工作函數含金屬層可包括具有約4.7eV至約5.2eV之有效工作函數的材料。
第一含金屬層25A中所含的第一有效工作函數調整物種可包括有效工作函數增加物種，以增加有效工作函數。第一含金屬層25A具有第一工作函數。由於第一含金屬層25A含有有效工作函數增加物種，因此第 一工作函數可改變為比第一工作函數更大的第二工作函數。舉例來說，第一工作函數可包括中間隙工作函數。第二工作函數具有約4.7eV或更大的值。因此，第一含金屬層25A變為高有效工作函數材料。有效工作函數增加物種可包括氮。
第一含金屬層25A可包括富含氮的金屬氮化物。金屬氮化物可包括TiN。第一含金屬層25A可包括含有有效工作函數增加物種的TiN。第一含金屬層25A可包括氮作為有效工作函數增加物種。因此，第一含金屬層25A可包括富含氮的TiN。富含氮的TiN指的是TiN含有比鈦對氮之化學計量比更高比例的氮。依據鈦對氮的組成比，TiN具有不同的工作函數。舉例來說，含有較高比例之氮的富含氮的TiN具有適用於P通道電晶體的有效工作函數。另一方面，含有較高比例之鈦的富含鈦的TiN具有適用於N通道電晶體的有效工作函數。因此，富含鈦的TiN可具有低有效工作函數。富含氮的TiN可藉由PVD來形成。因此，可輕易控制TiN內之鈦對氮的組成比。由於第一含金屬層25A具有適用於P通道電晶體的高有效工作函數，因此富含氮的TiN係形成為第一含金屬層25A。當形成富含氮的TiN時，選擇性地控制氮的流量率，以調整鈦對氮的組成比。舉例來說，氮的流量率可控制為約20sccm至約200sccm。就這樣，氮的流量率可控制為形成具有約4.7eV至約5.1eV之高工作函數的富含氮的TiN。富含氮的TiN可藉由ALD來形成。
參照第2C圖，抗反應層26A係形成在第一含金屬層25A的上方。抗反應層26A可作為抗氧化層，以阻擋氧在一後續製程期間被引入第一含金屬層25A。此外，抗反應層26A可作用於防止第一含金屬層25A及一後續的第二含金屬層之間的反應。抗反應層26A包括一含矽層。抗反應層26A可包括多晶矽。
參照第2D圖，執行退火27。退火27可在含有有效工作函數調整物種的大氣中執行。退火27可在含氮大氣下執行。氮係一有效工作函數增加物種。舉例來說，退火27可在NH3大氣中於約700℃的溫度下持續執行約一小時。由於退火27係在含有有效工作函數增加物種的大氣中執行，因此有效工作函數增加物種28可注入第一含金屬層25A。因此，可進一步增加第一含金屬層25A中所含之有效工作函數增加物種的含量。結果，進一步增加第一含金屬層25A的工作函數。此外，抗反應層26A係藉由退火27來使之結晶。由於使抗反應層26A結晶，因此進一步改善抗反應層26A的抗反應效應。
由於在含有有效工作函數增加物種的大氣下執行退火27，因此第一含金屬層25A便轉換為第一含金屬層25B，其有效工作函數增加物種的含量增加。此外，抗反應層26A係轉換為結晶的抗反應層26B。
參照第2E圖，形成遮罩圖案29。遮罩圖案29係用作蝕刻阻障，以移除第二區NMOS中的抗反應層26B及第一含金屬層25B。因此，第一含金屬層係留在第一區PMOS中，如元件符號25C所指示的。此外，抗 反應層係留在第一區PMOS中，如元件符號26C所指示的。由於第一含金屬層及抗反應層兩者均自第二區NMOS移除，因此暴露出高k材料24。
參照第2F圖，移除遮罩圖案29，之後在基板21的整個表面上形成第二含金屬層30。第二含金屬層30可含有第二有效工作函數調整物種。由於第二有效工作函數調整物種之故，第二含金屬層30具有適用於N通道電晶體的工作函數。因此，第二含金屬層30可變為N型工作函數含金屬層。N型工作函數含金屬層可包括具有約4.1eV至約4.5eV之工作函數的材料。第二有效工作函數調整物種可包括一有效工作函數減少物種，以減少有效工作函數。第二含金屬層30具有第三工作函數。由於第二含金屬層30含有有效工作函數減少物種，因此第三工作函數可改變為比第三工作函數更小的第四工作函數。舉例來說，第三工作函數可包括中間隙工作函數。第四工作函數具有約4.5eV或更小的值。因此，第二含金屬層30變為低有效工作函數材料。第二有效工作函數調整物種可包括鈦。
第二含金屬層30可包括富含金屬的金屬氮化物。金屬氮化物可包括TiN。第二含金屬層30可包括含有第二有效工作函數調整物種的TiN。第二含金屬層30可包括鈦作為第二有效工作函數物種。因此，第二含金屬層30可包括富含鈦的TiN。富含鈦的TiN指的是TiN含有比鈦對氮之化學計量比更高比例的鈦。依據鈦對氮的組成比，TiN具有不同的工作函數。富含鈦的TiN 可藉由PVD來形成。因此，可輕易調整TiN內之鈦對氮的組成比。由於第二含金屬層30具有適用於N通道電晶體的低有效工作函數，因此富含鈦的TiN係形成為第二含金屬層30。當形成富含鈦的TiN時，選擇性地控制氮的流量率，以調整氮對鈦的組成比。就這樣，氮的流量率可控制為形成具有約4.5eV或更小之工作函數的富含鈦的TiN。富含鈦的TiN可藉由ALD來形成。
當形成第二含金屬層30時，第一含金屬層25C及第二含金屬層30之間的反應係藉由第一區PMOS中的抗反應層26C來防止。也就是說，第一含金屬層25C及第二含金屬層30之間的互混不會發生。因此，由於可省略移除第一區PMOS中之第二含金屬層30的製程，因此簡化了製造製程。與此同時，當未設置抗反應層26C時，鈦係從第二含金屬層30擴散，從而減少第一含金屬層25C的工作函數。在一示範性實施例中，由於在第一含金屬層25C上方形成抗反應層26C，因此可防止第一含金屬層25C的工作函數由於第二含金屬層30而減少。
雖未繪示，可在包括第二含金屬層30之所得結構的整個表面上進一步形成含低電阻金屬的層。含低電阻金屬層可包括鎢。含低電阻金屬的層作用於降低閘極堆疊的電阻。
參照第2G圖，使用閘極遮罩(未繪示)執行閘極圖案化製程。舉例來說，第二含金屬層30、抗反應層26C、第一含金屬層25C、高k材料24及介面層23係經過循序蝕刻，以形成第一閘極堆疊31。此外，第二含金 屬層30、高k材料24及介面層23係經過循序蝕刻，以形成第二閘極堆疊32。第一及第二閘極堆疊31及32可藉由一個閘極遮罩同時圖案化。
因此，第一閘極堆疊31係形成在第一區PMOS的基板21上方，且第二閘極堆疊32係形成在第二區NMOS的基板21上方。
第一閘極堆疊31可包括循序堆疊的第一介面層23P、第一高k材料24P、第一含金屬閘極電極25P、抗反應層圖案26P及含金屬層圖案30P。第一含金屬閘極電極25P係藉由蝕刻第一含金屬層25C而形成。抗反應層圖案26P係藉由蝕刻抗反應層26C而形成。含金屬層圖案30P係藉由蝕刻第二含金屬層30而形成。第一含金屬閘極電極25P含有第一有效工作函數調整物種。第一有效工作函數調整物種包括有效工作函數增加物種。含金屬層圖案30P對第一閘極堆疊31之有效工作函數中的變動不具有任何效應。也就是說，第一閘極堆疊31的有效工作函數係藉由第一含金屬閘極電極25P來調整。
第二閘極堆疊32可包括循序堆疊的第二介面層23N、第二高k材料24N及第二含金屬閘極電極30N。第二含金屬閘極電極30N係藉由蝕刻第二含金屬層30而形成。第二含金屬閘極電極30N含有第二有效工作函數調整物種。第二有效工作函數調整物種包括有效工作函數減少物種。因此，第二閘極堆疊32的有效工作函數係藉由第二含金屬閘極電極30N來調整。
第一介面層23P及第二介面層23N係藉由蝕 刻介面層23而形成。第一高k材料24P及第二高k材料24N係藉由蝕刻高k材料24而形成。
就這樣，一示範性半導體裝置具有雙重工作函數閘極堆疊，其包括具有不同有效工作函數的第一及第二閘極堆疊31及32。
參照第2H圖，在閘極圖案化製程之後，可執行在此項技術中已知的製程。舉例來說，可執行源極/汲極形成製程之類。源極與汲極可包括第一源極與汲極33P及第二源極與汲極33N。第一源極與汲極33P係形成在第一區PMOS中。第二源極與汲極33N係形成在第二區NMOS中。第一源極與汲極33P包括P型摻質，且第二源極與汲極33N包括N型摻質。
隨著第一源極與汲極33P及第二源極與汲極33N的形成，形成第一電晶體及第二電晶體。第一電晶體包括第一閘極堆疊31及第一源極與汲極33P。第二電晶體包括第二閘極堆疊32及第二源極與汲極33N。第一電晶體可包括P通道電晶體。第二電晶體可包括N通道電晶體。因此，包括N通道電晶體及P通道電晶體的CMOS電路便形成在基板21中。CMOS電路具有雙重工作函數閘極堆疊。
根據上述方法，由於第一閘極堆疊31包括含有有效工作函數增加物種的第一含金屬閘極電極25P，因此可調整第一電晶體的定限電壓。舉例來說，當第一電晶體包括P通道電晶體時，可降低P通道電晶體的定限電壓。此外，第一閘極堆疊31的有效工作函數增加物 種，係在整個於含有有效工作函數增加物種的大氣下執行退火過程期間獲得補償。因此，有效工作函數可進一步增加，以進一步降低定限電壓。
由於第二閘極堆疊32包括含有有效工作函數減少物種的第二含金屬閘極電極30N，因此可調整第二電晶體的定限電壓。
根據一示範性實施例，在CMOS電路的整合製程期間，可獨立地調整N通道電晶體及P通道電晶體的定限電壓。
第3圖為用於解釋在其中防止互混之一狀態的圖。
參照第3圖，可見到第一及第二含金屬層25及30之間的互混係藉由抗反應層26來防止，甚至在退火(Annealed @PMOS)之後以及在沈積狀態(As-dep @PMOS)中亦然。
第4A至4C圖為繪示一比較範例的圖，與一示範性實施例相比，其中在第一含金屬層上方並無設置抗反應層。
參照第4A至4C圖，介面層12係形成在基板11的上方，且高k材料13係形成在介面層12的上方。第一含金屬層14係形成在高k材料13的上方。第一含金屬層14可以和上述示範性實施例相同的方式包括富含氮的TiN。
在形成閘極堆疊之後，可在一後續製程期間引入氧15。由於氧15通過第一含金屬層14滲入高k材 料13，因此高k材料13的氧16移動至第一含金屬層14。因此，在高k材料13中形成氧空洞Vo，並在第一含金屬層14中形成氧填隙子Io。當形成氧空洞Vo時，高k材料13變為正電性(+)，且當形成氧填隙子Io時，第一含金屬層14變為負電性(-)。就這樣，在兩材料之間形成具有正電性(+)及負電性(-)的雙極子17。由於在第一含金屬層14及高k材料13之間形成雙極子17，因此閘極堆疊的有效工作函數減少。當有效工作函數減少時，電晶體的定限電壓無可避免地增加。
不過，在一示範性實施例中，抗反應層圖案26P係形成在第一含金屬閘極電極25P的上方，以便防止氧被引入第一含金屬閘極電極25P。因此，可抑制在第一含金屬閘極電極25P及第一高k材料24P之間形成雙極子。結果，可防止第一閘極堆疊31的有效工作函數減少。此外，當形成第一含金屬層25A時，第一含金屬層25A係控制為含有有效工作函數增加物種，且有效工作函數增加物種係在後續退火27期間注入。因此，第一閘極堆疊31的有效工作函數可進一步增加。
第5圖為繪示一示範性半導體裝置的圖。
參照第5圖，基板201包括第一及第二區。基板201可包括矽基板、矽鍺基板或矽披覆絕緣體(SOI)基板。第一及第二區可藉由隔離區202隔離。第一及第二區可包括電晶體區。舉例來說，第一區為形成P通道電晶體處(PMOS)，且第二區為形成N通道電晶體處(NMOS)。第一閘極堆疊200P係形成在第一區PMOS的 基板201上方，且第二閘極堆疊200N係形成在第二區NMOS的基板201上方。第一源極208P及第一汲極208P係在基板201中形成於第一閘極堆疊200P的兩側。第二源極208N及第二汲極208N係在基板201中形成於第二閘極堆疊200N的兩側。第一通道區209P可形成在第一閘極堆疊200P的下方。第二通道區209N可形成在第二閘極堆疊200N的下方。第一通道區209P可含有鍺。第一通道區209P可包括矽鍺通道區。第二通道區209N可包括矽通道區。因此，當P通道電晶體包括第一閘極堆疊200P時，第一通道區209P變為P通道區。當N通道電晶體包括第二閘極堆疊200N時，第二通道區209N變為N通道區。
第一閘極堆疊200P可包括循序堆疊的第一閘極介電層204P、第一含金屬閘極電極205P、抗反應層206P及含金屬層207P。第一閘極堆疊200P可進一步包括第一介面層203P，其係形成在第一閘極介電層204P及基板201之間。第一閘極堆疊200P可包括一第一有效工作函數調整物種。第一有效工作函數調整物種可包含在第一含金屬閘極電極205P之中。由於第一有效工作函數調整物種之故，第一閘極堆疊200P具有適用於P通道電晶體的有效工作函數。
第二閘極堆疊200N可包括循序堆疊的第二閘極介電層204N及第二含金屬閘極電極205N。第二閘極堆疊200N可進一步包括形成在第二閘極介電層204N及基板201之間的第二介面層203N。第二閘極堆疊200N 可包括一第二有效工作函數調整物種。第二有效工作函數調整物種可包含在第二含金屬閘極電極205N之中。由於第二有效工作函數調整物種之故，第二閘極堆疊200N具有適用於N通道電晶體的有效工作函數。
就這樣，第一區PMOS及第二區NMOS包括具有不同有效工作函數的第一閘極堆疊200P及第二閘極堆疊200N。
一示範性半導體裝置將詳細敘述如下。
首先，第一介面層203P及第二介面層203N可由相同材料構成，並可具有相同的厚度。第一介面層203P或第二介面層203N可包括氧化矽或氮化矽。舉例來說，第一介面層203P或第二介面層203N可包括SiO2或SiON。第一介面層203P及第二介面層203N作用於改善基板201及第一閘極介電層204P和第二閘極介電層204N間的介面特性，從而增強電子移動率特性。
第一閘極介電層204P及第二閘極介電層204N可由相同材料構成，並可具有相同的厚度。第一閘極介電層204P及第二閘極介電層204N可包括具有高介電常數的高k材料。高k材料具有比SiO2之介電常數(約3.9)更大的介電常數。此外，高k材料具有比SiO2大相當多的實體厚度及較小的EOT。第一閘極介電層204P及第二閘極介電層204N可具有比第一介面層203P及第二介面層203N更大的介電常數。第一閘極介電層204P或第二閘極介電層204N可包括例如金屬氧化物、金屬矽酸鹽或金屬矽酸鹽氮化物。金屬氧化物可包括例如鉿 (Hf)、鋁(Al)、鑭(La)或鋯(Zr)。金屬氧化物可包括例如氧化鉿、氧化鋁、氧化鑭、氧化鋯或其組合。舉例來說，金屬氧化物可包括HfO2、Al2O3、La2O3、ZrO2或其組合。金屬矽酸鹽可包括例如Hf或Zr。舉例來說，金屬矽酸鹽可包括矽酸鉿(HfSiO)、矽酸鋯(ZrSiO)或其組合。金屬矽酸鹽氮化物可包括鉿矽酸鹽氮化物(HfSiON)、鋯矽酸鹽氮化物(ZrSiON)或其組合。
第一含金屬閘極電極205P可含有第一有效工作函數調整物種。由於第一有效工作函數調整物種之故，第一閘極堆疊200P具有適用於P通道電晶體的有效工作函數。第一含金屬閘極電極205P可包括一P型工作函數含金屬層。因此，第一含金屬閘極電極205P可變成一P型工作函數含金屬閘極電極。P型工作函數含金屬閘極電極可包括一具有約4.7eV或更大(例如，約4.7eV至約5.1eV)之工作函數的材料。P型工作函數具有與P型多晶矽之工作函數類似的值。P型工作函數含金屬閘極電極具有比矽之中間隙工作函數更大的工作函數。第一有效工作函數調整物種可包括一有效工作函數增加物種，以增加有效工作函數。由於含有有效工作函數增加物種，因此第一閘極堆疊200P的有效工作函數增加。就這樣，含有有效工作函數增加物種的第一含金屬閘極電極205P可稱為高有效工作函數材料。
有效工作函數增加物種可包括氮。第一含金屬閘極電極205P可包括氮作為第一有效工作函數調整物種。第一含金屬閘極電極205P可包括含有第一有效工 作函數調整物種之金屬氮化物。第一含金屬閘極電極205P可包括富含氮的金屬氮化物。此處，富含的氮變為第一有效工作函數調整物種。金屬氮化物可包括氮化鈦。當第一有效工作函數調整物種包括氮時，第一含金屬閘極電極205P可包括富含氮的氮化鈦。富含氮的氮化鈦指的是氮化鈦含有比鈦對氮之化學計量比更高比例的氮。此後，將富含氮的氮化鈦稱為富含氮的TiN(富含N的TiN)。依據鈦對氮的組成比，TiN具有不同的有效工作函數。舉例來說，富含氮的TiN可具有適用於P通道電晶體的P型有效工作函數。富含氮的TiN可藉由PVD來形成。因此，可輕易調整TiN內之鈦對氮的組成比。富含氮的TiN係形成為第一含金屬閘極電極205P。當形成富含氮的TiN時，可選擇性地控制氮的流量率，以調整氮對鈦的組成比。就這樣，可控制氮的流量率來形成具有P型工作函數的富含氮的TiN。富含氮的TiN可藉由ALD來形成。
第二含金屬閘極電極205N可含有第二有效工作函數調整物種。由於第二有效工作函數調整物種之故，第二閘極堆疊200N具有適用於N通道電晶體的有效工作函數。第二含金屬閘極電極205N可包括一N型工作函數含金屬層。因此，第二含金屬閘極電極205N可變為一N型工作函數含金屬閘極電極。N型工作函數含金屬閘極電極可包括一具有約4.3eV或更小之工作函數的材料。N型工作函數具有與N型多晶矽之工作函數類似的值。N型工作函數含金屬閘極電極具有比矽之中 間隙工作函數更小的工作函數。第二工作函數調整物種可包括一有效工作函數減少物種，以減少有效工作函數。由於含有有效工作函數減少物種，第二閘極堆疊200N的有效工作函數減少。就這樣，含有有效工作函數減少物種的第二含金屬閘極電極205N可稱為低有效工作函數材料。有效工作函數減少物種可包括金屬。第二含金屬閘極電極205N可包括金屬來作為第二有效工作函數調整物種。第二含金屬閘極電極205N可包括含有第二有效工作函數調整物種的金屬氮化物。第二含金屬閘極電極205N可包括富含金屬的金屬氮化物。此處，富含的金屬變為第二有效工作函數調整物種。
作為第二含金屬閘極電極205N的金屬氮化物可包括氮化鈦。當第二有效工作函數調整物種包括鈦時，第二含金屬閘極電極205N可包括富含鈦的TiN。富含鈦的氮化鈦指的是氮化鈦含有比鈦對氮之化學計量比更高比例的鈦。依據鈦對氮的組成比，TiN具有不同的工作函數。舉例來說，富含鈦的TiN可具有適用於N通道電晶體的N型有效工作函數。富含鈦的TiN可藉由PVD來形成。因此，可輕易調整TiN內之鈦對氮的組成比。富含鈦的TiN係形成為第二含金屬閘極電極205N。當形成富含鈦的TiN時，可選擇性地控制氮的流量率，以調整鈦對氮的組成比。就這樣，可控制氮的流量率來形成具有N型有效工作函數的富含鈦的TiN。富含鈦的TiN可藉由ALD來形成。
形成在第一含金屬閘極電極205P上方的抗 反應層206P及含金屬層207P可作為抗氧化層，以在一後續製程期間阻擋氧被引入第一含金屬閘極電極205P及第一閘極介電層204P。抗反應層206P可作用於防止第一含金屬閘極電極205P及含金屬層207P之間的互混。抗反應層206P含有一含矽層。抗反應層206P可包括多晶矽。
含金屬層207P可由與第二含金屬閘極電極205N相同的材料構成。因此，含金屬層207P可包括相當於高有效工作函數材料的富含金屬的金屬氮化物。也就是說，含金屬層207P可包括富含鈦的TiN。雖然含金屬層207P包括高有效工作函數材料，但第一含金屬閘極電極205P的工作函數並未因抗反應層206P而減少。第一閘極堆疊200P的有效工作函數係藉由第一含金屬閘極電極205P支配性地進行調整。雖然在下文敘述，但含金屬層207P可在形成第二含金屬閘極電極205N時同時形成，且在一後續製程期間並未移除。
第一含金屬閘極電極205P及抗反應層206P可進行退火。退火可在含有第一有效工作函數調整物種的大氣下執行。退火可在含氮大氣中執行。氮係一有效工作函數增加物種。舉例來說，退火可在NH3大氣中於約700℃的溫度下持續執行約一小時。由於退火係在含有有效工作函數增加物種的大氣中執行，因此有效工作函數增加物種可注入第一含金屬閘極電極205P。因此，可進一步增加第一含金屬閘極電極205P中所含之有效工作函數增加物種的含量。結果，進一步增加第一閘極 堆疊200P的有效工作函數。此外，抗反應層206P係藉由退火來使之結晶。由於形成結晶的抗反應層206P，因此進一步改善防止氧引入的效應及防止反應的效應。
第一源極與汲極208P可包括P型源極與汲極，且第二源極與汲極208N可包括N型源極與汲極。
在第5圖中，由於第一閘極堆疊200P包括為了增加有效工作函數而含有第一有效工作函數調整物種的第一含金屬閘極電極205P，因此第一閘極堆疊200P可獲得適用於P通道電晶體的高有效工作函數。此外，有效工作函數調整物種係通過退火注入第一含金屬閘極電極205P，從而進一步增加有效工作函數。此外，抗反應層206P係形成在第一含金屬閘極電極205P的上方，從而防止第一含金屬閘極電極205P的有效工作函數在一後續製程期間減少。由於在第一閘極堆疊200P下方形成含鍺的第一通道區209P，能帶間隙減少因而發生。因此，可調整定限電壓。
由於形成包括抗反應層206P及經過退火之含有第一有效工作函數調整物種之第一含金屬閘極電極205P的第一閘極堆疊200P，且在第一閘極堆疊200P下方形成含鍺的第一通道區209P，因此可輕易調整包括第一閘極堆疊200P之電晶體的定限電壓。
此外，由於第二閘極堆疊200N包括為了減少有效工作函數而含有第二有效工作函數調整物種的第二含金屬閘極電極205N，因此第二閘極堆疊200N可獲得適用於N通道電晶體的低有效工作函數。
根據一示範性實施例，在CMOS裝置的整合製程期間，可獨立地調整N通道電晶體及P通道電晶體的定限電壓。
示範性半導體裝置為CMOS裝置。不過，示範性半導體裝置並未受限於CMOS裝置，而可應用至在其中形成N通道電晶體及P通道電晶體的任何半導體裝置。P通道電晶體可包括例如PMOSFET或PMISFET。N通道電晶體可包括例如NMOSFET或NMISFET。
第6圖為繪示一示範性半導體裝置的圖。第6圖繪示藉由閘極最後製程(gate-last process)形成的CMOS裝置，該製程指的是形成源極與汲極，之後再形成閘極堆疊的製程。
參照第6圖，隔離區302係形成在基板301中。虛擬閘極堆疊(未繪示)及間隔物304係形成在基板301的上方。第一源極303P與第一汲極303P及第二源極303N與第二汲極303N係形成在基板301中。之後，可執行用於激活的退火。
移除虛擬閘極堆疊，之後形成第一閘極堆疊300P及第二閘極堆疊300N。用於形成第一及第二閘極堆疊300P及300N的方法可如上文針對第1、2A至2H圖及第5圖所敘述般地執行。
第一閘極堆疊300P可包括循序堆疊的第一閘極介電層306P、第一含金屬閘極電極307P、抗反應層308P及含金屬層309P。第一閘極堆疊300P可進一步包括形成在第一閘極介電層306P及基板301之間的第一介 面層304P。第一閘極堆疊300P可包括一第一有效工作函數調整物種。第一有效工作函數調整物種可包含在第一含金屬閘極電極307P之中。由於第一有效工作函數調整物種之故，第一閘極堆疊300P具有適用於P通道電晶體的有效工作函數。
第二閘極堆疊300N可包括循序堆疊的第二閘極介電層306N及第二含金屬閘極電極307N。第二閘極堆疊300N可進一步包括形成在第二閘極介電層306N及基板301之間的第二介面層304N。第二閘極堆疊300N可包括一第二有效工作函數調整物種。第二有效工作函數調整物種可包含在第二含金屬閘極電極307N之中。由於第二有效工作函數調整物種之故，第二閘極堆疊300N具有適用於N通道電晶體的有效工作函數。
第一區PMOS及第二區NMOS分別包括具有不同有效工作函數的第一閘極堆疊300P及第二閘極堆疊300N。第一閘極堆疊300P及第二閘極堆疊300N的詳細敘述可基於上文針對第1、2A至2H圖及第5圖的敘述。
在一示範性實施例中，可在第一閘極堆疊300P的下方形成含鍺的通道區。此外，可在第二閘極堆疊300N的下方形成矽通道區。
一示範性CMOS裝置可應用至DRAM(動態隨機存取記憶體)。不過，在不受限於此的情況下，CMOS裝置可應用至例如SRAM(靜態隨機存取記憶體)、快閃記憶體、FeRAM(鐵電隨機存取記憶體)、MRAM(磁性隨機 存取記憶體)或PRAM(相變隨機存取記憶體)。
第7圖為一記憶卡的示意圖。參照第7圖，記憶卡400可包括控制器410及記憶體420。控制器410及記憶體420可交換電訊號。舉例來說，記憶體420及控制器410可根據控制器410的命令交換資料。因此，記憶卡400可在記憶體420中儲存資料或從記憶體420將資料輸出至外部。記憶體420在其特定部分(例如，周邊電路單元)中可包括上述的CMOS裝置。記憶卡400可用作各種可攜式裝置的資料儲存媒介。舉例來說，記憶卡400可包括記憶棒卡、智慧媒體卡(SM)、保全數位卡(SD)、迷你保全數位卡(mini SD)或多媒體卡(MMC)。
第8圖為繪示一電子系統的方塊圖。參照第8圖，電子系統500可包括處理器510、輸入/輸出裝置530及晶片520，其通過匯流排540執行資料通訊。處理器510作用於執行程式操作以及控制電子系統500。輸入/輸出裝置530可用於輸入或輸出電子系統500的資料。電子系統500可連接至例如個人電腦或網路的外部裝置，並通過輸入/輸出裝置530與外部裝置交換資料。晶片520可儲存用於處理器510之操作的碼與資料，並可處理一部分由處理器510指派的操作。舉例來說，晶片520可包括上述CMOS裝置。電子系統500可形成需要晶片520的各種電子控制裝置。舉例來說，電子系統500可應用至行動電話、MP3播放器、導航系統、固態硬碟(SSD)或家用電器。
根據一示範性實施例，含有較高比例之有效 工作函數調整物種的含金屬閘極電極可形成為增加閘極堆疊的有效工作函數。此外，通過後續的退火製程，可進一步增加含金屬閘極電極中所含之有效工作函數調整物種的含量。結果，可增加閘極堆疊的有效工作函數，以進一步降低電晶體的定限電壓。
雖然已為了說明目的敘述示範性實施例，那些熟悉此項技術者當明白，在不偏離由下列之申請專利範圍所定義之本發明的精神與範圍的情況下，可作出各種變化及修改。
101‧‧‧基板
102‧‧‧隔離區
100N‧‧‧第二閘極堆疊
100P‧‧‧第一閘極堆疊
103N‧‧‧第二介面層
103P‧‧‧第一介面層
104N‧‧‧第二閘極介電層
104P‧‧‧第一閘極介電層
105N‧‧‧第二含金屬閘極電極
105P‧‧‧第一含金屬閘極電極
106P‧‧‧抗反應層
107P‧‧‧含金屬層
108N‧‧‧第二源極與汲極
108P‧‧‧第一源極與汲極

Claims (22)

  1. 一種用於製造半導體裝置的方法，該方法包含以下步驟：在一基板上方形成一閘極介電層；在該閘極介電層上方形成一含金屬層，該含金屬層含有一有效工作函數調整物種；在該含金屬層上方形成一抗反應層；藉由在含有該有效工作函數調整物種之大氣中退火該含金屬層，增加該含金屬層中所含之該有效工作函數調整物種的量；及於該含金屬層執行退火之後，藉由蝕刻該抗反應層、該含金屬層及該閘極介電層而在該基板上形成一閘極堆疊。
  2. 如申請專利範圍第1項所述之方法，其中該有效工作函數調整物種包括一有效工作函數增加物種，以增加該閘極堆疊的有效工作函數。
  3. 如申請專利範圍第1項所述之方法，其中該有效工作函數調整物種包括氮。
  4. 如申請專利範圍第1項所述之方法，其中該含金屬層包括一富含氮的金屬氮化物，且該有效工作函數調整物種包括氮。
  5. 如申請專利範圍第1項所述之方法，其中該含金屬層包括氮化鈦，該氧化鈦包括比鈦對氮之化學計量比更高比例的氮。
  6. 如申請專利範圍第1項所述之方法，其中該抗反應層 包括多晶矽。
  7. 一種用於製造半導體裝置的方法，該方法包含以下步驟：在一包括一第一區及一第二區之基板的整個表面上形成一閘極介電層；在該閘極介電層上方形成一富含氮的第一金屬氮化物層；在該第一金屬氮化物層上方形成一抗反應層；將一有效工作函數增加物種注入該富含氮的第一金屬氮化物層；從該第二區移除該抗反應層及該富含氮的第一金屬氮化物層；在包括形成於該第二區中之該閘極介電層之所得結構的整個表面上形成一富含金屬的第二金屬氮化物層；藉由蝕刻該富含金屬的第二金屬氮化物層、該抗反應層、該富含氮的第一金屬氮化物層及該閘極介電層而在該第一區中形成一第一閘極堆疊；及藉由蝕刻該富含金屬的第二金屬氮化物及該閘極介電層而在該第二區中形成一第二閘極堆疊。
  8. 如申請專利範圍第7項所述之方法，其中該富含氮的第一金屬氮化物層包括氮化鈦(TiN)，該氮化鈦含有比鈦對氮之化學計量比更高比例的氮。
  9. 如申請專利範圍第7項所述之方法，其中該富含金屬的第二金屬氮化物層包括氮化鈦(TiN)，該氮化鈦含有 比鈦對氮之化學計量比更高比例的鈦。
  10. 如申請專利範圍第7項所述之方法，其中該注入一有效工作函數增加物種的步驟包含：在一含氮大氣中退火該富含氮的第一金屬氮化物層。
  11. 如申請專利範圍第7項所述之方法，其中該抗反應層包括多晶矽。
  12. 一種用於製造半導體裝置的方法，該方法包含以下步驟：在一包括一第一區及一第二區之基板的整個表面上形成一閘極介電層；形成一第一含金屬層，該第一含金屬層含有一第一有效工作函數調整物種；在該閘極介電層上方形成一抗反應層；增加該第一含金屬層中所含之該第一有效工作函數調整物種的量；從該第二區移除該抗反應層及該第一含金屬層；在包括形成於該第二區中之該閘極介電層之所得結構的整個表面上形成一第二含金屬層，該第二含金屬層含有一第二有效工作函數調整物種；藉由蝕刻該第二含金屬層、該抗反應層、該第一含金屬層及該閘極介電層而在該第一區中形成一第一閘極堆疊；及藉由蝕刻該第二含金屬層及該閘極介電層而在該第二區中形成一第二閘極堆疊。
  13. 如申請專利範圍第12項所述之方法，其中該增加該第一有效工作函數調整物種的量的步驟包含：在含有該第一有效工作函數調整物種之一大氣中退火該第一含金屬層。
  14. 如申請專利範圍第12項所述之方法，其中該第一有效工作函數調整物種包括一有效工作函數增加物種，以增加該第一閘極堆疊的有效工作函數。
  15. 如申請專利範圍第12項所述之方法，其中該第一有效工作函數調整物種包括氮。
  16. 如申請專利範圍第12項所述之方法，其中該第二有效工作函數調整物種包括一有效工作函數減少物種，以減少該第二閘極堆疊的有效工作函數。
  17. 如申請專利範圍第12項所述之方法，其中該第二有效工作函數調整物種包括鈦。
  18. 如申請專利範圍第12項所述之方法，其中該第一含金屬層包括氮化鈦(TiN)，該氮化鈦包括比鈦對氮之化學計量比更高比例的氮。
  19. 如申請專利範圍第12項所述之方法，其中該第二含金屬層包括氮化鈦(TiN)，該氮化鈦包括比鈦對氮之化學計量比更高比例的鈦。
  20. 如申請專利範圍第12項所述之方法，其中該抗反應層包括多晶矽。
  21. 如申請專利範圍第12項所述之方法，其中該第一閘極堆疊包括一P通道電晶體的閘極堆疊。
  22. 如申請專利範圍第12項所述之方法，其中該第二閘極堆疊包括一N通道電晶體的閘極堆疊。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337296B2 (en) * 2013-07-22 2016-05-10 GlobalFoundries, Inc. Integrated circuits having a metal gate structure and methods for fabricating the same
KR102178827B1 (ko) * 2014-02-13 2020-11-13 삼성전자 주식회사 Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치
KR102374052B1 (ko) 2016-02-26 2022-03-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102338487B1 (ko) * 2016-05-10 2021-12-10 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US10522358B2 (en) * 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and methods of forming same
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
CN111293118B (zh) * 2018-12-10 2023-07-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11637180B2 (en) 2021-01-28 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same
CN115117160B (zh) * 2022-08-30 2023-01-31 睿力集成电路有限公司 半导体结构及其形成方法
KR102603515B1 (ko) * 2022-11-03 2023-11-20 (주)이큐테크플러스 고밀도 라디컬을 이용하여 개선된 계면 및 박막을 형성하는 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476926B1 (ko) * 2002-07-02 2005-03-17 삼성전자주식회사 반도체 소자의 듀얼 게이트 형성방법
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
KR100843223B1 (ko) * 2007-01-03 2008-07-02 삼성전자주식회사 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법
KR100868768B1 (ko) 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
US7625791B2 (en) * 2007-10-29 2009-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. High-k dielectric metal gate device structure and method for forming the same
EP2112687B1 (en) * 2008-04-22 2012-09-19 Imec Method for fabricating a dual workfunction semiconductor device and the device made thereof
US8129797B2 (en) 2008-06-18 2012-03-06 International Business Machines Corporation Work function engineering for eDRAM MOSFETs
JP2011003717A (ja) * 2009-06-18 2011-01-06 Panasonic Corp 半導体装置及びその製造方法
US20110006524A1 (en) * 2009-07-09 2011-01-13 Chun-Mu Chou Wind turbine with stable power output
KR101178826B1 (ko) 2009-07-29 2012-09-03 캐논 아네르바 가부시키가이샤 반도체 장치 및 그 제조 방법
JP4802286B2 (ja) * 2009-08-28 2011-10-26 富士フイルム株式会社 光電変換素子及び撮像素子
US8067806B2 (en) * 2009-09-11 2011-11-29 United Microelectronics Corp. Gate structures of CMOS device and method for manufacturing the same
US8860150B2 (en) 2009-12-10 2014-10-14 United Microelectronics Corp. Metal gate structure
US8343839B2 (en) 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
KR101282343B1 (ko) * 2010-07-30 2013-07-04 에스케이하이닉스 주식회사 금속게이트를 갖는 반도체장치 및 그 제조 방법
JP2012049227A (ja) * 2010-08-25 2012-03-08 Renesas Electronics Corp 半導体集積回路装置および半導体集積回路装置の製造方法

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