CN104143534B - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠；在衬底中进行掺杂形成源漏区；在源漏区上形成应力衬层；执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性。依照本发明的半导体器件制造方法，在形成双应力衬层之后再进行退火以激活源漏区内掺杂剂，降低了NMOS区上张应力氮化硅衬层在dHF下刻蚀速率，避免了栅极两侧凹槽出现，提高了器件性能以及可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
背景技术
在90nm节点后，各种新技术逐渐被采用以提高器件的性能。其中之一是应力技术，在源漏区中和/或上形成氮化硅或者类金刚石无定形碳（DLC）材质的应力衬层（liner），用于提高沟道区载流子迁移率从而提高器件的驱动性能。另一方面，后栅（gate-last）制程中高K金属栅（HK/MG）工艺逐渐被应用用来解决随着器件不断的减小而带来的挑战，例如减小器件尺寸同时还能有效控制阈值电压。
目前，双应力衬层技术（dual stress liner，DSL）技术由于与常规工艺兼容性高且成本较低从而被各大厂商采用。该技术通常是在衬底中形成了NMOS与PMOS之后，利用掩模来选择性在NMOS或者PMOS上沉积第一应力层，通过控制PECVD、磁控溅射等沉积工艺的参数来使得例如氮化硅的第一应力层具有预期的应力类型以及大小，例如0.5～2GPa的张应力。然后再次利用掩模在另一器件也即PMOS或者NMOS上形成第二应力层，同样通过控制工艺参数使得第二应力层具有不同的应力类型和/或大小，例如1～4GPa的压应力。
然而，在常规工艺中DSL与后栅HK/MG集成会存在问题。如表1所示，常规张应力氮化硅在dHF中的腐蚀速率比较快，远大于热氧以及TEOS（以TEOS为原料而CVD制备的氧化硅基材料，以下简称TEOS）、压应力氮化硅的腐蚀速率，所以在去除假栅（特别是氧化硅的假栅介质层）时张应力氮化硅（通常位于NMOS区域）会受到明显的腐蚀，在栅极的两侧出现凹槽，这样在后续的HKMG填充时这个凹槽也将被填充进去，这将导致器件的集成电容增加以及存在短路的风险，降低了器件的性能以及可靠性。
表1
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种双应变应力层的制造方法，能避免NMOS区域张应力氮化硅层受到侵蚀，有效提高器件性能以及可靠性。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠；在衬底中进行掺杂形成源漏区；在源漏区上形成应力衬层；执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性。
其中，形成源漏区的步骤进一步包括：以栅极堆叠为掩模，对衬底进行轻掺杂离子注入形成轻掺杂源漏（LDD）区和/或晕状（halo）源漏掺杂区；在栅极堆叠两侧衬底上形成栅极侧墙；在栅极侧墙两侧衬底中形成重掺杂源漏区。
其中，形成重掺杂源漏区的步骤进一步包括：以栅极侧墙为掩模，对衬底进行重掺杂离子注入形成重掺杂源漏区；或者以栅极侧墙为掩模，刻蚀衬底形成源漏沟槽，并在源漏沟槽中外延形成应力源漏区，外延形成应力源漏区的同时进行原位掺杂形成重掺杂源漏区。
其中，应力源漏区材质包括SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C及其组合，并且具有朝向沟道区突出的部分以增强沟道区应力。
其中，栅极侧墙包括氮化硅、氧化硅、非晶碳、DLC及其组合。
其中，栅极堆叠为假栅极堆叠，并且执行退火之后进一步包括步骤：在应力衬层上形成层间介质层；平坦化层间介质层直至暴露假栅极堆叠；去除假栅极堆叠，在层间介质层中留下栅极沟槽；在栅极沟槽中填充高k材料的栅极介质层和金属材料的栅极导电层。
其中，填充栅极沟槽之后进一步包括：刻蚀层间介质层形成暴露源漏区的源漏接触孔；在源漏接触孔中源漏区上形成金属硅化物；在金属硅化物上填充接触金属层形成接触塞。
其中，应力衬层包括位于NMOS上的张应力衬层以及位于PMOS上的压应力衬层。
其中，应力衬层的材质包括氮化硅、DLC及其组合。
其中，退火温度为500～1200摄氏度，退火时间为1ms～10min。
其中，假栅极堆叠包括假栅极绝缘层、假栅极材料以及假栅极盖层。其中，假栅极绝缘层为氧化硅。
其中，采用湿法腐蚀去除假栅极堆叠。其中，湿法腐蚀液包括dHF、dBOE。
依照本发明的半导体器件制造方法，在形成双应力衬层之后再进行退火以激活源漏区内掺杂剂，降低了NMOS区上张应力氮化硅衬层在dHF下刻蚀速率，避免了栅极两侧凹槽出现，提高了器件性能以及可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图7为依照本发明的制造方法各步骤的剖面示意图；以及
图8为依照本发明的器件制造方法的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了避免了栅极两侧凹槽出现、提高了器件性能以及可靠性的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下图1至图7各个剖视图中左侧部分代表NMOS，右侧部分代表PMOS，两者之间并非完全直接接触、紧邻，而是可以根据布图布线需要合理设置各个晶体管有源区的相对位置关系（例如各自分布在不同阱区内）。图中所示仅为了简化示意所需，并非意在限定本发明的技术方案。
如图1所示，在衬底1中形成多个晶体管，至少包括一个NMOS与一个PMOS。
提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅（Si）、单晶体锗（Ge）、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。
优选地，在衬底1中形成浅沟槽隔离（STI）2。例如通过等离子体干法刻蚀、反应离子刻蚀（RIE）或者四甲基氢氧化铵（TMAH）湿法腐蚀硅基衬底1，在衬底1中形成多个浅沟槽（未示出），然后通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等常用工艺在浅沟槽中沉积氧化硅、氮氧化硅等绝缘材质形成STI2。如图1所示，STI2间隔出了多个有源区，左侧有源区代表将用于形成NMOS区域，右侧有源区代表将用于形成PMOS区域。进一步地，优选利用掩模分别对衬底1由STI2包围出的有源区进行衬底掺杂注入，形成p-的NMOS衬底阱区或者n-的PMOS衬底阱区。
随后，在有源区中衬底上形成栅极堆叠3。通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺依次沉积形成栅极介质3A、栅极材料层3B以及优选地栅极盖层3C。在本发明一个实施例中，器件采用后栅工艺形成，因此栅极堆叠3是假栅极堆叠，假栅极介质层3A是氧化硅，假栅极材料层3B是多晶硅、非晶硅、非晶锗、非晶碳等材料，假栅极盖层3C是氮化硅。在本发明另一实施例中，采用前栅工艺形成器件，因此栅极堆叠3保留到最后，栅极介质层3A是氧化硅、氮氧化硅、高k材料，其中高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层；栅极材料层3B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层3B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。优选地，栅极导电层3B与栅极绝缘层3A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层（未示出），阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。栅极盖层3C仍然可以是氮化硅。随后，采用干法工艺刻蚀上述各个栅极堆叠材料层3A～3C以形成栅极堆叠3。
以栅极堆叠3为掩模，对衬底进行轻掺杂，形成了轻掺杂源漏结构（LDD）或者晕状掺杂结构（halo）。例如分别衬底1中有源区垂直注入不同的掺杂离子形成轻掺杂的源漏区（可以包括NMOS区域的轻掺杂漏区1NLD和源区1NLS，以及PMOS区域的轻掺杂漏区1PLD和源区1PLS），对有源区倾斜注入不同的掺杂离子以形成halo结构（图中虚线椭圆框所示，未采用附图标记）。
优选地，如图1所示，在NMOS或者PMOS的有源区衬底中还形成了应力源漏区1SS、1SD。利用栅极堆叠3为掩模，刻蚀衬底1形成源漏沟槽，在源漏沟槽中通过PECVD、MBE、ALD、MOCVD等工艺外延形成应力源漏区1SS、1SD，其材质不同于衬底1的Si，而是可以包括更高应力的SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C等及其组合。如图1所示，源漏沟槽以及随后外延形成的应力源漏区具有矩形垂直侧壁之外其他复杂的剖面形态，例如为梯形、倒梯形、Σ型等，优选地具有朝向沟道区突出的部分以增强沟道区应力。虽然实施例以及附图中仅显示了在PMOS区域形成应力源漏区，但是也可以同时在NMOS区域形成不同材料的应力源漏区。
随后，在栅极堆叠3两侧的源漏区上形成栅极侧墙4。采用LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等常用工艺沉积形成侧墙材料层，随后通过刻蚀去除部分侧墙材料层，仅在栅极堆叠3两侧保留而形成栅极侧墙4。在本发明一个优选实施例中，栅极侧墙4如图1所示包括多个叠层，分别是氮化硅、非晶碳（优选ALD工艺）的第一侧墙4A（具有垂直形貌），氧化硅（优选PECVD、HDPCVD或者热氧化、化学氧化）的第二侧墙4B（具有L型结构，也即具有平行于第一侧墙4A的垂直的第一部分4B1，以及平行于衬底1表面的水平的第二部分4B2），以及氮化硅或者DLC材质（优选PECVD或者磁控溅射工艺，以进一步提高栅极侧墙对沟道区的应力，从而增强沟道区载流子迁移率）的第三侧墙4C（第三侧墙4C位于第二侧墙4B的水平的第二部分4B2之上，具有略微倾斜的侧面形貌）。在本发明其他实施例中，栅极侧墙4可以为单一材料，例如氮化硅或者DLC，可以具有或者不具有应力。
以栅极侧墙4为掩模，分别对NMOS和PMOS的源漏区进行重掺杂，分别形成了掺杂浓度较高、结深较厚的重掺杂漏区1NHD/1PHD、重掺杂源区1NHS/1PHS。掺杂工艺可以是执行垂直离子注入，也可以是在外延形成应力源漏区1SS、1SD同时进行原位掺杂。以上各处的掺杂剂可以包括N、C、F、P、Cl、As、B、In、Sb、Ga、Si、Ge等及其组合。
值得注意的是，与以往注入形成源漏区之后立即进行退火激活掺杂剂不同，在本发明技术方案中，仅对源漏进行注入或者原位掺杂，退火激活的步骤则暂停并且挪至后续图3所示步骤。
如图2所示，在器件上形成双应力衬层5，覆盖了STI2、源漏区以及栅极堆叠3和栅极侧墙4。形成工艺例如是PECVD、磁控溅射、MBE、ALD等，应力衬层5材质例如是氮化硅、DLC及其组合。例如先用掩模覆盖第二种类型的MOS（例如PMOS），在第一种类型（例如NMOS）MOS上沉积第一衬层5A，控制沉积工艺使其具有第一应力类型（例如张应力）以及第一应力大小（例如0.5～1GPa）。随后用掩模覆盖第一种MOS（NMOS），在第二MOS（PMOS）上沉积第二衬层5B，控制沉积工艺使其具有第二应力类型（例如压应力）以及第二应力大小（例如1～2GPa）。自然，上述第一、第二应力衬层的材质可以相同或者不同，第一、第二应力的类型和大小可以相同或者不同，这完全依照MOS类型以及沟道区载流子迁移率控制所需而设定，并且这些层的形成先后顺序也可以对调。
如图3所示，执行退火，以激活源漏区中的掺杂剂。例如在500～1200摄氏度下热处理1ms～10min（火炉退火、尖峰退火、快速退火RTA等常用工艺，工艺参数依照掺杂剂浓度和结深所需设定），使得源漏区中注入或者原位掺杂的掺杂剂激活，使得源漏区具有与衬底有源区不同的掺杂类型和浓度。值得注意的是，与此同时，NMOS区上张应力的第一应力衬层5A薄膜较疏松同时其中的含氢量较高，经过高温退火比如源漏S/D退火后，张应力氮化硅中的氢含量显著降低，同时薄膜变得更加致密（也即退火除了激活源漏掺杂剂之外，还进一步提高了应力衬层特别是张应力层5B的致密性），从而降低了其在dHF中的腐蚀速率。在本发明一个实施例中，采用上述退火之后，应力衬层5A在dHF中的刻蚀速率从表1的降低至约这已经接近了稍后层间介质层（例如TEOS）的刻蚀速率，从而在采用dHF去除假栅介质及栅氧时在栅极堆栈的两侧不会出现凹槽，这样就解决了DSL与后栅HKMG集成的问题。
如图4所示，在整个器件上形成层间介质层（ILD）6。通过旋涂、喷涂、丝网印刷、CVD、PVD等工艺形成氧化硅、TEOS、低k材料等材料的ILD6，其中低k材料包括但不限于有机低k材料（例如含芳基或者多元环的有机聚合物）、无机低k材料（例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG）、多孔低k材料（例如二硅三氧烷（SSQ）基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物）。
随后如图5所示，采用CMP、回刻等工艺平坦化ILD6直至暴露栅极堆叠3。
在后栅工艺中，优选地如图6所示，去除假栅极堆叠3，在ILD6中留下栅极沟槽（未示出），并在栅极沟槽中沉积形成最终的栅极堆叠7。去除假栅极堆叠3，可以采用湿法腐蚀，例如热磷酸针对氮化硅，TMAH针对多晶硅、非晶硅，强酸（硫酸、硝酸）以及强氧化剂（臭氧、双氧水）组合针对非晶碳、DLC，HF基腐蚀液（稀释HF或者BOE，BOE为缓释刻蚀剂，NH4F与HF混合溶液）针对氧化硅，由此去除假栅极盖层5C、假栅极材料层5B以及假栅极绝缘层5A，直至暴露衬底1有源区（沟道区）顶部。此外，也可以采用各向异性的干法刻蚀，调节碳氟基气体的配比，使得底部刻蚀速率大于侧壁刻蚀速率（刻蚀比例如大于5:1并优选10～15:1），由此刻蚀形成垂直侧壁形貌的栅极沟槽。采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺，在栅极沟槽中形成了栅极堆叠7。栅极堆叠7至少包括高k材料的栅极绝缘层7A以及金属基材料的栅极导电层78B。高k材料包括但不限于包括选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料（其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数），或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层10B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层7B中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层7B与栅极绝缘层7A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层（未示出），阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。如图6所示，栅极绝缘层7A包围了栅极导电层7B的底部以及侧面，形成了U型结构。
如图7所示，形成源漏接触。在ILD6上涂覆光刻胶并曝光显影形成图形（未示出），以光刻胶图形为掩模，依次刻蚀ILD6、应力衬层5A/5B，直至暴露源漏区，形成接触孔。刻蚀方法优选各向异性的干法刻蚀，例如等离子干法刻蚀或者RIE。优选地，在接触孔中蒸发、溅射、MOCVD、MBE、ALD形成金属层（未示出），其材质例如Ni、Pt、Co、Ti、W等金属以及金属合金。在250～1000摄氏度下退火1ms～10min，使得金属或金属合金与源漏区中所含的Si元素反应形成金属硅化物8，以降低接触电阻。随后通过MOCVD、MBE、ALD、蒸发、溅射等工艺，形成了接触金属层9。层9优选延展性较好、填充率较高、电阻率较低并且相对低成本的材料，例如包括W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au等金属、这些金属的合金、以及这些金属的相应氮化物。最后，可以进一步CMP平坦化接触金属层9直至暴露ILD6，形成了最终的接触塞（plug）。
依照本发明的半导体器件制造方法，在形成双应力衬层之后再进行退火以激活源漏区内掺杂剂，降低了NMOS区上张应力氮化硅衬层在dHF下刻蚀速率，避免了栅极两侧凹槽出现，提高了器件性能以及可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种半导体器件制造方法，包括：
在衬底上形成假栅极堆叠；
在衬底中进行掺杂形成源漏区；
在源漏区上形成应力衬层，应力衬层的材质包括氮化硅、类金刚石无定形碳及其组合；
执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性使得应力衬层在此后去除假栅极堆叠过程中在稀释氢氟酸中的刻蚀速率接近此后将要形成在应力衬层上的层间介质层的刻蚀速率；
在应力衬层上形成层间介质层；
去除假栅极堆叠，在层间介质层中留下栅极沟槽。
2.如权利要求1的半导体器件制造方法，其中，形成源漏区的步骤进一步包括：
以假栅极堆叠为掩模，对衬底进行轻掺杂离子注入形成轻掺杂源漏(LDD)区和/或晕状(halo)源漏掺杂区；
在假栅极堆叠两侧衬底上形成栅极侧墙；
在栅极侧墙两侧衬底中形成重掺杂源漏区。
3.如权利要求2的半导体器件制造方法，其中，形成重掺杂源漏区的步骤进一步包括：
以栅极侧墙为掩模，对衬底进行重掺杂离子注入形成重掺杂源漏区；或者
以栅极侧墙为掩模，刻蚀衬底形成源漏沟槽，并在源漏沟槽中外延形成应力源漏区，外延形成应力源漏区的同时进行原位掺杂形成重掺杂源漏区。
4.如权利要求3的半导体器件制造方法，其中，应力源漏区材质包括SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C及其组合，并且具有朝向沟道区突出的部分以增强沟道区应力。
5.如权利要求2的半导体器件制造方法，其中，栅极侧墙包括氮化硅、氧化硅、非晶碳、类金刚石无定形碳及其组合。
6.如权利要求1的半导体器件制造方法，其中，在应力衬层上形成层间介质层之后、去除假栅极堆叠之前进一步包括平坦化层间介质层直至暴露假栅极堆叠；以及在去除假栅极堆叠之后进一步包括在栅极沟槽中填充高k材料的栅极介质层和金属材料的栅极导电层。
7.如权利要求6的半导体器件制造方法，其中，填充栅极沟槽之后进一步包括：
刻蚀层间介质层形成暴露源漏区的源漏接触孔；
在源漏接触孔中源漏区上形成金属硅化物；
在金属硅化物上填充接触金属层形成接触塞。
8.如权利要求1的半导体器件制造方法，其中，应力衬层包括位于NMOS上的张应力衬层以及位于PMOS上的压应力衬层。
9.如权利要求1的半导体器件制造方法，其中，退火温度为500～1200摄氏度，退火时间为1ms～10min。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |