CN105225937B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有伪栅结构；对所述伪栅结构两侧的衬底进行掺杂形成掺杂区；在所述衬底表面以及伪栅结构表面形成层间介质层；对所述层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除所述伪栅结构直至暴露出衬底表面，在所述层间介质层内形成凹槽；在所述凹槽底部的衬底表面形成栅介质层；对所述栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。本发明在不增加热预算的情况下，提高层间介质层和栅介质层的性能，且防止掺杂区的掺杂离子过度扩散，优化半导体器件的电学性能和可靠性。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制作领域技术，特别涉及半导体器件的形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题是当前极具挑战性的问题之一。
半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极材料，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。
尽管高k栅介质材料以及金属栅电极材料的引入，在一定程度上能够减小半导体器件的漏电流，然而现有技术中半导体器件的电学性能和可靠性仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在不增加热预算的条件下，提高层间介质层的致密度以及栅介质层的性能，从而提高半导体器件的电学性能和可靠性。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面形成有伪栅结构；在所述伪栅结构两侧的衬底内形成掺杂区；在所述衬底表面以及伪栅结构表面形成层间介质层；对所述层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除所述伪栅结构直至暴露出衬底表面，在所述层间介质层内形成凹槽；在所述凹槽底部的衬底表面形成栅介质层；对所述栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。
可选的，所述第二步退火处理的退火时长小于第一步退火处理的退火时长，且所述第二步退火处理的退火温度大于第一步退火处理的退火温度。
可选的，所述第一步退火处理的工艺参数为：退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒。
可选的，所述第二步退火处理的工艺参数为：退火温度为1100度至1300度，退火时长为0.05毫秒至10毫秒。
可选的，采用流动性化学气相沉积工艺或高纵宽比化学气相沉积工艺形成所述层间介质层。
可选的，所述高纵宽比化学气相沉积工艺的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体流量为20sccm至2000sccm，氧源气体流量为10sccm至1000sccm，反应腔室压强为1毫托至50托，反应腔室温度为450度至800度。
可选的，在第一步退火处理之前，所述层间介质层覆盖于伪栅结构顶部表面；在第一步退火处理之后，还包括步骤：去除高于伪栅结构顶部表面的层间介质层，使层间介质层顶部与伪栅结构顶部表面齐平。
可选的，所述栅介质层包括：位于凹槽底部的界面层、位于界面层表面以及凹槽侧壁表面的高k栅介质层。
可选的，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
可选的，所述高k栅介质层的材料为LaO、AlO、BaZrO、HfSiO、HfZrO、HfZrON、HfLaO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、Al2O3、Si3N4或钛酸锶钡。
可选的，还包括步骤：在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述凹槽。
可选的，所述栅导电层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
可选的，在形成掺杂区之前，在所述伪栅结构侧壁形成侧墙。
可选的，在形成所述掺杂区之前，还包括步骤：刻蚀所述伪栅结构两侧部分厚度的衬底形成开口；采用选择性外延工艺形成填充满所述开口的应力层。
可选的，所述应力层的材料为SiGe、SiC、SiGeB或SiCP。
可选的，所述应力层的材料为SiGeB时，B原子浓度为1E18atom/cm3至3E20atom/cm3；所述应力层的材料为SiCP时，P原子浓度为1E15atom/cm3至5E18atom/cm3。
可选的，所述掺杂区的掺杂离子为N型离子或P型离子。
可选的，形成的半导体器件为平面半导体结构或鳍式场效应管。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在伪栅结构两侧的衬底内形成掺杂区；在衬底表面以及伪栅结构表面形成层间介质层；对层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除伪栅结构形成凹槽；在凹槽底部形成栅介质层；对栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。本发明实施例在对掺杂区进行第一步退火处理的同时对层间介质层进行第一步退火处理，在对掺杂区进行第二步退火处理的同时对栅介质层进行第二步退火处理，有效的减少了热预算，避免了对层间介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，避免了对栅介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，且在经历第一步退火处理后提高了层间介质层的性能，在经历第二步退火处理后提高了栅介质层的性能，降低刻蚀工艺对层间介质层的刻蚀速率，提高了形成的半导体器件的电学性能和可靠性。
并且，本发明实施例对层间介质层进行第一步退火处理的退火温度与对掺杂区进行第一步退火处理的退火温度相同，与现有技术相比，层间介质层经历的退火温度更高，形成的层间介质层的致密度更好。同时，本发明实施例对栅介质层进行第二步退火处理的退火温度与对掺杂区进行第二步退火处理的退火温度相同，与现有技术相比，栅介质层经历的退火温度更高，形成的栅介质层的性能更优良，从而提高半导体器件的电学性能和可靠性。
进一步，本发明实施例中，第二步退火处理的退火时长小于第一步退火处理的退火时长，减小了第二步退火处理过程中掺杂区掺杂离子扩散能力，有效的避免在第二步退火处理过程中掺杂区的掺杂离子过度扩散；且第二步退火处理的退火温度大于第一步退火处理的退火温度，使得第二次激活掺杂区的掺杂区离子的激活程度高，保证掺杂区的掺杂区离子全部被激活，从而进一步提高半导体器件的电学性能。
进一步，本发明实施例中第一步退火处理的工艺的退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒，层间介质层经历的退火温度较高且退火时长较长，从而有效的提高层间介质层的致密度，降低刻蚀工艺对层间介质层的刻蚀速率。
进一步，本发明实施例中，栅介质层厚度小于层间介质层的厚度，在经历退火时长较短的第二步退火处理即可提高栅介质层的质量；且第二步退火处理的退火温度为1100度至1300度，退火时长为0.05毫秒至10毫秒，在较高温度下保证掺杂区的掺杂离子被完全激活，并且由于退火时长较短可进一步减小掺杂区掺杂离子的扩散。
更进一步，本发明实施例在伪栅结构两侧的衬底内形成应力层，所述应力层向沟道区施加应力作用，提高载流子迁移率，从而提高半导体器件的驱动性能。
附图说明
图1为一实施例半导体器件形成方法的流程示意图；
图2至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能和可靠性仍有待提高。
针对半导体器件的形成方法进行研究，半导体器件的形成过程包括以下步骤：步骤S101、提供衬底，在所述衬底表面形成有伪栅结构，所述伪栅结构侧壁形成有侧墙；步骤S102、以所述侧墙为掩膜，对所述伪栅结构两侧的衬底进行掺杂形成掺杂区，对所述掺杂区进行第一退火处理，激活掺杂区的掺杂离子；步骤S103、在所述衬底表面形成层间介质层，且所述层间介质层顶部与伪栅结构顶部表面齐平；步骤S104、去除所述伪栅结构，在所述层间介质层内形成凹槽；步骤S105、在所述凹槽底部的衬底表面形成栅介质层，在所述栅介质层表面形成栅电极层，且所述栅电极层填充满所述凹槽。
所述伪栅结构包括伪栅介质层以及位于伪栅介质层表面的伪栅电极层，所述伪栅介质层的材料为氧化硅。为了获得更低的等效栅氧化层厚度，在去除伪栅结构时，伪栅结构中的伪栅介质层也需要刻蚀去除，使凹槽底部的衬底表面被暴露出来，以利于在凹槽底部的衬底表面形成界面层，进而在界面层表面以及凹槽侧壁形成高k栅介质层。
随着半导体器件尺寸的不断减小，相邻伪栅结构之间的距离越来越小，在相邻伪栅结构之间的衬底表面形成层间介质层的难度越来越大，伪栅结构底部和衬底表面之间拐角处的层间介质层内容易出现孔洞；为了降低形成层间介质层的工艺难度，提高层间介质层的填充效果，采用流动性化学气相沉积工艺(FCVD)或高纵宽比化学气相沉积工艺(HARPCVD)取代传统的沉积工艺，形成填充效果更好的层间介质层。
然而，尽管采用上述工艺形成的层间介质层的填充效果好，层间介质层材料的致密度变低，导致刻蚀工艺对层间介质层的刻蚀速率增加。且由于层间介质层的材料和伪栅介质层的材料相同或相近，当刻蚀去除伪栅介质层时，所述刻蚀工艺也会对层间介质层造成刻蚀，且所述刻蚀工艺对层间介质层的刻蚀速率与对伪栅介质层的刻蚀速率几乎相同，严重影响半导体器件的电学性能和可靠性。
为了降低刻蚀工艺对层间介质层的刻蚀速率，提出对层间介质层进行第二退火处理的解决方法，以期提高层间介质层的致密层。然而，由于在形成层间介质层之前形成了掺杂区，且为激活掺杂区的掺杂离子，所述掺杂区经历了第一退火处理，掺杂区的掺杂离子分布具有较为严格的控制；为了尽量降低第二退火处理对掺杂区离子分布的影响，防止掺杂离子过度扩散，第二退火处理的温度应该低于第一退火处理的温度(例如，第一退火处理的温度为1000度至1100度，第二退火处理的温度为600度至750度)，层间介质层材料的致密性提高的程度有限；并且，尽管第二退火处理的温度低于第一退火处理温度，掺杂区的离子分布情况仍然受到了影响。
同时，为了提高界面层以及高k栅介质层的性能，在形成界面层以及高k栅介质层后，对界面层以及高k栅介质层进行第三退火处理。同样的，为了尽量降低第三退火处理对掺杂区的影响，第三退火处理温度低于第一退火处理的问题(例如，第一退火处理的温度为1100度至1300度，第三退火处理的温度为1000度至1300度)，第三退火处理温度较低导致界面层以及高k栅介质层的性能仍有待提高；并且，掺杂区的离子分布情况仍然受到第三退火处理的影响。
由上述分析可知，第二退火处理以及第三退火处理发挥的作用有限，层间介质层、界面层以及高k栅介质层的性能仍有待提高；同时，第二退火处理以及第三退火处理增加了半导体器件的热预算(thermal budget)，仍会导致掺杂区的掺杂离子再扩散，导致掺杂区的掺杂离子浓度再分布，影响半导体器件的电学性能。
经过进一步研究发现，为了使掺杂区的掺杂区离子扩散程度满足预期目标，且为了使掺杂区的掺杂离子完全被激活，第一退火处理包括两步退火处理工艺(第一步退火处理、第二步退火处理)，第一步退火处理在第一次激活掺杂离子的同时，使掺杂离子进行一定程度的扩散，第二步退火处理进一步激活掺杂离子，且在第二步退火处理中掺杂离子的扩散程度比第一步退火处理中掺杂离子的扩散程度小。也就说，掺杂区的掺杂离子在经过两步退火处理工艺后，形成与预期目标一致的掺杂离子浓度分布，且掺杂离子被完全激活。
若在形成掺杂区后形成层间介质层之前，不对掺杂区进行第一退火处理，而是在对层间介质层进行退火处理时，将所述退火处理作为第一退火处理中的第一步退火处理，使掺杂区的离子进行扩散，同时第一次激活掺杂区的掺杂离子；在对界面层和高k栅介质层进行退火处理时，将所述退火处理作为第一退火处理中的第二步退火处理，第二次激活掺杂区的掺杂离子，那么层间介质层、界面层以及高k栅介质层的性能得到进一步提高外，掺杂区的掺杂离子得到激活，且掺杂区的掺杂离子分布也满足预期目标，并且减少了半导体器件的热预算。
为此，本发明提供一种半导体器件的形成方法，提供衬底，所述衬底表面形成有伪栅结构；对所述伪栅结构两侧的衬底进行掺杂形成掺杂区；在所述衬底表面以及伪栅结构表面形成层间介质层；对所述层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除所述伪栅结构直至暴露出衬底表面，在所述层间介质层内形成凹槽；在所述凹槽底部的衬底表面形成栅介质层；对所述栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。本发明实施例有效的降低了热预算，且在激活掺杂区掺杂离子的同时，提高了层间介质层以及栅介质层的性能，优化了半导体器件的电学性能和可靠性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供衬底100，所述衬底100表面形成有伪栅结构。
所述衬底100为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述衬底100也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述衬底100表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。
在本发明的实施例中，所述衬底100为Si衬底。
本实施例中，所述衬底100包括第一区域I和第二区域II，所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II的类型可以相同也可以相反，所述第一区域I和第二区域II的位置可以相邻也可以相隔。当形成的半导体器件为NMOS晶体管时，则第一区域I和第二区域II均为NMOS区域，当形成的半导体器件为PMOS晶体管时，则第一区域I和第二区域II均为PMOS区域，当形成的半导体器件的CMOS晶体管时，第一区域I和第二区域II的类型相反。
本实施例中以第一区域I和第二区域II的类型相反为例做示范性说明，其中，第一区域I为PMOS区域，第二区域II为NMOS区域。
在所述衬底100内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离。所述浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，浅沟槽隔离结构主要用于隔离第一区域I和第二区域II，防止不同半导体器件之间电学连接。
在本实施例中，衬底100内形成浅沟槽隔离结构101，所述浅沟槽隔离结构101的填充材料为氧化硅。
所述第一区域I衬底100表面形成有第一伪栅结构，所述第二区域II衬底100表面成有第二伪栅结构。
所述第一伪栅结构包括第一伪栅介质层111、以及位于第一伪栅介质层111表面的第一伪栅导电层112；所述第二伪栅结构包括第二伪栅介质层121、以及位于第二伪栅介质层121表面的第二伪栅导电层122。
所述第一伪栅介质层111和第二伪栅介质层121的材料为氧化硅，第一伪栅介质层111和第二伪栅介质层121的厚度为5埃至50埃；所述第一伪栅导电层112和第二伪栅导电层122的材料为多晶硅或掺杂的多晶硅，第一伪栅导电层112和第二伪栅导电层122的厚度为500埃至2000埃。
所述第一伪栅介质层111和第二伪栅介质层121后续作为刻蚀停止层，防止刻蚀第一伪栅导电层112和第二伪栅导电层122的工艺对衬底100造成不必要的刻蚀。
作为一个具体实施例，形成第一伪栅结构和第二伪栅结构的工艺步骤包括：在所述衬底100表面形成伪栅介质膜以及位于伪栅介质膜表面的伪栅导电膜，其中，采用原子层沉积或化学气相沉积工艺形成所述伪栅介质膜和伪栅导电膜；在所述伪栅导电膜表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀伪栅导电膜以及伪栅介质膜，在第一区域I衬底100表面形成第一伪栅结构，在第二区域II衬底100表面形成第二伪栅结构。
本实施例中，采用化学气相沉积工艺形成所述伪栅介质膜，其好处在于：刻蚀工艺对采用化学气相沉积工艺形成的膜层的刻蚀速率较大，后续在刻蚀去除第一伪栅介质层和第二伪栅介质层时，刻蚀工艺的难度较低，减少了刻蚀时间，从而减少了后续形成的层间介质层经历的刻蚀时间，减少了层间介质层受到刻蚀工艺的不良影响。
请继续参考图2，在所述第一伪栅结构和第二伪栅结构侧壁形成侧墙。
所述侧墙的材料为氧化硅、氮化硅或氮氧化硅。
作为一个具体实施例，所述侧墙的形成步骤包括：在所述第一区域I和第二区域I的衬底100表面、第一伪栅结构侧壁和顶部以及第二伪栅结构的侧壁和顶部形成侧墙膜；采用无掩膜刻蚀工艺，回刻蚀所述侧墙膜，刻蚀去除位于第一伪栅结构顶部和第二伪栅结构顶部、以及第一区域I和第二区域II衬底100表面的侧墙膜，在第一伪栅结构侧壁和第二伪栅结构侧壁形成侧墙。
后续在第一区域I和第二区域I衬底100表面会形成层间介质层，当形成有侧墙时，能防止后续刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺对层间介质层的侧壁(所述侧壁为层间介质层靠近第一伪栅介质层111和第二伪栅介质层121的侧壁)造成刻蚀，避免待形成第一栅介质层和第二栅介质层的区域变大，从而防止后续形成的第一栅介质层和第二栅介质层的尺寸变大，提高形成的半导体器件的电学性能。
本实施例中，所述侧墙为第一侧墙102以及位于第一侧墙102侧壁表面的第二侧墙103的叠层结构，其中，第一侧墙102的材料为氮化硅，第二侧墙103的材料为氧化硅。其好处在于：由于湿法刻蚀工艺对氮化硅和氧化硅具有较高的刻蚀选择比，而第一侧墙102紧挨第一伪栅结构侧壁和第二伪栅结构侧壁，后续刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺对第一侧墙102几乎不造成刻蚀，进一步防止待形成第一栅介质层和第二栅介质层的区域变大，进一步防止后续形成的第一栅介质层和第二栅介质层的尺寸变大或偏离设计目标。
本实施例中，第一侧墙102的宽度为5埃至50埃，第二侧墙103的宽度为5埃至50埃。
在形成所述侧墙之前，还可以在第一伪栅结构两侧的第一区域I衬底100内形成第一轻掺杂区，在第二伪栅结构两侧的第二区域II衬底100内形成第二轻掺杂区；所述第一轻掺杂区和第二轻掺杂区有利于缓解半导体器件的热载流子效应。
请参考图3，刻蚀所述第一伪栅结构两侧部分厚度的衬底100形成第一开口；采用选择性外延工艺形成填充满所述开口的第一应力层104。
所述第一应力层104为第一区域I沟道区施加应力作用，从而提高半导体器件的载流子迁移率，优化半导体器件的驱动性能。
所述第一开口的形状为sigma(Σ)形、方形或U形。本实施例以第一开口的形状为Σ形做示范性说明。所述第一开口的位置和大小可根据实际工艺需要确定，第一应力层104实际施加的应力大小与第一应力层104与第一伪栅结构之间的距离成反比例关系，因此为了使第一应力层104施加在第一区域I沟道区内的应力作用足够大，第一开口的侧壁应该尽量的靠近第一伪栅结构侧壁，即第一开口的侧壁应该尽量的靠近第一区域衬底内的沟道。
作为一个具体实施例，所述第一开口的形成步骤包括：形成覆盖于侧墙、第一伪栅结构、第二伪栅结构和衬底100表面的掩膜层；在所述第二区域II的掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域I的掩膜层，继续刻蚀位于第一伪栅结构两侧部分厚度的衬底100形成预开口；去除所述光刻胶层；采用湿法刻蚀工艺刻蚀所述预开口，在第一伪栅结构两侧的衬底100内形成第一开口。
作为一个实施例，所述湿法刻蚀的刻蚀液体为氨水或四甲基氢氧化铵(TMAOH，Tetramethylammonium Hydroxide)。由于采用氨水或四甲基氢氧化铵溶液作为湿法刻蚀的刻蚀液体时，湿法刻蚀对晶面(100)的刻蚀速率比对晶面(111)的刻蚀速率大，因此当湿法刻蚀工艺完成后，形成Σ形的第一开口。
所述第一应力层104的材料为SiGe、SiC、SiGeB或SiCP。所述第一应力层104的顶部高于衬底100表面或与衬底100表面齐平；本实施例以所述第一应力层104顶部高于衬底100表面为例做示范性说明。
本实施例中，所述第一区域I为PMOS区域，为了增加半导体器件沟道区的载流子迁移率，所述第一应力层104向衬底100内沟道区提供压应力。所述第一应力层104的材料为SiGe或SiGeB时，SiGe或SiGeB中Ge原子百分比为10％至50％；所述第一应力层104的材料为SiGeB时，B原子浓度为1E18atom/cm3至3E20atom/cm3。
采用选择性外延工艺形成所述第一应力层104。
本实施例以第一应力层104的材料为SiGe为例做示范性说明，所述选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H2流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
请参考图4，刻蚀所述第二伪栅结构两侧部分厚度的衬底100形成第二开口；采用选择性外延工艺形成填充满所述开口的第二应力层105。
所述第二开口的形状为Σ形、方形或U形，本实施例以所述第二开口的形状为方形为例做示范性说明。
本实施例中，第二区域II为NMOS区域，所述第二应力层105的材料为SiC或SiCP，所述第二应力层105为第二区域II沟道区施加拉应力作用，提高第二区域II载流子迁移率，优化半导体器件的驱动性能。
所述第二应力层105的顶部高于衬底100表面或与衬底100表面齐平，本实施例以第二应力层105顶部高于衬底100表面为例做示范性说明。
所述第二应力层105的材料为SiC或SiCP时，SiC或SiCP中C的质量百分比1％至10％；所述第二应力层105的材料为SiCP时，P原子浓度为1E15atom/cm3至5E18atom/cm3。
采用选择性外延工艺形成所述第二应力层105。
本实施例中第二应力层105的材料为SiC，采用选择性外延工艺形成第二应力层105的工艺参数为：反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl和H2，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，HCl流量为5sccm至500sccm，H2流量为1000sccm至50000sccm，外延温度450度至600度，反应腔室压强1托至500托。
请参考图5，在所述第一区域I衬底100内形成第一掺杂区(未图示)。
所述第一掺杂区的掺杂离子为N型离子或P型离子。
具体的，形成所述第一掺杂区的工艺步骤包括：在所述第二区域II衬底100表面、第二伪栅结构顶部表面、第二应力层105表面以及侧墙表面形成第一光刻胶层106；以所述第一光刻胶层106为掩膜，对第一伪栅结构两侧的衬底100进行第一离子注入工艺107，在所述第一伪栅结构两侧的衬底100内形成第一掺杂区。
本实施例中，在第一伪栅结构两侧的衬底100内形成有第一应力层104，除对第一伪栅结构两侧的衬底100进行第一离子注入工艺107外，还需要对第一应力层104进行第一离子注入工艺107。
所述第一离子注入工艺107的注入离子为P型离子，所述P型离子为硼、镓或铟。作为一个实施例，所述第一离子注入工艺107的工艺参数为：注入离子为B，注入能量为1kev至50kev，注入剂量为1E15atom/cm2至5E18atom/cm2。
在形成第一掺杂区后，还包括步骤：去除所述第一光刻胶层106。
本实施例中在形成第二应力层105之后形成第一掺杂区，在其他实施例中，也可以在形成第一应力层之后形成第二应力层之前，在第一伪栅结构两侧的衬底内形成第一掺杂区。
请参考图6，在所述第二区域II衬底100内形成第二掺杂区(未图示)。
所述第二掺杂区的掺杂离子为N型离子或P型离子。
具体的，形成所述第二掺杂区的工艺步骤包括：在所述第一区域I衬底100表面、第一伪栅结构顶部表面、侧墙表面以及第一应力层104表面形成第二光刻胶层108；以所述第二光刻胶层108为掩膜，对第二伪栅结构两侧的衬底100进行第二离子注入工艺109，在第二伪栅结构两侧的衬底100内形成第二掺杂区。
本实施例在第二伪栅结构两侧的衬底100内形成有第二应力层105，因此还需要对第二应力层105进行第二离子注入工艺109。
所述第二离子注入工艺109的注入离子为N型离子，所述N型离子为磷、砷或锑。作为一个实施例，所述第二离子注入工艺109的工艺参数为：注入离子为P，注入能量为5kev至100kev，注入剂量为5E16atom/cm2至5E20atom/cm2。
在形成第二掺杂区后，还包括步骤：去除所述第二光刻胶层108。
请参考图7，在所述第一区域I和第二区域II衬底100表面形成层间介质层131，且所述层间介质层131还覆盖于第一伪栅结构顶部表面和第二伪栅结构表面。
本实施例中，在第一伪栅结构和第二伪栅结构侧壁形成有侧墙，因此所述层间介质层131还位于侧墙表面。
随着半导体器件尺寸的不断缩小，第一伪栅结构和第二伪栅结构之间的衬底100尺寸越来越小，第一伪栅结构、第二伪栅结构以及衬底100之间的纵宽比越来越大，因此填充层间介质层131的难度也越来越大。为了提高层间介质层131的填充效果，防止第一伪栅结构与衬底100之间的拐角处、第二伪栅结构与衬底100之间的拐角处产生孔洞，采用流动性化学气相沉积或高纵宽比化学气相沉积工艺形成所述层间介质层131。
所述层间介质层131的材料为氧化硅，作为一个具体实施例，采用高纵宽比化学气相沉积工艺形成所述层间介质层131，所述高纵宽比化学气相沉积工艺的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体流量为20sccm至2000sccm，氧源气体流量为10sccm至1000sccm，反应腔室压强为1毫托至50托，反应腔室温度为450度至800度。
其中，硅源气体为SiH4或SiH2Cl2，氧源气体为O2。
本实施例中，在形成层间介质层131之前，还包括步骤：在所述第一区域I和第二区域II衬底100表面、第一应力层104表面、第二应力层105表面、第一伪栅结构表面、第二伪栅结构表面以及侧墙表面形成接触刻蚀停止层130，在后续刻蚀层间介质层131以暴露出第一掺杂区或第二掺杂区表面时，所述接触刻蚀停止层130起到刻蚀停止作用，防止刻蚀工艺对第一掺杂区或第二掺杂区造成不必要的刻蚀。
请继续参考图7，对所述层间介质层131、第一掺杂区以及第二掺杂区进行第一步退火处理132，提高层间介质层131的致密度，且第一次激活第一掺杂区、第二掺杂区的掺杂离子。
由于流动性化学气相沉积或高纵宽比化学气相沉积工艺形成的层间介质层131致密性较差，后续在刻蚀去除第一伪栅结构和第二伪栅结构时，所述刻蚀工艺会对层间介质层131造成较大程度的刻蚀，特别的，由于层间介质层131、第一伪栅介质层111和第二伪栅介质层121的材料均为氧化硅，若层间介质层131的致密性过差，后续刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺对层间介质层131的刻蚀速率非常大，影响半导体器件的电学性能。
为此，本实施例在刻蚀去除第一伪栅结构和第二伪栅结构之前，对层间介质层131进行第一步退火处理132，以提高层间介质层131的致密度，降低后续刻蚀工艺对层间介质层131的刻蚀速率，保证刻蚀去除第一伪栅结构和第二伪栅结构的工艺对层间介质层131造成的影响小。
并且，本实施例中，在对层间介质层131进行第一步退火处理132的同时，对第一掺杂区和第二掺杂区也进行了第一步退火处理132，所述第一步退火处理132第一次激活第一掺杂区和第二掺杂区的掺杂离子，并且，使第一掺杂区和第二掺杂区的掺杂离子进行一定程度的扩散，使第一掺杂区和第二掺杂区接近沟道区。
由于层间介质层131的厚度较厚，为了尽量的提高层间介质层131的致密性，第一步退火处理132的退火时长应较长；若第一步退火处理132的退火时长过长，也会造成第一掺杂区和第二掺杂区的掺杂离子过多的扩散。并且，由于第一步退火处理132的退火时长较长，为了防止第一掺杂区和第二掺杂区的掺杂离子过度扩散，第一步退火处理132的退火温度不应过高。
为满足上述对退火时长以及退火温度的要求，本实施例中，第一步退火处理132的工艺参数为：退火温度为1000度至1100度，温度上升速率为200度至300度每秒，温度下降速率为200度至350度每秒，温度上升时长和温度下降时长之和为第一步退火处理132的退火时长。
在经历工艺参数的第一步退火处理132后，由于退火时长较长，因此第一掺杂区和第二掺杂区的掺杂离子能够进行一定程度的扩散，且层间介质层131的致密度得到有效提高；同时第二步退火处理132的退火温度为1000度至1100度，避免了退火温度过高造成的掺杂离子过度扩散。
作为一个具体实施例，所述第一步退火处理132的工艺为尖峰退火。
本实施例中，对层间介质层131、第一掺杂区和第二掺杂区同时进行第一步退火处理131，减少了退火工艺步骤，降低了热预算。并且，第一步退火处理131的退火温度与第一掺杂区、第二掺杂区的第一步退火(第一步退火用于第一次激活第一掺杂区和第二掺杂区的掺杂离子)温度相同，与现有技术相比，本实施例层间介质层131经历的第一步退火处理131的退火温度更大一些，因此本实施例层间介质层131的致密度更高，后续刻蚀工艺对层间介质层131的刻蚀速率更低，从而更有利于提高半导体器件的电学性能。
而如果在对第一掺杂区和第二掺杂区进行退火处理后，对层间介质层进行退火处理，为了避免层间介质层的退火处理对第一掺杂区和第二掺杂区造成不良影响，防止第一掺杂区和第二掺杂区的掺杂离子过度扩散，层间介质层的退火温度较低，通常层间介质层的退火温度(退火温度为600度至750度)小于第一掺杂区和第二掺杂区的退火温度(退火温度为1000度至1100度)，因此，层间介质层的致密度提高程度有限，后续的刻蚀工艺对层间介质层的刻蚀速率仍较大，影响半导体器件的电学性能。
请参考图8，去除高于第一伪栅结构顶部和第二伪栅结构顶部表面的层间介质层131，使层间介质层131顶部与第一伪栅结构顶部、第二伪栅结构顶部齐平。
本实施例中，采用化学机械研磨工艺研磨所述层间介质层131。
由于在研磨层间介质层131之前，层间介质层131经历了第一步退火处理132(请参考图7)，层间介质层131具有较高的致密度，防止由于层间介质层131致密性差而造成表面凹陷缺陷(dishing defect)，提高形成的层间介质层131表面性能。这是由于：
若在研磨层间介质层131后进行第一步退火处理132，则在研磨层间介质层131时，层间介质层131的致密性仍较差，层间介质层131和第一伪栅结构、第二伪栅结构之间的硬度相差较大；在采用化学机械研磨工艺研磨层间介质层131时，第一伪栅结构和第二伪栅结构顶部表面为研磨停止位置，若层间介质层131与第一伪栅结构和第二伪栅结构之间的硬度相差较大，可能会在平坦化后的层间介质层131表面形成凹陷缺陷，影响后续的工艺过程。
本实施例中为避免所述凹陷缺陷，在研磨层间介质层131之前，对层间介质层131进行第一步退火处理132，提高层间介质层131的致密度。
在其他实施例中，也可以在研磨层间介质层，直至层间介质层顶部与第一伪栅结构顶部、第二伪栅结构顶部齐平后，对层间介质层、第一掺杂区和第二掺杂区进行第一步退火处理。
请参考图9，去除所述第一伪栅结构和第二伪栅结构，直至暴露出衬底100表面，在所述第一区域I层间介质层131内形成第一凹槽133，在所述第二区域II层间介质层131内形成第二凹槽134。
去除所述第一伪栅结构和第二伪栅结构的工艺步骤包括：采用第一刻蚀工艺刻蚀去除第二伪栅导电层122和第一伪栅导电层112；采用第二刻蚀工艺刻蚀去除第二伪栅介质层121和第一伪栅介质层111。
第一刻蚀工艺为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的刻蚀工艺。第一伪栅介质层111以及第二伪栅介质层121为第一刻蚀工艺的刻蚀停止层。
本实施例中，第一刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体为CF4和CHF3。
第二刻蚀工艺为干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的刻蚀工艺。
本实施例中，所述第二刻蚀工艺为湿法刻蚀，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，去离子水和氟化氢的体积比为300:1至700:1。
由于层间介质层131的致密度较高，因此第二刻蚀工艺对层间介质层131的刻蚀速率很低，防止第二刻蚀工艺对层间介质层131造成刻蚀，从而提高半导体器件的生产良率。
请参考图10，在所述第一凹槽133底部的衬底100表面形成第一栅介质层，同时在第二凹槽134底部的衬底100内形成第二栅介质层。
本实施例中，为了满足半导体器件小型化微型化的发展趋势，减小半导体器件的漏电流，所述第一栅介质层包括：位于第一凹槽133底部的第一界面层141、位于第一界面层141表面以及第一凹槽133侧壁表面的高k栅介质层135；所述第二栅介质层包括：位于第二凹槽134底部的第二界面层142、位于第二界面层142表面以及第二凹槽134侧壁表面的高k栅介质层135。
所述高k栅介质层135还覆盖于层间介质层131顶部表面，后续会去除位于层间介质层131顶部表面的高k栅介质层135。
所述高k栅介质层135的材料为相对介电常数大于氧化硅的相对介电常数的材料。
所述第一界面层141和第二界面层142为形成高k栅介质层135提供良好的界面，提高k栅介质层135和衬底100之间界面性能。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一界面层141和第二界面层142，所述第一界面层141和第二界面层142的材料为热氧化物(采用热氧化工艺形成的氧化材料)、氮氧化物或其他化学氧化物。
本实施例中，所述第一界面层141和第二界面层142的材料为氧化硅，第一界面层141和第二界面层142的厚度为5埃至10埃。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层135，所述高k栅介质层135的材料为LaO、AlO、BaZrO、HfSiO、HfZrO、HfZrON、HfLaO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、Al2O3、Si3N4或钛酸锶钡(即，(Ba,Sr)TiO3)。
本实施例中，所述高k栅介质层135的材料为HfSiO，高k栅介质层135的厚度为10埃至30埃。
请参考图11，对所述第一栅介质层、第二栅介质层、第一掺杂区和第二掺杂区进行第二步退火处理136，第二次激活第一掺杂区和第二掺杂区的掺杂离子。
对第一栅介质层和第二栅介质层进行第二步退火处理136，提高第一界面层141、第二界面层142以及高k栅介质层135的性能。并且由于第一步退火处理132(请参考图7)的退火温度较低，第一次激活第一掺杂区和第二掺杂区的掺杂离子的激活程度有限，因此，在对第一栅介质层和第二栅介质层进行第二步退火处理136的同时，对第一掺杂区和第二掺杂区进行第二步退火处理136，第二次激活第一掺杂区和第二掺杂区的掺杂离子。
由于第一步退火处理的退火时长较大，在经历第一步退火处理后，第一掺杂区和第二掺杂区的掺杂离子扩散程度较大，因此第二步退火处理136的退火时长应该较短，尽量的减少第一掺杂区和第二掺杂区的掺杂离子的再扩散，防止第一掺杂区和第二掺杂区的掺杂离子过度扩散。并且，相对于层间介质层131而言，第一栅介质层和第二栅介质层的厚度明显小的多，第二步退火处理136的退火时长较短，仍能有效的提高第一栅介质层和第二栅介质层的性能。由于第一次激活第一掺杂区和第二掺杂区的激活程度有限，第二步退火处理136的退火温度应该较高，从而保证完全激活第一掺杂区和第二掺杂区的掺杂离子。
也就是说，第二步退火处理136的退火时长小于第一步退火处理132的退火时长，且第二步退火处理136的退火温度大于第一步退火处理132的退火温度。
综合上述分析，为满足第二步退火处理136对退火时长以及退火温度的要求，本实施例中第二步退火处理136的工艺参数为：退火温度为1100度至1300度，退火时长为0.05毫秒至10毫秒。
由于第二步退火处理138的退火时长较短，有效的防止第一掺杂区和第二掺杂区的掺杂离子过度扩散，并且第一界面层141、第二界面层142以及高k栅介质层135的厚度较薄，所述退火时长完全可以满足提高第一界面层141、第二界面层142以及高k栅介质层135性能的需求；同时，由于第二步退火处理138的退火温度较高，进一步激活第一掺杂区和第二掺杂区的掺杂离子，保证第一掺杂区和第二掺杂区掺杂离子完全被激活，且在退火温度较高有利于提高第一界面层141、第二界面层142以及高k栅介质层135的性能。
作为一个具体实施例，所述第二步退火处理136的工艺为激光退火或毫秒退火。
本实施例对第一掺杂区、第二掺杂区、第一栅介质层和第二栅介质层同时进行第二步退火处理136，减小了半导体器件的热预算。并且，在经历第二步退火处理136后，第一栅介质层和第二栅介质层的性能得到提高，例如，第一栅介质层和第二栅介质层的致密度得到提高；同时，与现有技术相比，第一栅介质层和第二栅介质层经历的第二步退火处理136的退火温度增加了，因此第一栅介质层和第二栅介质层的性能更优良，从而进一步提高半导体器件的电学性能。
而如果在对第一掺杂区和第二掺杂区进行退火处理后，对第一栅介质层和第二栅介质层进行退火处理，为了防止对第一栅介质和第二栅介质层进行退火的工艺对第一掺杂区和第二掺杂区造成不良影响，防止第一掺杂区和第二掺杂区的掺杂离子过度扩散，第一栅介质层和第二栅介质层的退火温度(1000度至1100度)要小于第一掺杂区和第二掺杂区的退火温度(1100度至1300度)，因此第一栅介质层和第二栅介质层的性能提高的程度有限。
请参考图12，在所述第一栅介质层表面形成第一栅导电层143，且所述第一栅导电层143填充满第一凹槽133(请参考图11)，在所述第二栅介质层表面形成第二栅导电层153，且所述第二栅导电层153填充满第二凹槽134(请参考图11)。
具体的，形成所述第一栅导电层143和第二栅导电层153的工艺步骤包括：形成填充满所述第一凹槽和第二凹槽的栅导电膜，且所述栅导电膜还位于层间介质层131上方的高k栅介质层135表面；去除高于层间介质层131顶部的栅导电膜和高k栅介质层135，在第一凹槽内形成第一栅导电层143，所述第一栅导电层143位于高k栅介质层135表面且填充满第一凹槽，在第二凹槽内形成第二栅导电层153，所述第二栅导电层153位于高k栅介质层135表面且填充满第二凹槽，第一栅导电层143、第二栅导电层153顶部与层间介质层131顶部齐平。
所述第一栅导电层143和第二栅导电层153的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
本实施例以形成的半导体器件为平面半导体结构为例做示范性说明，在本发明其他实施例中，形成的半导体器件也可以为鳍式场效应管。
综上，本发明提供的半导体器件的形成方法的技术方案具有以下优点：
首先，在对掺杂区进行第一步退火处理的同时对层间介质层进行第一步退火处理，在对掺杂区进行第二步退火处理的同时对栅介质层进行第二步退火处理，有效的减少了热预算，避免了对层间介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，避免了对栅介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，且提高了形成的层间介质层以及栅介质层的性能，降低刻蚀工艺对层间介质层的刻蚀速率，提高了形成的半导体器件的电学性能和可靠性。
并且，本发明实施例对层间介质层进行第一步退火处理的退火温度与对掺杂区进行第一步退火处理的退火温度相同，与现有技术相比，层间介质层经历的退火温度更高，形成的层间介质层的致密度更好。同时，本发明实施例对栅介质层进行第二步退火处理的退火温度与对掺杂区进行第二步退火处理的退火温度相同，与现有技术相比，栅介质层经历的退火温度更高，形成的栅介质层的性能更优良，从而提高半导体器件的电学性能和可靠性。
而现有技术中，在对掺杂区进行退火处理，激活掺杂区的掺杂离子且使掺杂区的掺杂离子进行一定程度的扩散后，形成层间介质层并对层间介质层进行退火处理，为了避免所述退火处理造成掺杂区的掺杂离子过度扩散，所述退火处理的退火温度要远小于对掺杂区的退火温度，使得层间介质层的致密性提高程度有效。同样的，对栅介质层的退火温度要小于对掺杂区的退火温度，栅介质层的性能提高程度有效。并且，现有技术进行了多次退火处理，增加了热预算。
其次，第二步退火处理的退火时长小于第一步退火处理的退火时长，有效的避免掺杂区的掺杂离子过度扩散；且第二步退火处理的退火温度大于第一步退火处理的退火温度，使得第二次激活掺杂区的掺杂区离子的激活程度高，保证掺杂区的掺杂区离子全部被激活，从而进一步提高半导体器件的电学性能。
再次，第一步退火处理的退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒，温度上升时长和温度下降时长之和为第一步退火处理的时长，满足退火时长较长的要求，层间介质层经历的退火时长较长且退火温度较高，从而有效的提高层间介质层的致密度，降低刻蚀工艺对层间介质层的刻蚀速率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面形成有伪栅结构；
在所述伪栅结构两侧的衬底内形成掺杂区；
在所述衬底表面以及伪栅结构表面形成层间介质层；
对所述层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；
去除所述伪栅结构直至暴露出衬底表面，在所述层间介质层内形成凹槽；
在所述凹槽底部的衬底表面形成栅介质层；
对所述栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子；
其中，所述第二步退火处理的退火时长小于第一步退火处理的退火时长，且所述第二步退火处理的退火温度大于第一步退火处理的退火温度。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一步退火处理的工艺参数为：退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒。
3.如权利要求1所述半导体器件的形成方法，其特征在于，所述第二步退火处理的工艺参数为：退火温度为1100度至1300度，退火时长为0.05毫秒至10毫秒。
4.如权利要求1所述半导体器件的形成方法，其特征在于，采用流动性化学气相沉积工艺或高纵宽比化学气相沉积工艺形成所述层间介质层。
5.如权利要求4所述半导体器件的形成方法，其特征在于，所述高纵宽比化学气相沉积工艺的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体流量为20sccm至2000sccm，氧源气体流量为10sccm至1000sccm，反应腔室压强为1毫托至50托，反应腔室温度为450度至800度。
6.如权利要求1所述半导体器件的形成方法，其特征在于，在第一步退火处理之前，所述层间介质层覆盖于伪栅结构顶部表面；在第一步退火处理之后，还包括步骤：去除高于伪栅结构顶部表面的层间介质层，使层间介质层顶部与伪栅结构顶部表面齐平。
7.如权利要求1所述半导体器件的形成方法，其特征在于，所述栅介质层包括：位于凹槽底部的界面层、位于界面层表面以及凹槽侧壁表面的高k栅介质层。
8.如权利要求7所述半导体器件的形成方法，其特征在于，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
9.如权利要求8所述半导体器件的形成方法，其特征在于，所述高k栅介质层的材料为LaO、AlO、BaZrO、HfSiO、HfZrO、HfZrON、HfLaO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、Al2O3、Si3N4或钛酸锶钡。
10.如权利要求7所述半导体器件的形成方法，其特征在于，还包括步骤：在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述凹槽。
11.如权利要求10所述半导体器件的形成方法，其特征在于，所述栅导电层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
12.如权利要求1所述半导体器件的形成方法，其特征在于，在形成掺杂区之前，在所述伪栅结构侧壁形成侧墙。
13.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述掺杂区之前，还包括步骤：刻蚀所述伪栅结构两侧部分厚度的衬底形成开口；采用选择性外延工艺形成填充满所述开口的应力层。
14.如权利要求13所述半导体器件的形成方法，其特征在于，所述应力层的材料为SiGe、SiC、SiGeB或SiCP。
15.如权利要求14所述半导体器件的形成方法，其特征在于，所述应力层的材料为SiGeB时，B原子浓度为1E18atom/cm3至3E20atom/cm3；所述应力层的材料为SiCP时，P原子浓度为1E15atom/cm3至5E18atom/cm3。
16.如权利要求1所述半导体器件的形成方法，其特征在于，所述掺杂区的掺杂离子为N型离子或P型离子。
17.如权利要求1所述半导体器件的形成方法，其特征在于，形成的半导体器件为平面半导体结构或鳍式场效应管。
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