CN108878288B - 层间膜的制造方法 - Google Patents

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Abstract

本发明公开了一种层间膜的制造方法，包括步骤：步骤一、提供形成有半导体器件的图形结构的半导体衬底；步骤二、在图形间隔区的底部表面和侧面及图形间隔区外的图形结构的表面形成第一绝缘层；步骤三、形成第二绝缘层将图形间隔区完全填充并延伸到所述图形间隔区外；步骤四、以图形结构为停止层对第二绝缘层和第一绝缘层进行化学机械研磨并形成由填充于图形间隔区中的第一和第二绝缘层叠加而成的层间膜。本发明能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除，提高整个层间膜的平坦性以及提高半导体器件的电学性能。

Description

层间膜的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种层间膜的制造方法。
背景技术
如图1A至图1E所示，是现有层间膜的制造方法的各步骤中的器件结构图，现有层间膜107的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底101，在所述半导体衬底101上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
通常，所述半导体衬底101为硅衬底。
所述半导体器件为具有HKMG的MOS晶体管。HKMG具有高介电常数(HK)的栅介质层以及金属栅(MG)，故本领域中通常缩写为HKMG。
所述层间膜107为第零层层间膜107。通常，所述半导体器件会形成多层金属，其中各层金属层之间需要通过层间膜进行隔离。现有方法中，HKMG采用后栅极形成 (Gatelast)工艺实现，HKMG之间的层间膜即为第零层层间膜，HKMG完成之后，在 HKMG表面和第零层层间膜的表面将会形成第一层层间膜，之后在第一层层间膜的表面形成第一层金属层，第一层金属层形成的栅极会通过穿过第一层层间膜的接触孔和 HKMG的金属栅连接，第一层金属层形成的源极或漏极会通过穿过第一层层间膜和第零层层间膜的接触孔和对应的源区或漏区连接。
Gate last中，需要先形成伪栅极结构，通过伪栅极结构定义出器件的源漏区，之后再去除所述伪栅极结构，之后再在所述伪栅极结构去除的区域形成金属栅。所以，图1A所示结构中，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层103和多晶硅栅104。
在所述多晶硅栅104的侧面形成有侧墙105。所述侧墙105的材料为氧化硅或氮化硅。
在进行后续步骤二之前还包括形成接触刻蚀停止层(CESL)106的步骤，所述接触刻蚀停止层106覆盖在所述多晶硅栅104的侧墙105侧面、所述多晶硅栅104的顶部表面和所述图形间隔区的表面。所述接触刻蚀停止层106的材料为氮化硅。
在所述多晶硅栅104两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。所述核心区的MOS晶体管形成于核心区对应的有源区中，所述输入输出区的MOS晶体管形成于输入输出区对应的有源区中，各所述有源区之间通过场氧如浅沟槽场氧102隔离。
各所述MOS晶体管包括PMOS管和NMOS管。图1A中显示了，核心区的NMOS管201，核心区的PMOS管202，输入输出区的NMOS管203，输入输出区的PMOS管204。所述 PMOS管的源区或漏区中包括嵌入式锗硅层108，如PMOS管202和204中都包括嵌入式锗硅层108。
图1A所示，各所述MOS晶体管之间的间距并不相等，如图1A中的间距d101和 d102所示。
步骤二、如图1A所示，形成层间膜107，层间膜107将所述图形间隔区完全填充并延伸到所述图形间隔区外的所述图形结构的表面。可以看出，层间膜107的表面不平整，在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度。
步骤三、如图1B所示，以所述图形结构为停止层对所述层间膜107进行化学机械研磨(CMP)并形成由填充于所述图形间隔区中的所述层间膜107，这里的停止层主要是覆盖在所述图形结构表面的所述接触刻蚀停止层106。
由图1B所示可知，由于在进行CMP之前，所述层间膜107的表面不平整，这样在CMP完成之后，所述层间膜107的表面容易产生蝶形缺陷，特别是对应所述图形结构之间的间距较大的所述图形间隔区顶部的所述层间膜107的蝶形凹陷缺陷更加明显，如虚线圈205a和虚线圈205b所示。
步骤四、根据Gate last工艺可知，如图1C所示，接着进行去除所述多晶硅栅 104。
步骤五、如图1D所示，接着形成金属栅109，并对所述金属栅109进行金属CMP，金属CMP之后，由填充于所述多晶硅栅104去除区域的金属组成最后的所述金属栅 109。
但是，由图1D所示可知，由于存在所述层间膜107的凹陷表面组成的蝶形缺陷，故在蝶形缺陷处会由金属残留，残留金属如标记109a。
残留金属109a显然会影响器件的性能。而为了消除残留金属109a的影响，唯一的方法是接着在进行CMP，对所述层间膜107和所述金属栅109都进行减薄，但是这样容易发生所述嵌入式锗硅层108暴露的风险，所述嵌入式锗硅层108暴露后会对的所述半导体器件的电学性能产生不利影响。同时，为了消除残留金属109a而增加的CMP也带来的成本的增加。
发明内容
本发明所要解决的技术问题是提供一种层间膜的制造方法，能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除，提高整个层间膜的平坦性。
为解决上述技术问题，本发明提供的层间膜的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
步骤二、形成第一绝缘层，所述第一绝缘层形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面。
步骤三、形成第二绝缘层，所述第二绝缘层将形成有所述第一绝缘层的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层的表面，所述第二绝缘层的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度。
步骤四、以所述图形结构为停止层对所述第二绝缘层和所述第一绝缘层进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层和所述第二绝缘层叠加而成的层间膜；所述第一绝缘层的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层的材质，当研磨到所述第一绝缘层的表面时，所述图形间隔区区域外开始对所述第一绝缘层进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除。
进一步的改进是，步骤一中所述半导体衬底为硅衬底。
进一步的改进是，所述半导体器件为具有HKMG的MOS晶体管。
进一步的改进是，所述层间膜为第零层层间膜。
进一步的改进是，所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅。
进一步的改进是，在所述多晶硅栅的侧面形成有侧墙。
进一步的改进是，在形成所述第一绝缘层之前还包括形成接触刻蚀停止层(CESL)的步骤，所述接触刻蚀停止层覆盖在所述多晶硅栅的侧墙侧面、所述多晶硅栅的顶部表面和所述图形间隔区的表面。
进一步的改进是，所述第二绝缘层的材料为氧化层。
进一步的改进是，所述第二绝缘层采用HDPCVD工艺沉积形成。
进一步的改进是，所述第一绝缘层的材料为氧化层且所述第一绝缘层的氧化层的材质比所述第二绝缘层更柔软，使所述第一绝缘层的化学机械研磨的速率大于所述第二绝缘层的化学机械研磨的速率。
进一步的改进是，所述第一绝缘层采用HARP工艺沉积形成。
进一步的改进是，步骤四形成所述层间膜之后，还包括步骤：
步骤五、去除所述多晶硅栅。
步骤六、进行金属栅的沉积。
步骤七、进行金属的化学机械研磨对所述金属栅进行平坦化。
进一步的改进是，在所述多晶硅栅两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
进一步的改进是，所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。
进一步的改进是，各所述MOS晶体管包括PMOS管和NMOS管，所述PMOS管的源区或漏区中包括嵌入式锗硅层。
本发明根据层间膜填充后在图形间隔区顶部的层间膜表面的高度会低于图形间隔区外的层间膜表面高度的特点，对层间膜的层次结构进行了特殊的设置，主要是形成层间膜的主体结构即第二绝缘层之前形成一层第一绝缘层，第一绝缘层未将图形间隔区完全填充，由第一绝缘层和第二绝缘层的叠加结构将图形间隔区完全填充并延伸到图形间隔区外的图形结构表面上，第一绝缘层要求具有比第二绝缘层更快的CMP速率，这样，当CMP工艺作用到第一绝缘层上时，CMP在图形间隔区外的图形结构区域将会对第一绝缘层研磨，而在图形间隔区区域依然对第二绝缘层研磨，这样会加快图形间隔区外的层间膜的研磨速率并提高整个CMP的速率，也即CMP会更快的到达图形结构上，这样就会相对减少对图形间隔区区域内的第二绝缘层的研磨，使得图形间隔区区域的第二绝缘层的厚度得到保持，也即本发明能实现对图形间隔区区域内外的层间膜的研磨速率进行调整，这种研磨速率对层间膜的去除的厚度正好和层间膜的表面的高度在图形间隔区的区域内部的不平整性相反，最后能提高整个衬底面内的层间膜的平坦化效果并能使图形间隔区顶部的层间膜表面的碟状缺陷降低或消除；另外，由于第一绝缘层的研磨速率更快，故本发明还能减少整个CMP的时间，提高CMP效率。
本发明的层间膜特别适用于第零层层间膜，在栅极后形成(gate last)的HKMG 工艺中，第零层层间膜在CMP之后位于伪栅极结构之间，由于第零层层间膜的表面平坦性效果好以及碟状缺陷不明显或完全被消除，故在伪栅结构去除后形成HKMG的金属栅时，经过金属栅对应的金属CMP之后能够将HKMG区域外的金属全部去除，所以本发明能确保无金属残留；同时，本发明能避免为了去除碟状缺陷内的金属残留而进行额外的CMP，能避免进行额外CMP时造成对半导体器件的源漏区特别是PMOS管的嵌入锗硅层产生影响，从而能避免对半导体器件的电学性能产生不利影响。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1E是现有层间膜的制造方法的各步骤中的器件结构图；
图2是本发明实施例层间膜的制造方法的流程图；
图3A-图3C是本发明实施例方法各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例层间膜7的制造方法的流程图；如图3A至图3C所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例层间膜7的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区。
本发明实施例中，所述半导体衬底1为硅衬底。
所述半导体器件为具有HKMG的MOS晶体管。所述层间膜7为第零层层间膜7。通常，所述半导体器件会形成多层金属，其中各层金属层之间需要通过层间膜进行隔离。本发明实施例中，HKMG采用Gate last工艺实现，HKMG之间的层间膜即为第零层层间膜，HKMG完成之后，在HKMG表面和第零层层间膜的表面将会形成第一层层间膜，之后在第一层层间膜的表面形成第一层金属层，第一层金属层形成的栅极会通过穿过第一层层间膜的接触孔和HKMG的金属栅连接，第一层金属层形成的源极或漏极会通过穿过第一层层间膜和第零层层间膜的接触孔和对应的源区或漏区连接。
所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层3和多晶硅栅4。
在所述多晶硅栅4的侧面形成有侧墙5。所述侧墙5的材料为氧化硅或氮化硅。
在进行后续步骤二的形成第一绝缘层7a之前还包括形成接触刻蚀停止层6的步骤，所述接触刻蚀停止层6覆盖在所述多晶硅栅4的侧墙5侧面、所述多晶硅栅4的顶部表面和所述图形间隔区的表面。所述接触刻蚀停止层6的材料为氮化硅。
在所述多晶硅栅4两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。所述核心区的MOS晶体管形成于核心区对应的有源区中，所述输入输出区的MOS晶体管形成于输入输出区对应的有源区中，各所述有源区之间通过场氧如浅沟槽场氧2隔离。
各所述MOS晶体管包括PMOS管和NMOS管。图3A中显示了，核心区的NMOS管301，核心区的PMOS管302，输入输出区的NMOS管303，输入输出区的PMOS管304。所述 PMOS管的源区或漏区中包括嵌入式锗硅层8，如PMOS管302和304中都包括嵌入式锗硅层8。
步骤二、如图3A所示，形成第一绝缘层7a，所述第一绝缘层7a形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面。图3A 中，所述第一绝缘层7a的底部表面都和接触刻蚀停止层6相接触。
步骤三、如图3B所示，形成第二绝缘层7b，所述第二绝缘层7b将形成有所述第一绝缘层7a的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层7a的表面，所述第二绝缘层7b的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度。
所述第二绝缘层7b的顶部表面不平整请参考图3B中的AA线和BB线所示，AA 线对应于所述图形结构顶部的所述第二绝缘层7b的顶部表面，BB线对应于所述图形间隔区顶部的所述第二绝缘层7b的顶部表面，可以看出AA线和BB线之间具有d1的高度差。
步骤四、如图3C所示，以所述图形结构为停止层对所述第二绝缘层7b和所述第一绝缘层7a进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层 7a和所述第二绝缘层7b叠加而成的层间膜7；所述第一绝缘层7a的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层7b的材质，当研磨到所述第一绝缘层7a的表面时，所述图形间隔区区域外开始对所述第一绝缘层7a进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层7b进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除。
研磨过程请参考图3B所示，对所述层间膜7进行CMP时，所述图形结构区域的所述层间膜7会从AA线开始研磨，所述图形间隔区的所述层间膜7会从BB线开始研磨；在所述图形结构区域的所述层间膜7研磨到CC线对应的位置时，所述图形间隔区的所述层间膜7会到达DD线,CC线对应于所述图形结构区域的所述第一绝缘层7a 的顶部表面的位置，DD线低于CC线，表示研磨到CC线时，在所述图形间隔区内会存在所述层间膜7的蝶形凹陷。
EE线为CMP停止层对应的表面，图3C中对应于接触刻蚀停止层6的表面。对于所述图形结构区域，在CC线到最终的停止层对应的EE线之间，CMP都是对所述第一绝缘层7a进行研磨；而对于所述图形间隔区，在DD线到最终的停止层对应的EE线之间，CMP主要是对所述第二绝缘层7b进行研磨；由于所述第一绝缘层7a的CMP速率大于所述第二绝缘层7b的CMP速率，故所述图形结构区域的CMP速率大于所述图形间隔区的CMP速率；CMP完成后，如图3C的EE线所示，整个所述层间膜7的表面平坦性效果良好，所述图形间隔区的蝶形凹陷得到减少或消除。
本发明实施例中，所述第二绝缘层7b的材料为氧化层。所述第二绝缘层7b采用HDPCVD工艺沉积形成。所述HDPCVD工艺是现有工艺中采用的高密度等离子体化学气相淀积工艺。
所述第一绝缘层7a的材料为氧化层且所述第一绝缘层7a的氧化层的材质比所述第二绝缘层7b更柔软，使所述第一绝缘层7a的化学机械研磨的速率大于所述第二绝缘层7b的化学机械研磨的速率。所述第一绝缘层7a采用HARP工艺沉积形成。HARP 工艺是现有技术中引入的比HDPCVD填孔能力更强的工艺，HARP工艺主要使用大流量的TEOS和O3作为反应气体，采用亚常压化学气相淀积(SACVD)实现，HARP工艺中不采用等离子体。
步骤四形成所述层间膜7之后，还包括步骤：
步骤五、去除所述多晶硅栅4。
步骤六、进行金属栅的沉积。
步骤七、进行金属的化学机械研磨对所述金属栅进行平坦化。
本发明实施例根据层间膜7填充后在图形间隔区顶部的层间膜7表面的高度会低于图形间隔区外的层间膜7表面高度的特点，对层间膜7的层次结构进行了特殊的设置，主要是形成层间膜7的主体结构即第二绝缘层7b之前形成一层第一绝缘层7a，第一绝缘层7a未将图形间隔区完全填充，由第一绝缘层7a和第二绝缘层7b的叠加结构将图形间隔区完全填充并延伸到图形间隔区外的图形结构表面上，第一绝缘层7a 要求具有比第二绝缘层7b更快的CMP速率，这样，当CMP工艺作用到第一绝缘层7a 上时，CMP在图形间隔区外的图形结构区域将会对第一绝缘层7a研磨，而在图形间隔区区域依然对第二绝缘层7b研磨，这样会加快图形间隔区外的层间膜7的研磨速率并提高整个CMP的速率，也即CMP会更快的到达图形结构上，这样就会相对减少对图形间隔区区域内的第二绝缘层7b的研磨，使得图形间隔区区域的第二绝缘层7b的厚度得到保持，也即本发明实施例能实现对图形间隔区区域内外的层间膜7的研磨速率进行调整，这种研磨速率对层间膜7的去除的厚度正好和层间膜7的表面的高度在图形间隔区的区域内部的不平整性相反，最后能提高整个衬底面内的层间膜7的平坦化效果并能使图形间隔区顶部的层间膜7表面的碟状缺陷降低或消除；另外，由于第一绝缘层7a的研磨速率更快，故本发明还能减少整个CMP的时间，提高CMP效率。
本发明实施例的层间膜7特别适用于第零层层间膜7，在栅极后形成(gate last)的HKMG工艺中，第零层层间膜7在CMP之后位于伪栅极结构之间，由于第零层层间膜7的表面平坦性效果好以及碟状缺陷不明显或完全被消除，故在伪栅结构去除后形成HKMG的金属栅时，经过金属栅对应的金属CMP之后能够将HKMG区域外的金属全部去除，所以本发明实施例能确保无金属残留；同时，本发明实施例能避免为了去除碟状缺陷内的金属残留而进行额外的CMP，能避免进行额外CMP时造成对半导体器件的源漏区特别是PMOS管的嵌入锗硅层产生影响，从而能避免对半导体器件的电学性能产生不利影响。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种层间膜的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有半导体器件的图形结构，各所述图形结构之间的区域为图形间隔区；
所述图形结构为伪栅极结构，所述伪栅极结构包括叠加而成的栅介质层和多晶硅栅；
步骤二、形成第一绝缘层，所述第一绝缘层形成于所述图形间隔区的底部表面和侧面并延伸到所述图形间隔区外的所述图形结构的表面；
步骤三、形成第二绝缘层，所述第二绝缘层将形成有所述第一绝缘层的所述图形间隔区完全填充并延伸到所述图形间隔区外的所述第一绝缘层的表面，所述第二绝缘层的顶部表面不平整且在所述图形间隔区顶部的表面高度低于所述图形间隔区外部的表面高度；
步骤四、以所述图形结构为停止层对所述第二绝缘层和所述第一绝缘层进行化学机械研磨并形成由填充于所述图形间隔区中的所述第一绝缘层和所述第二绝缘层叠加而成的层间膜；所述第一绝缘层的材质选用在进行化学机械研磨时的研磨速率大于所述第二绝缘层的材质，当研磨到所述第一绝缘层的表面时，所述图形间隔区区域外开始对所述第一绝缘层进行研磨而所述图形间隔区区域依然保持对所述第二绝缘层进行研磨，使所述图形间隔区区域外的研磨速率大于所述图形间隔区区域内的研磨速率，从而使所述图形间隔区顶部的碟状缺陷降低或消除；
步骤五、去除所述多晶硅栅；
步骤六、进行金属栅的沉积；
步骤七、进行金属的化学机械研磨对所述金属栅进行平坦化。
2.如权利要求1所述的层间膜的制造方法，其特征在于：步骤一中所述半导体衬底为硅衬底。
3.如权利要求2所述的层间膜的制造方法，其特征在于：所述半导体器件为具有HKMG的MOS晶体管。
4.如权利要求3所述的层间膜的制造方法，其特征在于：所述层间膜为第零层层间膜。
5.如权利要求1所述的层间膜的制造方法，其特征在于：在所述多晶硅栅的侧面形成有侧墙。
6.如权利要求5所述的层间膜的制造方法，其特征在于：在形成所述第一绝缘层之前还包括形成接触刻蚀停止层的步骤，所述接触刻蚀停止层覆盖在所述多晶硅栅的侧墙侧面、所述多晶硅栅的顶部表面和所述图形间隔区的表面。
7.如权利要求6所述的层间膜的制造方法，其特征在于：所述第二绝缘层的材料为氧化层。
8.如权利要求7所述的层间膜的制造方法，其特征在于：所述第二绝缘层采用HDPCVD工艺沉积形成。
9.如权利要求7所述的层间膜的制造方法，其特征在于：所述第一绝缘层的材料为氧化层且所述第一绝缘层的氧化层的材质比所述第二绝缘层更柔软，使所述第一绝缘层的化学机械研磨的速率大于所述第二绝缘层的化学机械研磨的速率。
10.如权利要求9所述的层间膜的制造方法，其特征在于：所述第一绝缘层采用HARP工艺沉积形成。
11.如权利要求6所述的层间膜的制造方法，其特征在于：在所述多晶硅栅两侧的所述半导体器件形成有对应的MOS晶体管的源区和漏区。
12.如权利要求11所述的层间膜的制造方法，其特征在于：所述MOS晶体管所述MOS晶体管分为核心区的MOS晶体管和输入输出区的MOS晶体管，所述输入输出区的MOS晶体管的所述图形结构的尺寸大于所述核心区的MOS晶体管的所述图形结构的尺寸。
13.如权利要求11所述的层间膜的制造方法，其特征在于：各所述MOS晶体管包括PMOS管和NMOS管，所述PMOS管的源区或漏区中包括嵌入式锗硅层。
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