JP2023553271A - Cmos適合グラフェン構造、インターコネクト及びその製造方法 - Google Patents
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Abstract
MLG(多層グラフェン)デバイス層構造は、ビアを用いて接続されている。この構造は、誘電体層の上にM1 MLGインターコネクトデバイス層を含む。層間誘電体がM1 MLGインターコネクトデバイス層を絶縁する。M2 MLGインターコネクトデバイス層は、層間誘電体の上にある。金属ビアは、M2 MLGインターコネクトデバイス層、層間誘電体、及びM1 MLGインターコネクトデバイス層を貫通し、M1 MLG層とM2 MLG層の両方の厚さにわたってエッジコンタクトする。固相グラフェン前駆体から触媒層を通じて炭素を拡散させ、拡散温度で機械的圧力を加えて誘電体又は金属層上にMLGを堆積させ、MLG層を形成する方法。【選択図】図2C
Description
(米国政府利益声明書)
本発明は、米国陸軍研究局から授与された契約番号W911NF-18-1-0366の下で政府の支援を受けて行われた。米国政府は、本発明について一定の権利を有する。
本発明は、米国陸軍研究局から授与された契約番号W911NF-18-1-0366の下で政府の支援を受けて行われた。米国政府は、本発明について一定の権利を有する。
(優先権主張及び関連出願の相互参照)
本願は、2020年12月10日に出願された米国仮出願番号63/123,587に基づいて、35U.S.C.セクション119及び全ての適用される法令及び条約に基づく優先権を主張する。
本願は、2020年12月10日に出願された米国仮出願番号63/123,587に基づいて、35U.S.C.セクション119及び全ての適用される法令及び条約に基づく優先権を主張する。
(技術分野)
本発明の分野は、半導体装置及び製造方法である。本発明は、特に、集積回路(IC)におけるインターコネクト及びインターコネクトの形成に関する。
本発明の分野は、半導体装置及び製造方法である。本発明は、特に、集積回路(IC)におけるインターコネクト及びインターコネクトの形成に関する。
インターコネクトは、すべてのICにおいて重要な構成要素である。インターコネクトは、デジタル、アナログ、又は無線周波数(RF)ICの多数のトランジスタを接続する導電性の経路であり、その性能(速度)、スイッチングエネルギー(電力)、及び信頼性(寿命)を決定する重要な要因である。現在、半導体業界では、様々なマイクロプロセッサを含む大半のICにおいて、銅(Cu)を主要なインターコネクト金属として採用している。しかし、Cuは寸法が大きくなると、サイズ効果(粒界及び表面散乱の増加、高抵抗のバリア層の効果で薄くなりにくい)により抵抗率が著しく上昇し、自己発熱が大きくなり、通電容量(又は信頼性)が低下する。非特許文献1。したがって、業界では、Cuを、Cuよりも優れた性能属性でスケールする別の種類のインターコネクトに置き換える解決策を模索してきた。
コバルト(Co)は、Cuと比較して融点が高いため、最狭のCu配線に代替できる可能性があるとして、最近導入されている。配線寸法が20nm未満に近づくと、Cu、Coのような従来の(すなわち、バルク又は3D)導体、及びルテニウム(Ru)のような貴金属は、著しいサイズ効果に悩まされ、抵抗率の非線形増加につながり、RC遅延及び自己発熱(SH)が増加し、エレクトロマイグレーション(EM)信頼性が低下し、それによって性能、電流伝達能力、及びエネルギー効率が制限される。
グラフェン、特に多層グラフェン(MLG)及びドープ多層グラフェン(DMLG)は、抵抗率が低下するため(ドープMLGについて)、及びCuとCoとを含む従来の金属よりも著しく高い融点であるため、Cuに代わる有望な候補材料である。グラフェンは、2次元(2D)ファンデルワールス材料と呼ばれる、より広範なファミリーに属する。非特許文献2。グラフェンは、Cu及び他の金属の拡散を防ぐバリア材料としても優れている。グラフェンは、窒化ガリウム(GaN)を含む他の電子材料を成長させるためのシード層としても採用することができ、様々なマイクロ/ナノエレクトロニクス用途の2D-2D又は3D-2D構造を含む様々な材料ヘテロ構造を製造することができる。しかし、Cu(又は従来の金属)インターコネクト(非特許文献3)、オンチップインダクタ(非特許文献4)、又はモノリシック3Dインテグレーション(非特許文献5)のためのバリア/キャップ層を含むCMOS集積回路におけるインターコネクト及びその他のBEOL構造(Cu(又は他の従来の金属)相互接続のバリア/キャップ層など)に、任意の形態のグラフェン(単層(1L)、数層(FLG)、MLG及びDMLGを含む)を採用するためには、バックエンドオブライン(BEOL)CMOSプロセスとの適合性が不可欠である。単層又はFLGは、低接触抵抗の横型ヘテロ接合トランジスタ(グラフェン-2D-半導体-グラフェン)及び他のアクティブデバイスを領域選択的に製造するためのキャンバス層としても使用することができる。非特許文献6。FLGは、太陽電池及びその他の光学デバイスのための高透明電極を構築するために利用することもできる。非特許文献7。先行する取り組みでは、グラフェンをCMOS構造に適合させようとしたが、次に述べるようなさまざまな障害がある。
2つの先行する刊行物は、グラフェンナノリボンがインターカレーションドープによってCuインターコネクトを凌駕できることを示すシミュレーションを開示している。提案されたドーピング方法は、非実用的な(有毒な)AsF5ドーピングに依存しているため、CMOS製造には実用的ではない。これらの刊行物は、非特許文献8、非特許文献9である。
別の刊行物では、900℃~1100℃でのCVD成長による転写グラフェンからドープグラフェンインターコネクトが開示されている。高温のCVD及び転写は、最先端のIC製造プロセスとは相容れないものである。この刊行物は、非特許文献10である。
他では、グラフェンナノリボンインターコネクトを形成するために、機械的剥離を形成することが提案されている。剥離は、大規模な製造には適さない。加えて、ナノリボンはドープされておらず、現在のCuインターコネクトには匹敵しない低い導電性を提供する。この剥離は、非特許文献11に開示されている。
特許文献1は、導電性インターコネクト部材の周りに支持された巻かれたグラフェンリボンを開示する。キャリアは金属である。これは金属成分を必要とするハイブリッド構造であり、導電性はグラフェンと金属との接触抵抗によって制限されるため、Cuの導電性と一致することはほとんどない。また、金属成分の融点が比較的低いことにより、このようなハイブリッド構造の通電容量が制限される。
特許文献2も、ハイブリッド金属-グラフェンインターコネクト構造を開示する。このインターコネクトでも、トレンチ内のバリア層が必要である。バリア材料は、タンタルと、窒化タンタルと、ルテニウム、ニッケル、パラジウム、イリジウム、及び銅からなる群から選択されるグラフェンシード材料と、からなる群から選択される。前の段落で述べた同じ欠点が当てはまる。
特許文献3は、下地触媒膜とインターコネクトトレンチとを必要とするグラフェンインターコネクトを開示する。開示された製造方法は、CMOS BEOLプロセスと相容れない高温(>800℃)のグラフェン成長プロセスを含む。
特許文献4は、銅、アルミニウム、銀、金、カルシウム、白金、錫、リチウム、亜鉛、ニッケル、及びタングステンのうちの1つ以上を含む元素形態又は合金である充填金属を用いて、Ru又はTaのライナーで線が引かれたトレンチ内のグラフェンコネクタを開示する。グラフェン形成プロセスは低温CVDであり、質の悪いグラフェンが生成されることが知られている。
特許文献5は、ハイブリッド金属/グラフェンインターコネクトを開示する。グラフェンは、銅(Cu)、ニッケル(Ni)、コバルト(Co)、ルテニウム(Ru)、イリジウム(Ir)、プラチナ(Pt)、又はパラジウム(Pd)の金属上に形成される。金属表面にグラフェンを成長させるためには、高温(CMOS BEOLと相容れない)が必要である。
特許文献6は、ハイブリッド金属-グラフェンインターコネクト構造も開示する。ハイブリッド構造は、非金属材料層とグラフェン層との間、又は金属層とグラフェン層との間に界面結合層を含む。開示されたプロセスは、高温グラフェン成長プロセス(>700℃)であり、わずかなメモリデバイス用途にのみ限定される。ハイブリッドアプローチに関して上述したものと同じ欠点が当てはまる。
特許文献7は、グラフェン膜を製造する方法を開示する。この方法において、触媒金属膜が基板上に形成される。グラフェン膜は、触媒金属膜上に形成される。触媒金属膜は、酸化剤を介して除去される。その後、グラフェン膜を基板に転写する。このような転写プロセスは、CMOS製造とは相容れず、膜の欠陥密度を増加させ、製造の総コストを増加させる可能性がある。
非特許文献12は、MLGグラフェンインターコネクトを単一のデバイス層で形成するための方法について述べている。この方法は、ニッケル触媒層を通してグラファイト粉末から炭素を拡散させる。この論文では、複数のデバイス層を形成する技術、又は異なるデバイス層においてMLGを互いに接続する技術については一切開示されていない。グラファイト粉末を使用するため、極めて小さな粒子数が重要な要求となる商用CMOS製造工場に、プロセスを組み込むことが困難となる。次に、全自動化された装置内に粉末を持ち込むことは困難である。
図1は、金属(配線)-ビア-金属(配線)構造を形成するための従来のデュアルダマシン(DD)プロセスを示す。このプロセスは、20nm未満の配線幅にスケールダウンされている。この構造は、先に述べた「サイズ効果」に悩まされており、自己発熱(SH)が増加し、エレクトロマイグレーション(EM)の信頼性が低下し、それによってインターコネクトの通電容量が制限される。図3A及び図3Bは、下部がM1層に接触し、上部がM2層に接触するビア配線の場合、ビアと金属配線と間のエッジコンタクト抵抗による電流再分配を主因として、電流集中とSH効果とが生じることを示している。さらに、DDプロセス中に高スケールのトレンチ及びビアホールに金属を充填する際にボイドが発生し、信頼性とばらつきの問題を悪化させる。MLG配線は、DDプロセスの流れに沿うことができないことに注意するべきである。後続のセクションで説明するように、MLG配線にはサブトラクティブエッチング(SE)プロセススキームを使用する必要がある。
グラフェン([1]~[3])、及び他の材料([4]~[6])を単層インターコネクトに使用することを試みた代表的な論文は、以下の[1]非特許文献13、[2]非特許文献14、[3]非特許文献15、[4]非特許文献16、[5]非特許文献17、[6]非特許文献18がある。これらのプロセス([4]~[6])では、抵抗率の低減及び通電容量の向上において限界的な改善がなされているものの、ビアで接続された多層MLGをCMOS互換で作製する実用的なプロセスは依然として必要とされている。
1つの刊行物は、カーボンナノチューブ(CNT)ビアを有するマルチレベルMLGについて論じている。[8]非特許文献19。この構造において、カーボンナノチューブビアを作るためには、全工程についてCMOSに対応できない非常に高い温度が必要である。
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好適な実施形態は、ビアを用いて接続されるMLG(多層グラフェン)デバイス層構造を提供する。この構造は、誘電体層の上にM1 MLGインターコネクトデバイス層を含む。層間誘電体は、M1 MLGインターコネクトデバイス層を隔離する。M2 MLGインターコネクトデバイス層は、層間誘電体の上にある。金属ビアは、M2 MLGインターコネクトデバイス層、層間誘電体、及びM1 MLGインターコネクトデバイス層を貫通し、M1 MLG層とM2 MLG層との両方の厚さにわたってエッジコンタクトする。この方法は、固相グラフェン前駆体から触媒層を通じて炭素を拡散させ、拡散温度で機械的圧力を適用して誘電体又は金属層上に直接MLGを成長させ、複数のMLG層を形成する。
本発明は、多層グラフェン(MLG)及びドープ多層グラフェン(DMG)構造、インターコネクト、並びにMLG及びDMG構造インターコネクトを形成するための製造方法を提供する。好適な実施形態の方法において、MLGは、圧力支援固相前駆体合成法により、CMOS適合温度(例えば、350℃)で誘電体(SiO2)基板上に実用的な多層構成で直接成長され、金属ビアを使用して接続され、すべてのIC処理の熱履歴(thermal budget)要件を満たすプロセスで、MLGと配線ビアとの間のエッジコンタクトを達成する。
本発明は、界面接触抵抗を最小化し、ひいては全体的なビア抵抗を最小化するために2つのMLGに接続する最も好ましい方法である「エッジコンタクト」構成で2つのMLGを接合する方法を提供する。これにより、チップ内の信号伝播及びクロック分配の高速化、オンチップ電力分配時の抵抗損失(IR-drop)の大幅な低減を実現する。
好ましい製造方法では、いかなる金属又は誘電体を通る炭素の拡散がないため、プロセスの複雑さ、コスト、及びCu配線の有効抵抗率を増加させる高抵抗耐熱性金属によって完全にカプセル化しなければならないCu配線とは異なり、配線(MLG又はドープMLG)も金属ビアもいずれの拡散バリア層を必要としない。
好適な成長技術は、現在、約10mm2の均一な広い被覆面積を示し、8インチ又は12インチのウェハ/基板に容易にスケールアップすることができる。これは、このプロセス方式が、現在のCMOSプロセスに直接統合するために持っていることは、非常に大きな可能性を示す。
好ましい方法は、Cuのような金属基板上にMLGを直接成長させるためにも使用することができ(いくつかの変形例の後にも実証される)、これは、Cu(及び他の金属)に対するバリア/キャップ層としてMLGを使用する潜在的利益を探求するために採用することができ、Cuインターコネクトの有効抵抗率を、コスト及びプロセスの複雑性とともに高める高耐熱金属の必要性をなくす。
金属ビア構造を有する好ましいマルチレベルMLGインターコネクトは、カプセル化又はバリア層なしで、室温で1000時間にわたって2%未満の導電率低下を示し、100℃超で200MA/cm2の電流密度ストレス(ナノスケールCuが安全に持ちこたえる値より約50倍大きい)下で、無視できるエレクトロマイグレーション(EM)(インターコネクトの典型的な信頼性の問題)を示す。これにより、本ビア方式を、現在利用可能な全ての材料及びプロセス方式の中で、トランジスタ接触のための最も信頼性の高いプロセスとしている。
好適なマルチレベルMLGインターコネクト構造の著しく高い通電容量は、従来のデュアルダマシンプロセス方式と比較してMLGの厚さを大幅に低減することを可能にし、より低い配線内容量につながり、ICの速度を大幅に改善し、ノイズカップリングを大幅に低減し、スイッチングエネルギー又は電力消費を大幅に低減することができる。現代のマイクロプロセッサにおける電力消費の2/3までがインターコネクトの容量に起因しているため、MLGインターコネクトが電力を下げるこの可能性は特に重要である。本発明の好適なインターコネクト構造は、より高速で、より小さく、より軽く、より柔軟で、より信頼性が高く、よりエネルギー効率が高く、より費用対効果の高いICを実現できる。
好適な方法において、MLGは、圧力アシスト固相拡散によって350℃で誘電体(SiO2)基板上に多層構成で直接成長させ、全てのICプロセスの熱履歴要件を満たしつつ、金属ビアを使用して接続される。
好適な方法は、「エッジコンタクト」構成でMLGを接合することであり、これは、界面接触抵抗、ひいては全体的なビア抵抗を最小化するために、MLGに接続する最も好ましい方法である。これは、チップ内の信号伝播とクロック分配の高速化とにつながるとともに、オンチップ電力分配時の抵抗損失(IR-drop)の大幅な低減にもつながる。
好適な方法は、任意の金属又は誘電体を介した炭素の拡散を回避し、配線(MLG又はドープMLG)も金属ビアも、任意の拡散バリア層を必要とせず、プロセスの複雑さ、コスト、及びCu配線の有効抵抗率を増加させる高抵抗耐熱性金属によって完全にカプセル化しなければならないCu配線とは異なる。
好適な方法は、約10mm2の均一で大きな被覆面積を、実験において実証し、これは、8インチ又は12インチのウェハ/基板に容易にスケールアップすることができる。これは、本方法が現在の最先端CMOSプロセスに直接統合できることを実証する。
好適な方法(実験的に実証されている)は、Cuのような金属基板上にMLGを直接成長させることができる。この方法の1つの応用は、MLGをCuのキャップ層として採用し、コスト及びプロセスの複雑さと共に、Cuインターコネクトの実効抵抗率を増加させる高耐熱性金属の必要性をなくすことである。
金属ビア方式によるマルチレベルMLGインターコネクトの好適なデバイス構造は、カプセル化又はバリア層なしで、室温で1000時間にわたって2%未満の導電率低下を示し、100℃超で200MA/cm2の電流密度ストレス(ナノスケールCuが安全に持ちこたえる値より約50倍より大きい)下で、無視できるエレクトロマイグレーション(EM)(インターコネクトの典型的な信頼性の問題)を示す。このようなビア構造は、現在利用可能な全ての材料とプロセススキームとの中で、トランジスタに接触するための最も信頼性の高い現在のプロセスを大きく超えている。
好ましいマルチレベルMLGインターコネクトビア構造は、従来の構造と比較して著しく高い通電容量を提供し、これにより、従来のデュアルダマシンプロセス法と比較してMLG厚さを著しく低減することができ、配線内容量の低下をもたらし、ICの速度を著しく改善し、ノイズカップリングを低減し、電力消費を低下させることができる。特に、最近のマイクロプロセッサの消費電力の2/3は配線容量に起因しているため、本マルチレベルMLGインターコネクトビア構造は消費電力を低減することができる。
好ましい実施形態では、異なる固相グラフェン前駆体を使用する。1つの固相前駆体は、グラファイト粉末である。別の固相前駆体は、グラファイトスラリーである。追加の固相グラファイト前駆体は、アモルファスカーボン(a-カーボン)層である。堆積されたa-カーボン層を採用する方法は、大容量のCMOS製造のために、グラファイト粉末及びグラファイトスラリーと比較して著しい利点を提供することができる。
実験では、好適であり、広く使用されている誘電体であるSiO2上にMLGを堆積させた。しかしながら、MLGを形成するための本発明の方法は、プロセスの熱的要求(約350~400℃)に耐えることができる任意の誘電体上に、MLGを形成することができる。
次に、本発明の好適な実施形態について、実験及び図面に関して説明する。当技術分野における一般的な知識及び以下に述べる実験の説明に鑑みて、本発明のより広範な態様は、当業者によれば理解されるだろう。
図2A~図2Bは、CMOS処理温度で誘電体上に直接グラフェンを成長させるための好適な方法を示し、図2Cは、金属ビアと2つの接続されたMLG層との間のエッジコンタクトを有するMLG-ビア-MLG構造の形成のための好適な方法を示す。図2A~図2Bにおけるプロセスは、大面積で均一且つ良質なMLGを複数の層で確実に成長させることができ、図2C~図2Dにおけるプロセスは、エッジコンタクトの金属ビアで複数の層を接続する。均一なMLGは、従来のマスクエッチング技術によってインターコネクトパターンにパターニングすることができる。例えば、ある実験では、金属マスクを用いた酸素ICPエッチングによってMLG層をパターニングし、その後、ウェットエッチングによってこれを除去した。
図2Aにおいて、第1のステップ20では、シリコン基板上の二酸化シリコン層を洗浄する。例えば200nmのSiO2は、形成されるMLG-ビア-MLG構造における層間誘電体として機能する。ステップ22において、金属又は合金触媒が堆積され、例えばニッケルが堆積される。Co、Fe、Cu、Co-Ni合金のような他の金属及び合金も、グラフェンの成長に利用することができる。しかしながら、結果として得られるグラフェンの厚さ、品質、被覆面積は、金属触媒の選択の重要な要因である。Niは、最も可能性のある選択であり、最も好ましい選択である。ある実験では、約3×10-6Torrのチャンバ圧力で、電子ビーム蒸着法により100nmの厚さのNiを堆積した。約50nm~約200nmの範囲の厚さも適用することができる。一般に、金属触媒の厚さが厚いと、得られるMLG層の厚さが減少し、金属触媒の厚さが薄いと、炭素原子が金属触媒の粒及び粒界を通って拡散し、Ni/SiO2界面で核生成する必要があるため、(同じ成長時間に対して)得られるMLG層の厚さが増加する。450℃未満の低温アニール、例えば、H2/Ar環境下で2時間、約350℃のアニールは、堆積された金属触媒(Ni)の品質を向上させる。アニールは、真空、Ar、H2、N2、O2、又はフォーミングガス中で行うことができるが、不活性なArをバックグラウンドとするH2の存在が、(金属の粒径を大きくすることによって)金属の品質を著しく改善することに役立つため、H2/Arの組み合わせが好ましい。実際の成長ステップの直前にアニールを行うと、被覆率と成長品質が著しく改善される。アニールは、全体的なプロセスの複雑さを軽減するだけでなく、CMOS BEOLの熱履歴要件を満たすために、他のステップに使用される同じ温度で実施することが好ましい。次のステップ24では、固相グラフェン前駆体を堆積し、図2Aに示すような3つのオプション、具体的にはアモルファスカーボンオプション、グラフェンスラリーオプション及びグラフェン粉末オプションがある。粉末は、ウェハ全体に均一に、約100μm程度の厚さで振りかけることができる。アモルファスカーボン(厚さ約10~15nm)は、Ni金属触媒の堆積と同じ技術である電子ビーム蒸着法で実験的に堆積した。一般に、アモルファスカーボン前駆体の厚さと結果として得られるMLG薄膜の厚さの関係は、選択した触媒中の炭素の超飽和濃度の関数である。アモルファスカーボン薄膜の厚さと結果として得られるMLGの厚さとの比は、1:1が妥当な目安である。スラリーは、グラファイト粉末を含む有機溶媒の溶液であり、ウェハ上に均一に広げて加熱し、有機溶媒を揮発させることができる。結果として得られる薄膜の厚さは約10~20nmである。
プロセスは、図2Bにおけるステップ26に続き、ここでは、形成されたグラフェン前駆体は、炭素をNi触媒を通じて拡散させてSiO2上にグラフェン層を形成するのに十分な圧力及び温度にさらされている。一例として、少なくとも約350℃の温度で約65~80psiの機械的圧力を約60分間かけて、約20nm多層グラフェン(MLG)を形成する。機械的圧力は、グラフェン成長の最適化のために更に高めることができる。拡散のための最低温度は約200℃まで低くすることができる。拡散を達成するための最高温度は約1000℃まで高くすることができる。しかしながら、CMOS適合性からは、最高温度を500℃未満とすることが求められる。その後、ステップ28における酸素洗浄で余分なグラフェン前駆体を除去し、ステップ30において金属触媒をエッチングにより除去して、SiO2上に高品質のグラフェン層を残存させる。ステップ32において、サブトラクティブエッチングを行い、MLGインターコネクトをパターニングする。
図2Cにおけるプロセスは、下部MLG層40及び上部42MLG層(M1及びM2と呼ぶことができる)を製造するために使用することができ、また、下部MLG層40及び上部42MLG層は、従来のマスクエッチング技術によってパターニングすることができる。M1及びM2層40及び42は、誘電体層、例えば、SiO2層44及び46上に直接、図2A~図2Bのプロセスに従って形成される。プラズマ化学気相成長法(PECVD)は、SiO2を堆積させるための実験で使用されたが、誘電体は、他の任意の技術によって形成することができる。均一な被覆と厚さを有する誘電体が典型的であるが、本発明の方法は、任意の形状の表面上にMLGを形成できるほど汎用性がある。追加の誘電体層48は、M2 MLG層42のインターコネクトパターンの一部を形成することができる。ステップ50において、誘電体層46が層間誘電体層として形成され、上部MLG M2層42の形成のために図2A~2Bのように準備され、その後、追加の誘電体48が形成される。ステップ52において、誘電体層44に至るまで層を通してホール54が開口される。ステップ56において、金属をホール54内に堆積させ、ビア58を形成し、このビアは、有利には、下部40及び上部42のMLG M1及びM2層のそれぞれの全ての厚さを通じてエッジコンタクトを形成する。
ビア58について、様々な金属を使用することができる。Co、Ru、及びWの間で実施された密度汎関数理論(DFT)シミュレーションは、これらがMLGに対してほぼ同一のエッジコンタクト抵抗を有することを明らかにした。しかしながら、CoはRu及びWと比べて活性化エネルギーが高く、抵抗率が低いことから、EM(エレクトロマイグレーション)及びSH(自己発熱)に対する耐性が高く、マルチレベルMLG配線ビア構造用のビア58に適した金属であり、より好ましい選択である。
このエッジコンタクトは、図3C及び図3Dに示すように、トップコンタクトとボトムコンタクト(図3A及び図3B)の電流集中を回避する。このエッジコンタクト構造は、図3B及び図3Dに示すように、従来のDDプロセスと比較して、ビアとMLG配線との間のエッジコンタクト抵抗によって生じる電流の再分配を主因とする、電流集中効果及びSH効果の著しい軽減を示す。MLGは、SE-Co及びSE-Ruと比較して、特にアスペクト比が小さい場合ほど高い導電性とEM耐性とをもたらす。従って、MLGと金属ビアとの間のエッジコンタクト抵抗が加わるとビア全体の抵抗が増加するが、実験では、FO4遅延はビア全体の抵抗に対して不変であることが示された。
MLG層の品質とビア性能とを実験的に試験した。一点ラマンスペクトルデータにシャープなGと2Dピークがある。TEM画像により、均一な高品質成長を確認した。下にある層間誘電体(ILD)46の上に製造された上部MLG M2 42は、実験的に観察された一点ラマンスペクトル及び均一な大面積ラマンマップから明らかなように、下部MLG40と同等の品質及び厚さを示した。XPSを用いて下部MLG膜中のC1s含有量を測定したところ、従来のCVD成長MLGでも観測されたC=C sp2結合に対応する正確なピーク位置(1202.3eV)と原子組成(約83%)を示し、CVD成長MLGの800℃を超える高温のCMOS非適合温度を必要としない固相MLGの高品質な成長が確認されている。
図2A~図2Cと一致する実験的な製造は、ビアホールが単一のダマシンプロセスを使用して配線及びILDを通ってエッチングされるCoビアを使用する2層のSE(サブトラクティブ・エッチング)-MLGインターコネクト構造を実証した。実験の構造は、両方の層について20nm厚のMLGを有した。意図的ではないが、ステップ30においてNi触媒を除去するためにFeCl3溶液を使用することで、上部MLG及び下部MLGの両方の表面にFeが存在する表面ドーピングが行われ、MLGの抵抗率を低下させることができる。ビア抵抗を測定したところ、厚さ20nmのCo-MLGエッジコンタクトでは、最小接触抵抗は137Ω・μmと推定された。この値は、CoをドープしたMLGとドープされていないMLGの理論的に推定された(DFTによる)エッジコンタクト抵抗値の間にあるように、FeCl3によって生ずるMLGの部分表面ドーピングの主張を裏付ける。定電流ストレステストでは、ビアによる抵抗の増加は40時間を超える時間にわたって2%未満であり、Coビアにおいて及び/又はCo-MLGコンタクトにおけるEMが無視できるものであることを示した。
図4A~4Bは、Cu層上に直接MLGを形成するための好適な方法を示す。ステップ60において、シリコン基板上のSiO2、次いで、Cu層、薄いアモルファスカーボンバリア層、ニッケル触媒層、及び、図2Aに示すようなグラファイト粉末、アモルファスカーボン若しくはグラファイトスラリーである可能性がある固相グラフェン前駆体を含む積層体が形成される。薄いアモルファスカーボン層は、Cu層及びNi層の相互拡散を防ぎ、Cu界面で容易に利用できる炭素の追加供給源として作用することによりグラフェン成長プロセスを支援し、MLG成長中に完全に消費される。図2Bにおけるステップ26の方法のようにステップ64で機械的圧力をかけると、炭素がNi触媒を通って拡散し、Cu上にグラフェン層を形成する。グラフェン層の形成の後、図2Bのステップ28及びステップ30と同様に、ニッケル上に残存するグラファイト又はa-カーボンのクリーニング及びニッケルエッチングが実施される。クリーニングは、O2プラズマを使用してNi基板上のあらゆるグラファイト形成を除去するために実施される。ニッケルエッチングは、FeCl3溶液を用いたウェットエッチングによりNi触媒金属層を除去したが、ドライエッチングを含む他の材料除去プロセスを使用することができる。その後、MLG層は、MLGインターコネクトを形成する酸素プラズマを用いたプロセスのようなサブトラクティブプロセスでエッチングされる。MLGは、導電性を調節するために様々な方法を使用してドープされることができる。
図4A~図4Bの方法を検証するために、実験も行った。実験では、Siウェハ上に300nmのSiO2層を形成し、その上にEビーム蒸着によって100nmのCu、2nmのアモルファスカーボン、及び100nmのNi層を堆積させる。次に、グラファイト前駆体を、例えば100μmのグラファイト粉末のように、結果として得られる積層体全体に均一に設けた。ラマンスペクトルから、Cu上に約350℃で直接成長させた高品質のMLGの形成が確認され、TEM画像で確認できる層状構造も検証された。上述したように、金属ビアとエッジコンタクトするパターニングされたインターコネクトMLG層は、追加の実験でも形成された。実験例では、図2A~2Bに示すように下部MLGを成長させ、その後、メタルマスクを用いた酸素ICPエッチングによってパターニングし、その後、ウェットエッチングによってこれを除去する。下部MLGを接続するためのコンタクト及びパッド(15nm Ni/150nm Au)を定義した後、200nm厚のSiO2 ILDを堆積させる。上部MLGは、下部MLGと重複する領域を形成するようにパターニングされ、その後、上部MLGのコンタクト及びパッドがパターニングされる。フォトレジストマスクで上部MLG、ILD、下部MLGをそれぞれエッチングするために、酸素-、CHF3-、酸素-ICPの3ステップでビアホール(幅200nm~2μm)を開口する。ビアホールを充填するために、熱蒸着法(<100℃)で厚さ約220nmのCoを、金属が完全に充填されるように遅い蒸着速度で堆積する。最後に、ボトムパッド上部のILDをエッチングし、電気的接触を可能にする。配線/ビア幅は、当技術分野で知られており、より高度なリソグラフィー技術を用いて、更に拡大することができる。
本発明の特定の実施形態を示し、説明したが、他の修正、置換及び代替が当業者に明らかであることが理解されるべきである。そのような修正、置換及び代替は、添付の特許請求の範囲から決定されるべきである本発明の精神及び範囲から逸脱することなく行うことができる。
本発明の様々な特徴は、添付の特許請求の範囲に記載されている。
[付記]
[付記1]
CMOS(相補型金属酸化膜半導体)適合プロセス温度でビアを用いて接続されたMLG(多層グラフェン)デバイス層を誘電体又は金属層上に直接形成する方法であって、
誘電体層又は金属層を設ける工程と、
前記誘電体層又は金属層上に、金属又は合金の触媒層を堆積する工程と、
前記触媒層上に、固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散する工程であって、拡散温度で拡散圧力を適用することを介して前記誘電体層又は金属層上にMLGを堆積させ、M1 MLG層を形成する、工程と、
前記触媒層を除去する工程と、
前記M1 MLG層上に層間誘電体を堆積する工程と、
前記触媒層を堆積する工程と、前記固相グラフェン前駆体層を堆積する工程と、前記炭素を拡散する工程とを介して、前記層間誘電体上に、M2 MLG層を形成する工程と、
前記M2 MLG層、前記層間誘電体、及び前記M1 MLG層の全てを貫いて開口してビアホールを形成する工程と、
前記M1 MLG層及び前記M2 MLG層の厚さにわたってエッジコンタクトを形成するために前記ビアホール内にビアメタルを堆積する工程と、
を含む、方法。
[付記1]
CMOS(相補型金属酸化膜半導体)適合プロセス温度でビアを用いて接続されたMLG(多層グラフェン)デバイス層を誘電体又は金属層上に直接形成する方法であって、
誘電体層又は金属層を設ける工程と、
前記誘電体層又は金属層上に、金属又は合金の触媒層を堆積する工程と、
前記触媒層上に、固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散する工程であって、拡散温度で拡散圧力を適用することを介して前記誘電体層又は金属層上にMLGを堆積させ、M1 MLG層を形成する、工程と、
前記触媒層を除去する工程と、
前記M1 MLG層上に層間誘電体を堆積する工程と、
前記触媒層を堆積する工程と、前記固相グラフェン前駆体層を堆積する工程と、前記炭素を拡散する工程とを介して、前記層間誘電体上に、M2 MLG層を形成する工程と、
前記M2 MLG層、前記層間誘電体、及び前記M1 MLG層の全てを貫いて開口してビアホールを形成する工程と、
前記M1 MLG層及び前記M2 MLG層の厚さにわたってエッジコンタクトを形成するために前記ビアホール内にビアメタルを堆積する工程と、
を含む、方法。
[付記2]
前記拡散圧力は約65~80psiの圧力であり、前記拡散温度は少なくとも約200℃である、
ことを特徴とする付記1に記載の方法。
前記拡散圧力は約65~80psiの圧力であり、前記拡散温度は少なくとも約200℃である、
ことを特徴とする付記1に記載の方法。
[付記3]
前記グラフェン前駆体は、グラファイト粉末である、
ことを特徴とする付記1又は2に記載の方法。
前記グラフェン前駆体は、グラファイト粉末である、
ことを特徴とする付記1又は2に記載の方法。
[付記4]
前記グラフェン前駆体は、アモルファスカーボンである、
ことを特徴とする付記1又は2に記載の方法。
前記グラフェン前駆体は、アモルファスカーボンである、
ことを特徴とする付記1又は2に記載の方法。
[付記5]
前記グラフェン前駆体は、グラファイトスラリーである、
ことを特徴とする付記1又は2に記載の方法。
前記グラフェン前駆体は、グラファイトスラリーである、
ことを特徴とする付記1又は2に記載の方法。
[付記6]
前記固相グラフェン前駆体を堆積させる前に、前記触媒を500℃未満の温度でアニールすることを含む、
ことを特徴とする付記1乃至5のいずれか1つに記載の方法。
前記固相グラフェン前駆体を堆積させる前に、前記触媒を500℃未満の温度でアニールすることを含む、
ことを特徴とする付記1乃至5のいずれか1つに記載の方法。
[付記7]
前記ビアメタルは、Co、Ru及びWのうち1つである、
ことを特徴とする付記1乃至6のいずれか1つに記載の方法。
前記ビアメタルは、Co、Ru及びWのうち1つである、
ことを特徴とする付記1乃至6のいずれか1つに記載の方法。
[付記8]
前記ビアメタルはCoである、
ことを特徴とする付記7に記載の方法。
前記ビアメタルはCoである、
ことを特徴とする付記7に記載の方法。
[付記9]
前記触媒層はNiである、
ことを特徴とする付記1乃至8のいずれか1つに記載の方法。
前記触媒層はNiである、
ことを特徴とする付記1乃至8のいずれか1つに記載の方法。
[付記10]
前記誘電体層及び前記層間誘電体は、SiO2を含む、
ことを特徴とする付記1乃至9のいずれか1つに記載の方法。
前記誘電体層及び前記層間誘電体は、SiO2を含む、
ことを特徴とする付記1乃至9のいずれか1つに記載の方法。
[付記11]
金属表面上にMLG(多層グラフェン)を形成するための方法であって、
前記金属表面上にアモルファスカーボンバリア層を形成する工程と、
前記アモルファスカーボンバリア層上に金属触媒層又は合金触媒層を堆積する工程と、
前記触媒層上に固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散させ、拡散温度で拡散圧力を適用することを介して、前記金属表面上にMLGを堆積する工程と、
を含む方法。
金属表面上にMLG(多層グラフェン)を形成するための方法であって、
前記金属表面上にアモルファスカーボンバリア層を形成する工程と、
前記アモルファスカーボンバリア層上に金属触媒層又は合金触媒層を堆積する工程と、
前記触媒層上に固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散させ、拡散温度で拡散圧力を適用することを介して、前記金属表面上にMLGを堆積する工程と、
を含む方法。
[付記12]
前記金属表面は銅である、
ことを特徴とする付記9に記載の方法。
前記金属表面は銅である、
ことを特徴とする付記9に記載の方法。
[付記13]
前記触媒層はニッケルである、
ことを特徴とする付記9又は10に記載の方法。
前記触媒層はニッケルである、
ことを特徴とする付記9又は10に記載の方法。
[付記14]
M1 MLGをパターニング及びドーピングし、M2 MLG層をパターニング及びドーピングする、
ことを特徴とする付記1に記載の方法。
M1 MLGをパターニング及びドーピングし、M2 MLG層をパターニング及びドーピングする、
ことを特徴とする付記1に記載の方法。
[付記15]
ビアを用いて接続されたMLG(多層グラフェン)デバイス層構造であって、
誘電体層上のM1 MLGインターコネクトデバイス層と、
前記M1 MLGインターコネクトデバイス層を隔離する層間誘電体と、
前記層間誘電体上のM2 MLGインターコネクトデバイス層と、
前記M2 MLGインターコネクトデバイス層、前記層間誘電体、及び前記M1 MLGインターコネクトデバイス層を通る金属ビアであって、該金属ビアは前記M1 MLG層と前記M2 MLG層との両方の厚みにわたってエッジコンタクトを形成する、金属ビアと、
を備えるMLGデバイス層構造。
ビアを用いて接続されたMLG(多層グラフェン)デバイス層構造であって、
誘電体層上のM1 MLGインターコネクトデバイス層と、
前記M1 MLGインターコネクトデバイス層を隔離する層間誘電体と、
前記層間誘電体上のM2 MLGインターコネクトデバイス層と、
前記M2 MLGインターコネクトデバイス層、前記層間誘電体、及び前記M1 MLGインターコネクトデバイス層を通る金属ビアであって、該金属ビアは前記M1 MLG層と前記M2 MLG層との両方の厚みにわたってエッジコンタクトを形成する、金属ビアと、
を備えるMLGデバイス層構造。
[付記16]
前記M1 MLG層及び前記M2 MLG層はパターニングされる、
ことを特徴とする付記15に記載のデバイス層構造。
前記M1 MLG層及び前記M2 MLG層はパターニングされる、
ことを特徴とする付記15に記載のデバイス層構造。
[付記17]
前記誘電体層及び前記層間誘電体はSiO2を含む、
ことを特徴とする付記15又は16に記載のデバイス層構造。
前記誘電体層及び前記層間誘電体はSiO2を含む、
ことを特徴とする付記15又は16に記載のデバイス層構造。
[付記18]
前記M1 MLG層及び前記M2 MLG層はドーピングされる、
ことを特徴とする付記15乃至17のいずれか1つに記載のデバイス層構造。
前記M1 MLG層及び前記M2 MLG層はドーピングされる、
ことを特徴とする付記15乃至17のいずれか1つに記載のデバイス層構造。
Claims (18)
- CMOS(相補型金属酸化膜半導体)適合プロセス温度でビアを用いて接続されたMLG(多層グラフェン)デバイス層を誘電体又は金属層上に直接形成する方法であって、
誘電体層又は金属層を設ける工程と、
前記誘電体層又は金属層上に、金属又は合金の触媒層を堆積する工程と、
前記触媒層上に、固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散する工程であって、拡散温度で拡散圧力を適用することを介して前記誘電体層又は金属層上にMLGを堆積させ、M1 MLG層を形成する、工程と、
前記触媒層を除去する工程と、
前記M1 MLG層上に層間誘電体を堆積する工程と、
前記触媒層を堆積する工程と、前記固相グラフェン前駆体層を堆積する工程と、前記炭素を拡散する工程とを介して、前記層間誘電体上に、M2 MLG層を形成する工程と、
前記M2 MLG層、前記層間誘電体、及び前記M1 MLG層の全てを貫いて開口してビアホールを形成する工程と、
前記M1 MLG層及び前記M2 MLG層の厚さにわたってエッジコンタクトを形成するために前記ビアホール内にビアメタルを堆積する工程と、
を含む、方法。 - 前記拡散圧力は約65~80psiの圧力であり、前記拡散温度は少なくとも約200℃である、
ことを特徴とする請求項1に記載の方法。 - 前記グラフェン前駆体は、グラファイト粉末である、
ことを特徴とする請求項1又は2に記載の方法。 - 前記グラフェン前駆体は、アモルファスカーボンである、
ことを特徴とする請求項1又は2に記載の方法。 - 前記グラフェン前駆体は、グラファイトスラリーである、
ことを特徴とする請求項1又は2に記載の方法。 - 前記固相グラフェン前駆体を堆積させる前に、前記触媒を500℃未満の温度でアニールすることを含む、
ことを特徴とする請求項1乃至5のいずれか1項に記載の方法。 - 前記ビアメタルは、Co、Ru及びWのうち1つである、
ことを特徴とする請求項1乃至6のいずれか1項に記載の方法。 - 前記ビアメタルはCoである、
ことを特徴とする請求項7に記載の方法。 - 前記触媒層はNiである、
ことを特徴とする請求項1乃至8のいずれか1項に記載の方法。 - 前記誘電体層及び前記層間誘電体は、SiO2を含む、
ことを特徴とする請求項1乃至9のいずれか1項に記載の方法。 - 金属表面上にMLG(多層グラフェン)を形成するための方法であって、
前記金属表面上にアモルファスカーボンバリア層を形成する工程と、
前記アモルファスカーボンバリア層上に金属触媒層又は合金触媒層を堆積する工程と、
前記触媒層上に固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散させ、拡散温度で拡散圧力を適用することを介して、前記金属表面上にMLGを堆積する工程と、
を含む方法。 - 前記金属表面は銅である、
ことを特徴とする請求項9に記載の方法。 - 前記触媒層はニッケルである、
ことを特徴とする請求項9又は10に記載の方法。 - M1 MLGをパターニング及びドーピングし、M2 MLG層をパターニング及びドーピングする、
ことを特徴とする請求項1に記載の方法。 - ビアを用いて接続されたMLG(多層グラフェン)デバイス層構造であって、
誘電体層上のM1 MLGインターコネクトデバイス層と、
前記M1 MLGインターコネクトデバイス層を隔離する層間誘電体と、
前記層間誘電体上のM2 MLGインターコネクトデバイス層と、
前記M2 MLGインターコネクトデバイス層、前記層間誘電体、及び前記M1 MLGインターコネクトデバイス層を通る金属ビアであって、該金属ビアは前記M1 MLG層と前記M2 MLG層との両方の厚みにわたってエッジコンタクトを形成する、金属ビアと、
を備えるMLGデバイス層構造。 - 前記M1 MLG層及び前記M2 MLG層はパターニングされる、
ことを特徴とする請求項15に記載のデバイス層構造。 - 前記誘電体層及び前記層間誘電体はSiO2を含む、
ことを特徴とする請求項15又は16に記載のデバイス層構造。 - 前記M1 MLG層及び前記M2 MLG層はドーピングされる、
ことを特徴とする請求項15乃至17のいずれか1項に記載のデバイス層構造。
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