JP2023553271A - Ｃｍｏｓ適合グラフェン構造、インターコネクト及びその製造方法 - Google Patents

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Abstract

ＭＬＧ（多層グラフェン）デバイス層構造は、ビアを用いて接続されている。この構造は、誘電体層の上にＭ１ ＭＬＧインターコネクトデバイス層を含む。層間誘電体がＭ１ ＭＬＧインターコネクトデバイス層を絶縁する。Ｍ２ ＭＬＧインターコネクトデバイス層は、層間誘電体の上にある。金属ビアは、Ｍ２ ＭＬＧインターコネクトデバイス層、層間誘電体、及びＭ１ ＭＬＧインターコネクトデバイス層を貫通し、Ｍ１ ＭＬＧ層とＭ２ ＭＬＧ層の両方の厚さにわたってエッジコンタクトする。固相グラフェン前駆体から触媒層を通じて炭素を拡散させ、拡散温度で機械的圧力を加えて誘電体又は金属層上にＭＬＧを堆積させ、ＭＬＧ層を形成する方法。【選択図】図２Ｃ

Description

（米国政府利益声明書）
本発明は、米国陸軍研究局から授与された契約番号Ｗ９１１ＮＦ－１８－１－０３６６の下で政府の支援を受けて行われた。米国政府は、本発明について一定の権利を有する。
（優先権主張及び関連出願の相互参照）
本願は、２０２０年１２月１０日に出願された米国仮出願番号６３／１２３，５８７に基づいて、３５Ｕ．Ｓ．Ｃ．セクション１１９及び全ての適用される法令及び条約に基づく優先権を主張する。
（技術分野）
本発明の分野は、半導体装置及び製造方法である。本発明は、特に、集積回路（ＩＣ）におけるインターコネクト及びインターコネクトの形成に関する。
インターコネクトは、すべてのＩＣにおいて重要な構成要素である。インターコネクトは、デジタル、アナログ、又は無線周波数（ＲＦ）ＩＣの多数のトランジスタを接続する導電性の経路であり、その性能（速度）、スイッチングエネルギー（電力）、及び信頼性（寿命）を決定する重要な要因である。現在、半導体業界では、様々なマイクロプロセッサを含む大半のＩＣにおいて、銅（Ｃｕ）を主要なインターコネクト金属として採用している。しかし、Ｃｕは寸法が大きくなると、サイズ効果（粒界及び表面散乱の増加、高抵抗のバリア層の効果で薄くなりにくい）により抵抗率が著しく上昇し、自己発熱が大きくなり、通電容量（又は信頼性）が低下する。非特許文献１。したがって、業界では、Ｃｕを、Ｃｕよりも優れた性能属性でスケールする別の種類のインターコネクトに置き換える解決策を模索してきた。
コバルト（Ｃｏ）は、Ｃｕと比較して融点が高いため、最狭のＣｕ配線に代替できる可能性があるとして、最近導入されている。配線寸法が２０ｎｍ未満に近づくと、Ｃｕ、Ｃｏのような従来の（すなわち、バルク又は３Ｄ）導体、及びルテニウム（Ｒｕ）のような貴金属は、著しいサイズ効果に悩まされ、抵抗率の非線形増加につながり、ＲＣ遅延及び自己発熱（ＳＨ）が増加し、エレクトロマイグレーション（ＥＭ）信頼性が低下し、それによって性能、電流伝達能力、及びエネルギー効率が制限される。
グラフェン、特に多層グラフェン（ＭＬＧ）及びドープ多層グラフェン（ＤＭＬＧ）は、抵抗率が低下するため（ドープＭＬＧについて）、及びＣｕとＣｏとを含む従来の金属よりも著しく高い融点であるため、Ｃｕに代わる有望な候補材料である。グラフェンは、２次元（２Ｄ）ファンデルワールス材料と呼ばれる、より広範なファミリーに属する。非特許文献２。グラフェンは、Ｃｕ及び他の金属の拡散を防ぐバリア材料としても優れている。グラフェンは、窒化ガリウム（ＧａＮ）を含む他の電子材料を成長させるためのシード層としても採用することができ、様々なマイクロ／ナノエレクトロニクス用途の２Ｄ－２Ｄ又は３Ｄ－２Ｄ構造を含む様々な材料ヘテロ構造を製造することができる。しかし、Ｃｕ（又は従来の金属）インターコネクト（非特許文献３）、オンチップインダクタ（非特許文献４）、又はモノリシック３Ｄインテグレーション（非特許文献５）のためのバリア／キャップ層を含むＣＭＯＳ集積回路におけるインターコネクト及びその他のＢＥＯＬ構造（Ｃｕ（又は他の従来の金属）相互接続のバリア／キャップ層など）に、任意の形態のグラフェン（単層（１Ｌ）、数層（ＦＬＧ）、ＭＬＧ及びＤＭＬＧを含む）を採用するためには、バックエンドオブライン（ＢＥＯＬ）ＣＭＯＳプロセスとの適合性が不可欠である。単層又はＦＬＧは、低接触抵抗の横型ヘテロ接合トランジスタ（グラフェン－２Ｄ－半導体－グラフェン）及び他のアクティブデバイスを領域選択的に製造するためのキャンバス層としても使用することができる。非特許文献６。ＦＬＧは、太陽電池及びその他の光学デバイスのための高透明電極を構築するために利用することもできる。非特許文献７。先行する取り組みでは、グラフェンをＣＭＯＳ構造に適合させようとしたが、次に述べるようなさまざまな障害がある。
２つの先行する刊行物は、グラフェンナノリボンがインターカレーションドープによってＣｕインターコネクトを凌駕できることを示すシミュレーションを開示している。提案されたドーピング方法は、非実用的な（有毒な）ＡｓＦ５ドーピングに依存しているため、ＣＭＯＳ製造には実用的ではない。これらの刊行物は、非特許文献８、非特許文献９である。
別の刊行物では、９００℃～１１００℃でのＣＶＤ成長による転写グラフェンからドープグラフェンインターコネクトが開示されている。高温のＣＶＤ及び転写は、最先端のＩＣ製造プロセスとは相容れないものである。この刊行物は、非特許文献１０である。
他では、グラフェンナノリボンインターコネクトを形成するために、機械的剥離を形成することが提案されている。剥離は、大規模な製造には適さない。加えて、ナノリボンはドープされておらず、現在のＣｕインターコネクトには匹敵しない低い導電性を提供する。この剥離は、非特許文献１１に開示されている。
特許文献１は、導電性インターコネクト部材の周りに支持された巻かれたグラフェンリボンを開示する。キャリアは金属である。これは金属成分を必要とするハイブリッド構造であり、導電性はグラフェンと金属との接触抵抗によって制限されるため、Ｃｕの導電性と一致することはほとんどない。また、金属成分の融点が比較的低いことにより、このようなハイブリッド構造の通電容量が制限される。
特許文献２も、ハイブリッド金属－グラフェンインターコネクト構造を開示する。このインターコネクトでも、トレンチ内のバリア層が必要である。バリア材料は、タンタルと、窒化タンタルと、ルテニウム、ニッケル、パラジウム、イリジウム、及び銅からなる群から選択されるグラフェンシード材料と、からなる群から選択される。前の段落で述べた同じ欠点が当てはまる。
特許文献３は、下地触媒膜とインターコネクトトレンチとを必要とするグラフェンインターコネクトを開示する。開示された製造方法は、ＣＭＯＳ ＢＥＯＬプロセスと相容れない高温（＞８００℃）のグラフェン成長プロセスを含む。
特許文献４は、銅、アルミニウム、銀、金、カルシウム、白金、錫、リチウム、亜鉛、ニッケル、及びタングステンのうちの１つ以上を含む元素形態又は合金である充填金属を用いて、Ｒｕ又はＴａのライナーで線が引かれたトレンチ内のグラフェンコネクタを開示する。グラフェン形成プロセスは低温ＣＶＤであり、質の悪いグラフェンが生成されることが知られている。
特許文献５は、ハイブリッド金属／グラフェンインターコネクトを開示する。グラフェンは、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、プラチナ（Ｐｔ）、又はパラジウム（Ｐｄ）の金属上に形成される。金属表面にグラフェンを成長させるためには、高温（ＣＭＯＳ ＢＥＯＬと相容れない）が必要である。
特許文献６は、ハイブリッド金属－グラフェンインターコネクト構造も開示する。ハイブリッド構造は、非金属材料層とグラフェン層との間、又は金属層とグラフェン層との間に界面結合層を含む。開示されたプロセスは、高温グラフェン成長プロセス（＞７００℃）であり、わずかなメモリデバイス用途にのみ限定される。ハイブリッドアプローチに関して上述したものと同じ欠点が当てはまる。
特許文献７は、グラフェン膜を製造する方法を開示する。この方法において、触媒金属膜が基板上に形成される。グラフェン膜は、触媒金属膜上に形成される。触媒金属膜は、酸化剤を介して除去される。その後、グラフェン膜を基板に転写する。このような転写プロセスは、ＣＭＯＳ製造とは相容れず、膜の欠陥密度を増加させ、製造の総コストを増加させる可能性がある。
非特許文献１２は、ＭＬＧグラフェンインターコネクトを単一のデバイス層で形成するための方法について述べている。この方法は、ニッケル触媒層を通してグラファイト粉末から炭素を拡散させる。この論文では、複数のデバイス層を形成する技術、又は異なるデバイス層においてＭＬＧを互いに接続する技術については一切開示されていない。グラファイト粉末を使用するため、極めて小さな粒子数が重要な要求となる商用ＣＭＯＳ製造工場に、プロセスを組み込むことが困難となる。次に、全自動化された装置内に粉末を持ち込むことは困難である。
図１は、金属（配線）－ビア－金属（配線）構造を形成するための従来のデュアルダマシン（ＤＤ）プロセスを示す。このプロセスは、２０ｎｍ未満の配線幅にスケールダウンされている。この構造は、先に述べた「サイズ効果」に悩まされており、自己発熱（ＳＨ）が増加し、エレクトロマイグレーション（ＥＭ）の信頼性が低下し、それによってインターコネクトの通電容量が制限される。図３Ａ及び図３Ｂは、下部がＭ１層に接触し、上部がＭ２層に接触するビア配線の場合、ビアと金属配線と間のエッジコンタクト抵抗による電流再分配を主因として、電流集中とＳＨ効果とが生じることを示している。さらに、ＤＤプロセス中に高スケールのトレンチ及びビアホールに金属を充填する際にボイドが発生し、信頼性とばらつきの問題を悪化させる。ＭＬＧ配線は、ＤＤプロセスの流れに沿うことができないことに注意するべきである。後続のセクションで説明するように、ＭＬＧ配線にはサブトラクティブエッチング（ＳＥ）プロセススキームを使用する必要がある。
グラフェン（［１］～［３］）、及び他の材料（［４］～［６］）を単層インターコネクトに使用することを試みた代表的な論文は、以下の［１］非特許文献１３、［２］非特許文献１４、［３］非特許文献１５、［４］非特許文献１６、［５］非特許文献１７、［６］非特許文献１８がある。これらのプロセス（［４］～［６］）では、抵抗率の低減及び通電容量の向上において限界的な改善がなされているものの、ビアで接続された多層ＭＬＧをＣＭＯＳ互換で作製する実用的なプロセスは依然として必要とされている。
１つの刊行物は、カーボンナノチューブ（ＣＮＴ）ビアを有するマルチレベルＭＬＧについて論じている。［８］非特許文献１９。この構造において、カーボンナノチューブビアを作るためには、全工程についてＣＭＯＳに対応できない非常に高い温度が必要である。
米国特許第８，９５２，２５８号明細書 米国特許第９，２５７，３９１号明細書 米国特許第９，１５９，６１５号明細書 米国特許第９，２０２，７４３号明細書 米国特許第９，２０９，１３６号明細書 米国特許第９，７６１，５３２号明細書 米国特許第１０，０７９，２０９号明細書
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好適な実施形態は、ビアを用いて接続されるＭＬＧ（多層グラフェン）デバイス層構造を提供する。この構造は、誘電体層の上にＭ１ ＭＬＧインターコネクトデバイス層を含む。層間誘電体は、Ｍ１ ＭＬＧインターコネクトデバイス層を隔離する。Ｍ２ ＭＬＧインターコネクトデバイス層は、層間誘電体の上にある。金属ビアは、Ｍ２ ＭＬＧインターコネクトデバイス層、層間誘電体、及びＭ１ ＭＬＧインターコネクトデバイス層を貫通し、Ｍ１ ＭＬＧ層とＭ２ ＭＬＧ層との両方の厚さにわたってエッジコンタクトする。この方法は、固相グラフェン前駆体から触媒層を通じて炭素を拡散させ、拡散温度で機械的圧力を適用して誘電体又は金属層上に直接ＭＬＧを成長させ、複数のＭＬＧ層を形成する。
図１（従来技術）は、ビアとしての従来の金属配線のためのデュアルダマシン（ＤＤ）法を説明する。 図２Ａは、サブトラクティブエッチングプロセススキームを使用し、ＣＭＯＳ回路製造においてＭＬＧ－金属配線ビア－ＭＬＧ構造を形成するための好適な方法を示す。 図２Ｂは、サブトラクティブエッチングプロセススキームを使用し、ＣＭＯＳ回路製造においてＭＬＧ－金属配線ビア－ＭＬＧ構造を形成するための好適な方法を示す。 図２Ｃは、サブトラクティブエッチングプロセススキームを使用し、ＣＭＯＳ回路製造においてＭＬＧ－金属配線ビア－ＭＬＧ構造を形成するための好適な方法を示す。 図２Ｄは、サブトラクティブエッチングプロセススキームを使用し、ＣＭＯＳ回路においてＭＬＧ－金属配線ビア－ＭＬＧ構造を形成するための好適な方法を示す。 図３Ａ及び３Ｂ（先行技術）は、従来のデュアルダマシン（ＤＤ）法によって製造されたＭ１－ビア－Ｍ２断面について、ビアレイアウト及び電流密度プロファイルを示す。図３Ｃ及び３Ｄ（先行技術）は、好ましいサブトラクティブエッチング（ＳＥ）プロセスによって製造されたＭＬＧ－ビア－ＭＬＧ断面について、ビアレイアウト及び電流密度プロファイルを示す。 図４Ａ及び４Ｂは、金属基板（Ｃｕ等）上に直接ＭＬＧを成長させるための本方法を示す。
本発明は、多層グラフェン（ＭＬＧ）及びドープ多層グラフェン（ＤＭＧ）構造、インターコネクト、並びにＭＬＧ及びＤＭＧ構造インターコネクトを形成するための製造方法を提供する。好適な実施形態の方法において、ＭＬＧは、圧力支援固相前駆体合成法により、ＣＭＯＳ適合温度（例えば、３５０℃）で誘電体（ＳｉＯ２）基板上に実用的な多層構成で直接成長され、金属ビアを使用して接続され、すべてのＩＣ処理の熱履歴（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）要件を満たすプロセスで、ＭＬＧと配線ビアとの間のエッジコンタクトを達成する。
本発明は、界面接触抵抗を最小化し、ひいては全体的なビア抵抗を最小化するために２つのＭＬＧに接続する最も好ましい方法である「エッジコンタクト」構成で２つのＭＬＧを接合する方法を提供する。これにより、チップ内の信号伝播及びクロック分配の高速化、オンチップ電力分配時の抵抗損失（ＩＲ－ｄｒｏｐ）の大幅な低減を実現する。
好ましい製造方法では、いかなる金属又は誘電体を通る炭素の拡散がないため、プロセスの複雑さ、コスト、及びＣｕ配線の有効抵抗率を増加させる高抵抗耐熱性金属によって完全にカプセル化しなければならないＣｕ配線とは異なり、配線（ＭＬＧ又はドープＭＬＧ）も金属ビアもいずれの拡散バリア層を必要としない。
好適な成長技術は、現在、約１０ｍｍ２の均一な広い被覆面積を示し、８インチ又は１２インチのウェハ／基板に容易にスケールアップすることができる。これは、このプロセス方式が、現在のＣＭＯＳプロセスに直接統合するために持っていることは、非常に大きな可能性を示す。
好ましい方法は、Ｃｕのような金属基板上にＭＬＧを直接成長させるためにも使用することができ（いくつかの変形例の後にも実証される）、これは、Ｃｕ（及び他の金属）に対するバリア／キャップ層としてＭＬＧを使用する潜在的利益を探求するために採用することができ、Ｃｕインターコネクトの有効抵抗率を、コスト及びプロセスの複雑性とともに高める高耐熱金属の必要性をなくす。
金属ビア構造を有する好ましいマルチレベルＭＬＧインターコネクトは、カプセル化又はバリア層なしで、室温で１０００時間にわたって２％未満の導電率低下を示し、１００℃超で２００ＭＡ／ｃｍ２の電流密度ストレス（ナノスケールＣｕが安全に持ちこたえる値より約５０倍大きい）下で、無視できるエレクトロマイグレーション（ＥＭ）（インターコネクトの典型的な信頼性の問題）を示す。これにより、本ビア方式を、現在利用可能な全ての材料及びプロセス方式の中で、トランジスタ接触のための最も信頼性の高いプロセスとしている。
好適なマルチレベルＭＬＧインターコネクト構造の著しく高い通電容量は、従来のデュアルダマシンプロセス方式と比較してＭＬＧの厚さを大幅に低減することを可能にし、より低い配線内容量につながり、ＩＣの速度を大幅に改善し、ノイズカップリングを大幅に低減し、スイッチングエネルギー又は電力消費を大幅に低減することができる。現代のマイクロプロセッサにおける電力消費の２／３までがインターコネクトの容量に起因しているため、ＭＬＧインターコネクトが電力を下げるこの可能性は特に重要である。本発明の好適なインターコネクト構造は、より高速で、より小さく、より軽く、より柔軟で、より信頼性が高く、よりエネルギー効率が高く、より費用対効果の高いＩＣを実現できる。
好適な方法において、ＭＬＧは、圧力アシスト固相拡散によって３５０℃で誘電体（ＳｉＯ２）基板上に多層構成で直接成長させ、全てのＩＣプロセスの熱履歴要件を満たしつつ、金属ビアを使用して接続される。
好適な方法は、「エッジコンタクト」構成でＭＬＧを接合することであり、これは、界面接触抵抗、ひいては全体的なビア抵抗を最小化するために、ＭＬＧに接続する最も好ましい方法である。これは、チップ内の信号伝播とクロック分配の高速化とにつながるとともに、オンチップ電力分配時の抵抗損失（ＩＲ－ｄｒｏｐ）の大幅な低減にもつながる。
好適な方法は、任意の金属又は誘電体を介した炭素の拡散を回避し、配線（ＭＬＧ又はドープＭＬＧ）も金属ビアも、任意の拡散バリア層を必要とせず、プロセスの複雑さ、コスト、及びＣｕ配線の有効抵抗率を増加させる高抵抗耐熱性金属によって完全にカプセル化しなければならないＣｕ配線とは異なる。
好適な方法は、約１０ｍｍ２の均一で大きな被覆面積を、実験において実証し、これは、８インチ又は１２インチのウェハ／基板に容易にスケールアップすることができる。これは、本方法が現在の最先端ＣＭＯＳプロセスに直接統合できることを実証する。
好適な方法（実験的に実証されている）は、Ｃｕのような金属基板上にＭＬＧを直接成長させることができる。この方法の１つの応用は、ＭＬＧをＣｕのキャップ層として採用し、コスト及びプロセスの複雑さと共に、Ｃｕインターコネクトの実効抵抗率を増加させる高耐熱性金属の必要性をなくすことである。
金属ビア方式によるマルチレベルＭＬＧインターコネクトの好適なデバイス構造は、カプセル化又はバリア層なしで、室温で１０００時間にわたって２％未満の導電率低下を示し、１００℃超で２００ＭＡ／ｃｍ２の電流密度ストレス（ナノスケールＣｕが安全に持ちこたえる値より約５０倍より大きい）下で、無視できるエレクトロマイグレーション（ＥＭ）（インターコネクトの典型的な信頼性の問題）を示す。このようなビア構造は、現在利用可能な全ての材料とプロセススキームとの中で、トランジスタに接触するための最も信頼性の高い現在のプロセスを大きく超えている。
好ましいマルチレベルＭＬＧインターコネクトビア構造は、従来の構造と比較して著しく高い通電容量を提供し、これにより、従来のデュアルダマシンプロセス法と比較してＭＬＧ厚さを著しく低減することができ、配線内容量の低下をもたらし、ＩＣの速度を著しく改善し、ノイズカップリングを低減し、電力消費を低下させることができる。特に、最近のマイクロプロセッサの消費電力の２／３は配線容量に起因しているため、本マルチレベルＭＬＧインターコネクトビア構造は消費電力を低減することができる。
好ましい実施形態では、異なる固相グラフェン前駆体を使用する。１つの固相前駆体は、グラファイト粉末である。別の固相前駆体は、グラファイトスラリーである。追加の固相グラファイト前駆体は、アモルファスカーボン（ａ－カーボン）層である。堆積されたａ－カーボン層を採用する方法は、大容量のＣＭＯＳ製造のために、グラファイト粉末及びグラファイトスラリーと比較して著しい利点を提供することができる。
実験では、好適であり、広く使用されている誘電体であるＳｉＯ２上にＭＬＧを堆積させた。しかしながら、ＭＬＧを形成するための本発明の方法は、プロセスの熱的要求（約３５０～４００℃）に耐えることができる任意の誘電体上に、ＭＬＧを形成することができる。
次に、本発明の好適な実施形態について、実験及び図面に関して説明する。当技術分野における一般的な知識及び以下に述べる実験の説明に鑑みて、本発明のより広範な態様は、当業者によれば理解されるだろう。
図２Ａ～図２Ｂは、ＣＭＯＳ処理温度で誘電体上に直接グラフェンを成長させるための好適な方法を示し、図２Ｃは、金属ビアと２つの接続されたＭＬＧ層との間のエッジコンタクトを有するＭＬＧ－ビア－ＭＬＧ構造の形成のための好適な方法を示す。図２Ａ～図２Ｂにおけるプロセスは、大面積で均一且つ良質なＭＬＧを複数の層で確実に成長させることができ、図２Ｃ～図２Ｄにおけるプロセスは、エッジコンタクトの金属ビアで複数の層を接続する。均一なＭＬＧは、従来のマスクエッチング技術によってインターコネクトパターンにパターニングすることができる。例えば、ある実験では、金属マスクを用いた酸素ＩＣＰエッチングによってＭＬＧ層をパターニングし、その後、ウェットエッチングによってこれを除去した。
図２Ａにおいて、第１のステップ２０では、シリコン基板上の二酸化シリコン層を洗浄する。例えば２００ｎｍのＳｉＯ２は、形成されるＭＬＧ－ビア－ＭＬＧ構造における層間誘電体として機能する。ステップ２２において、金属又は合金触媒が堆積され、例えばニッケルが堆積される。Ｃｏ、Ｆｅ、Ｃｕ、Ｃｏ－Ｎｉ合金のような他の金属及び合金も、グラフェンの成長に利用することができる。しかしながら、結果として得られるグラフェンの厚さ、品質、被覆面積は、金属触媒の選択の重要な要因である。Ｎｉは、最も可能性のある選択であり、最も好ましい選択である。ある実験では、約３×１０－６Ｔｏｒｒのチャンバ圧力で、電子ビーム蒸着法により１００ｎｍの厚さのＮｉを堆積した。約５０ｎｍ～約２００ｎｍの範囲の厚さも適用することができる。一般に、金属触媒の厚さが厚いと、得られるＭＬＧ層の厚さが減少し、金属触媒の厚さが薄いと、炭素原子が金属触媒の粒及び粒界を通って拡散し、Ｎｉ／ＳｉＯ２界面で核生成する必要があるため、（同じ成長時間に対して）得られるＭＬＧ層の厚さが増加する。４５０℃未満の低温アニール、例えば、Ｈ２／Ａｒ環境下で２時間、約３５０℃のアニールは、堆積された金属触媒（Ｎｉ）の品質を向上させる。アニールは、真空、Ａｒ、Ｈ２、Ｎ２、Ｏ２、又はフォーミングガス中で行うことができるが、不活性なＡｒをバックグラウンドとするＨ２の存在が、（金属の粒径を大きくすることによって）金属の品質を著しく改善することに役立つため、Ｈ２／Ａｒの組み合わせが好ましい。実際の成長ステップの直前にアニールを行うと、被覆率と成長品質が著しく改善される。アニールは、全体的なプロセスの複雑さを軽減するだけでなく、ＣＭＯＳ ＢＥＯＬの熱履歴要件を満たすために、他のステップに使用される同じ温度で実施することが好ましい。次のステップ２４では、固相グラフェン前駆体を堆積し、図２Ａに示すような３つのオプション、具体的にはアモルファスカーボンオプション、グラフェンスラリーオプション及びグラフェン粉末オプションがある。粉末は、ウェハ全体に均一に、約１００μｍ程度の厚さで振りかけることができる。アモルファスカーボン（厚さ約１０～１５ｎｍ）は、Ｎｉ金属触媒の堆積と同じ技術である電子ビーム蒸着法で実験的に堆積した。一般に、アモルファスカーボン前駆体の厚さと結果として得られるＭＬＧ薄膜の厚さの関係は、選択した触媒中の炭素の超飽和濃度の関数である。アモルファスカーボン薄膜の厚さと結果として得られるＭＬＧの厚さとの比は、１：１が妥当な目安である。スラリーは、グラファイト粉末を含む有機溶媒の溶液であり、ウェハ上に均一に広げて加熱し、有機溶媒を揮発させることができる。結果として得られる薄膜の厚さは約１０～２０ｎｍである。
プロセスは、図２Ｂにおけるステップ２６に続き、ここでは、形成されたグラフェン前駆体は、炭素をＮｉ触媒を通じて拡散させてＳｉＯ２上にグラフェン層を形成するのに十分な圧力及び温度にさらされている。一例として、少なくとも約３５０℃の温度で約６５～８０ｐｓｉの機械的圧力を約６０分間かけて、約２０ｎｍ多層グラフェン（ＭＬＧ）を形成する。機械的圧力は、グラフェン成長の最適化のために更に高めることができる。拡散のための最低温度は約２００℃まで低くすることができる。拡散を達成するための最高温度は約１０００℃まで高くすることができる。しかしながら、ＣＭＯＳ適合性からは、最高温度を５００℃未満とすることが求められる。その後、ステップ２８における酸素洗浄で余分なグラフェン前駆体を除去し、ステップ３０において金属触媒をエッチングにより除去して、ＳｉＯ２上に高品質のグラフェン層を残存させる。ステップ３２において、サブトラクティブエッチングを行い、ＭＬＧインターコネクトをパターニングする。
図２Ｃにおけるプロセスは、下部ＭＬＧ層４０及び上部４２ＭＬＧ層（Ｍ１及びＭ２と呼ぶことができる）を製造するために使用することができ、また、下部ＭＬＧ層４０及び上部４２ＭＬＧ層は、従来のマスクエッチング技術によってパターニングすることができる。Ｍ１及びＭ２層４０及び４２は、誘電体層、例えば、ＳｉＯ２層４４及び４６上に直接、図２Ａ～図２Ｂのプロセスに従って形成される。プラズマ化学気相成長法（ＰＥＣＶＤ）は、ＳｉＯ２を堆積させるための実験で使用されたが、誘電体は、他の任意の技術によって形成することができる。均一な被覆と厚さを有する誘電体が典型的であるが、本発明の方法は、任意の形状の表面上にＭＬＧを形成できるほど汎用性がある。追加の誘電体層４８は、Ｍ２ ＭＬＧ層４２のインターコネクトパターンの一部を形成することができる。ステップ５０において、誘電体層４６が層間誘電体層として形成され、上部ＭＬＧ Ｍ２層４２の形成のために図２Ａ～２Ｂのように準備され、その後、追加の誘電体４８が形成される。ステップ５２において、誘電体層４４に至るまで層を通してホール５４が開口される。ステップ５６において、金属をホール５４内に堆積させ、ビア５８を形成し、このビアは、有利には、下部４０及び上部４２のＭＬＧ Ｍ１及びＭ２層のそれぞれの全ての厚さを通じてエッジコンタクトを形成する。
ビア５８について、様々な金属を使用することができる。Ｃｏ、Ｒｕ、及びＷの間で実施された密度汎関数理論（ＤＦＴ）シミュレーションは、これらがＭＬＧに対してほぼ同一のエッジコンタクト抵抗を有することを明らかにした。しかしながら、ＣｏはＲｕ及びＷと比べて活性化エネルギーが高く、抵抗率が低いことから、ＥＭ（エレクトロマイグレーション）及びＳＨ（自己発熱）に対する耐性が高く、マルチレベルＭＬＧ配線ビア構造用のビア５８に適した金属であり、より好ましい選択である。
このエッジコンタクトは、図３Ｃ及び図３Ｄに示すように、トップコンタクトとボトムコンタクト（図３Ａ及び図３Ｂ）の電流集中を回避する。このエッジコンタクト構造は、図３Ｂ及び図３Ｄに示すように、従来のＤＤプロセスと比較して、ビアとＭＬＧ配線との間のエッジコンタクト抵抗によって生じる電流の再分配を主因とする、電流集中効果及びＳＨ効果の著しい軽減を示す。ＭＬＧは、ＳＥ－Ｃｏ及びＳＥ－Ｒｕと比較して、特にアスペクト比が小さい場合ほど高い導電性とＥＭ耐性とをもたらす。従って、ＭＬＧと金属ビアとの間のエッジコンタクト抵抗が加わるとビア全体の抵抗が増加するが、実験では、ＦＯ４遅延はビア全体の抵抗に対して不変であることが示された。
ＭＬＧ層の品質とビア性能とを実験的に試験した。一点ラマンスペクトルデータにシャープなＧと２Ｄピークがある。ＴＥＭ画像により、均一な高品質成長を確認した。下にある層間誘電体（ＩＬＤ）４６の上に製造された上部ＭＬＧ Ｍ２ ４２は、実験的に観察された一点ラマンスペクトル及び均一な大面積ラマンマップから明らかなように、下部ＭＬＧ４０と同等の品質及び厚さを示した。ＸＰＳを用いて下部ＭＬＧ膜中のＣ１ｓ含有量を測定したところ、従来のＣＶＤ成長ＭＬＧでも観測されたＣ＝Ｃ ｓｐ２結合に対応する正確なピーク位置（１２０２．３ｅＶ）と原子組成（約８３％）を示し、ＣＶＤ成長ＭＬＧの８００℃を超える高温のＣＭＯＳ非適合温度を必要としない固相ＭＬＧの高品質な成長が確認されている。
図２Ａ～図２Ｃと一致する実験的な製造は、ビアホールが単一のダマシンプロセスを使用して配線及びＩＬＤを通ってエッチングされるＣｏビアを使用する２層のＳＥ（サブトラクティブ・エッチング）－ＭＬＧインターコネクト構造を実証した。実験の構造は、両方の層について２０ｎｍ厚のＭＬＧを有した。意図的ではないが、ステップ３０においてＮｉ触媒を除去するためにＦｅＣｌ３溶液を使用することで、上部ＭＬＧ及び下部ＭＬＧの両方の表面にＦｅが存在する表面ドーピングが行われ、ＭＬＧの抵抗率を低下させることができる。ビア抵抗を測定したところ、厚さ２０ｎｍのＣｏ－ＭＬＧエッジコンタクトでは、最小接触抵抗は１３７Ω・μｍと推定された。この値は、ＣｏをドープしたＭＬＧとドープされていないＭＬＧの理論的に推定された（ＤＦＴによる）エッジコンタクト抵抗値の間にあるように、ＦｅＣｌ３によって生ずるＭＬＧの部分表面ドーピングの主張を裏付ける。定電流ストレステストでは、ビアによる抵抗の増加は４０時間を超える時間にわたって２％未満であり、Ｃｏビアにおいて及び／又はＣｏ－ＭＬＧコンタクトにおけるＥＭが無視できるものであることを示した。
図４Ａ～４Ｂは、Ｃｕ層上に直接ＭＬＧを形成するための好適な方法を示す。ステップ６０において、シリコン基板上のＳｉＯ２、次いで、Ｃｕ層、薄いアモルファスカーボンバリア層、ニッケル触媒層、及び、図２Ａに示すようなグラファイト粉末、アモルファスカーボン若しくはグラファイトスラリーである可能性がある固相グラフェン前駆体を含む積層体が形成される。薄いアモルファスカーボン層は、Ｃｕ層及びＮｉ層の相互拡散を防ぎ、Ｃｕ界面で容易に利用できる炭素の追加供給源として作用することによりグラフェン成長プロセスを支援し、ＭＬＧ成長中に完全に消費される。図２Ｂにおけるステップ２６の方法のようにステップ６４で機械的圧力をかけると、炭素がＮｉ触媒を通って拡散し、Ｃｕ上にグラフェン層を形成する。グラフェン層の形成の後、図２Ｂのステップ２８及びステップ３０と同様に、ニッケル上に残存するグラファイト又はａ－カーボンのクリーニング及びニッケルエッチングが実施される。クリーニングは、Ｏ２プラズマを使用してＮｉ基板上のあらゆるグラファイト形成を除去するために実施される。ニッケルエッチングは、ＦｅＣｌ３溶液を用いたウェットエッチングによりＮｉ触媒金属層を除去したが、ドライエッチングを含む他の材料除去プロセスを使用することができる。その後、ＭＬＧ層は、ＭＬＧインターコネクトを形成する酸素プラズマを用いたプロセスのようなサブトラクティブプロセスでエッチングされる。ＭＬＧは、導電性を調節するために様々な方法を使用してドープされることができる。
図４Ａ～図４Ｂの方法を検証するために、実験も行った。実験では、Ｓｉウェハ上に３００ｎｍのＳｉＯ２層を形成し、その上にＥビーム蒸着によって１００ｎｍのＣｕ、２ｎｍのアモルファスカーボン、及び１００ｎｍのＮｉ層を堆積させる。次に、グラファイト前駆体を、例えば１００μｍのグラファイト粉末のように、結果として得られる積層体全体に均一に設けた。ラマンスペクトルから、Ｃｕ上に約３５０℃で直接成長させた高品質のＭＬＧの形成が確認され、ＴＥＭ画像で確認できる層状構造も検証された。上述したように、金属ビアとエッジコンタクトするパターニングされたインターコネクトＭＬＧ層は、追加の実験でも形成された。実験例では、図２Ａ～２Ｂに示すように下部ＭＬＧを成長させ、その後、メタルマスクを用いた酸素ＩＣＰエッチングによってパターニングし、その後、ウェットエッチングによってこれを除去する。下部ＭＬＧを接続するためのコンタクト及びパッド（１５ｎｍ Ｎｉ／１５０ｎｍ Ａｕ）を定義した後、２００ｎｍ厚のＳｉＯ２ ＩＬＤを堆積させる。上部ＭＬＧは、下部ＭＬＧと重複する領域を形成するようにパターニングされ、その後、上部ＭＬＧのコンタクト及びパッドがパターニングされる。フォトレジストマスクで上部ＭＬＧ、ＩＬＤ、下部ＭＬＧをそれぞれエッチングするために、酸素－、ＣＨＦ３－、酸素－ＩＣＰの３ステップでビアホール（幅２００ｎｍ～２μｍ）を開口する。ビアホールを充填するために、熱蒸着法（＜１００℃）で厚さ約２２０ｎｍのＣｏを、金属が完全に充填されるように遅い蒸着速度で堆積する。最後に、ボトムパッド上部のＩＬＤをエッチングし、電気的接触を可能にする。配線／ビア幅は、当技術分野で知られており、より高度なリソグラフィー技術を用いて、更に拡大することができる。
本発明の特定の実施形態を示し、説明したが、他の修正、置換及び代替が当業者に明らかであることが理解されるべきである。そのような修正、置換及び代替は、添付の特許請求の範囲から決定されるべきである本発明の精神及び範囲から逸脱することなく行うことができる。
本発明の様々な特徴は、添付の特許請求の範囲に記載されている。
［付記］
［付記１］
ＣＭＯＳ（相補型金属酸化膜半導体）適合プロセス温度でビアを用いて接続されたＭＬＧ（多層グラフェン）デバイス層を誘電体又は金属層上に直接形成する方法であって、
誘電体層又は金属層を設ける工程と、
前記誘電体層又は金属層上に、金属又は合金の触媒層を堆積する工程と、
前記触媒層上に、固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散する工程であって、拡散温度で拡散圧力を適用することを介して前記誘電体層又は金属層上にＭＬＧを堆積させ、Ｍ１ ＭＬＧ層を形成する、工程と、
前記触媒層を除去する工程と、
前記Ｍ１ ＭＬＧ層上に層間誘電体を堆積する工程と、
前記触媒層を堆積する工程と、前記固相グラフェン前駆体層を堆積する工程と、前記炭素を拡散する工程とを介して、前記層間誘電体上に、Ｍ２ ＭＬＧ層を形成する工程と、
前記Ｍ２ ＭＬＧ層、前記層間誘電体、及び前記Ｍ１ ＭＬＧ層の全てを貫いて開口してビアホールを形成する工程と、
前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層の厚さにわたってエッジコンタクトを形成するために前記ビアホール内にビアメタルを堆積する工程と、
を含む、方法。
［付記２］
前記拡散圧力は約６５～８０ｐｓｉの圧力であり、前記拡散温度は少なくとも約２００℃である、
ことを特徴とする付記１に記載の方法。
［付記３］
前記グラフェン前駆体は、グラファイト粉末である、
ことを特徴とする付記１又は２に記載の方法。
［付記４］
前記グラフェン前駆体は、アモルファスカーボンである、
ことを特徴とする付記１又は２に記載の方法。
［付記５］
前記グラフェン前駆体は、グラファイトスラリーである、
ことを特徴とする付記１又は２に記載の方法。
［付記６］
前記固相グラフェン前駆体を堆積させる前に、前記触媒を５００℃未満の温度でアニールすることを含む、
ことを特徴とする付記１乃至５のいずれか１つに記載の方法。
［付記７］
前記ビアメタルは、Ｃｏ、Ｒｕ及びＷのうち１つである、
ことを特徴とする付記１乃至６のいずれか１つに記載の方法。
［付記８］
前記ビアメタルはＣｏである、
ことを特徴とする付記７に記載の方法。
［付記９］
前記触媒層はＮｉである、
ことを特徴とする付記１乃至８のいずれか１つに記載の方法。
［付記１０］
前記誘電体層及び前記層間誘電体は、ＳｉＯ２を含む、
ことを特徴とする付記１乃至９のいずれか１つに記載の方法。
［付記１１］
金属表面上にＭＬＧ（多層グラフェン）を形成するための方法であって、
前記金属表面上にアモルファスカーボンバリア層を形成する工程と、
前記アモルファスカーボンバリア層上に金属触媒層又は合金触媒層を堆積する工程と、
前記触媒層上に固相グラフェン前駆体を堆積する工程と、
前記触媒層を通じて前記グラフェン前駆体から炭素を拡散させ、拡散温度で拡散圧力を適用することを介して、前記金属表面上にＭＬＧを堆積する工程と、
を含む方法。
［付記１２］
前記金属表面は銅である、
ことを特徴とする付記９に記載の方法。
［付記１３］
前記触媒層はニッケルである、
ことを特徴とする付記９又は１０に記載の方法。
［付記１４］
Ｍ１ ＭＬＧをパターニング及びドーピングし、Ｍ２ ＭＬＧ層をパターニング及びドーピングする、
ことを特徴とする付記１に記載の方法。
［付記１５］
ビアを用いて接続されたＭＬＧ（多層グラフェン）デバイス層構造であって、
誘電体層上のＭ１ ＭＬＧインターコネクトデバイス層と、
前記Ｍ１ ＭＬＧインターコネクトデバイス層を隔離する層間誘電体と、
前記層間誘電体上のＭ２ ＭＬＧインターコネクトデバイス層と、
前記Ｍ２ ＭＬＧインターコネクトデバイス層、前記層間誘電体、及び前記Ｍ１ ＭＬＧインターコネクトデバイス層を通る金属ビアであって、該金属ビアは前記Ｍ１ ＭＬＧ層と前記Ｍ２ ＭＬＧ層との両方の厚みにわたってエッジコンタクトを形成する、金属ビアと、
を備えるＭＬＧデバイス層構造。
［付記１６］
前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層はパターニングされる、
ことを特徴とする付記１５に記載のデバイス層構造。
［付記１７］
前記誘電体層及び前記層間誘電体はＳｉＯ２を含む、
ことを特徴とする付記１５又は１６に記載のデバイス層構造。
［付記１８］
前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層はドーピングされる、
ことを特徴とする付記１５乃至１７のいずれか１つに記載のデバイス層構造。

Claims (18)

  1. ＣＭＯＳ（相補型金属酸化膜半導体）適合プロセス温度でビアを用いて接続されたＭＬＧ（多層グラフェン）デバイス層を誘電体又は金属層上に直接形成する方法であって、
    誘電体層又は金属層を設ける工程と、
    前記誘電体層又は金属層上に、金属又は合金の触媒層を堆積する工程と、
    前記触媒層上に、固相グラフェン前駆体を堆積する工程と、
    前記触媒層を通じて前記グラフェン前駆体から炭素を拡散する工程であって、拡散温度で拡散圧力を適用することを介して前記誘電体層又は金属層上にＭＬＧを堆積させ、Ｍ１ ＭＬＧ層を形成する、工程と、
    前記触媒層を除去する工程と、
    前記Ｍ１ ＭＬＧ層上に層間誘電体を堆積する工程と、
    前記触媒層を堆積する工程と、前記固相グラフェン前駆体層を堆積する工程と、前記炭素を拡散する工程とを介して、前記層間誘電体上に、Ｍ２ ＭＬＧ層を形成する工程と、
    前記Ｍ２ ＭＬＧ層、前記層間誘電体、及び前記Ｍ１ ＭＬＧ層の全てを貫いて開口してビアホールを形成する工程と、
    前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層の厚さにわたってエッジコンタクトを形成するために前記ビアホール内にビアメタルを堆積する工程と、
    を含む、方法。
  2. 前記拡散圧力は約６５～８０ｐｓｉの圧力であり、前記拡散温度は少なくとも約２００℃である、
    ことを特徴とする請求項１に記載の方法。
  3. 前記グラフェン前駆体は、グラファイト粉末である、
    ことを特徴とする請求項１又は２に記載の方法。
  4. 前記グラフェン前駆体は、アモルファスカーボンである、
    ことを特徴とする請求項１又は２に記載の方法。
  5. 前記グラフェン前駆体は、グラファイトスラリーである、
    ことを特徴とする請求項１又は２に記載の方法。
  6. 前記固相グラフェン前駆体を堆積させる前に、前記触媒を５００℃未満の温度でアニールすることを含む、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の方法。
  7. 前記ビアメタルは、Ｃｏ、Ｒｕ及びＷのうち１つである、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の方法。
  8. 前記ビアメタルはＣｏである、
    ことを特徴とする請求項７に記載の方法。
  9. 前記触媒層はＮｉである、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の方法。
  10. 前記誘電体層及び前記層間誘電体は、ＳｉＯ２を含む、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の方法。
  11. 金属表面上にＭＬＧ（多層グラフェン）を形成するための方法であって、
    前記金属表面上にアモルファスカーボンバリア層を形成する工程と、
    前記アモルファスカーボンバリア層上に金属触媒層又は合金触媒層を堆積する工程と、
    前記触媒層上に固相グラフェン前駆体を堆積する工程と、
    前記触媒層を通じて前記グラフェン前駆体から炭素を拡散させ、拡散温度で拡散圧力を適用することを介して、前記金属表面上にＭＬＧを堆積する工程と、
    を含む方法。
  12. 前記金属表面は銅である、
    ことを特徴とする請求項９に記載の方法。
  13. 前記触媒層はニッケルである、
    ことを特徴とする請求項９又は１０に記載の方法。
  14. Ｍ１ ＭＬＧをパターニング及びドーピングし、Ｍ２ ＭＬＧ層をパターニング及びドーピングする、
    ことを特徴とする請求項１に記載の方法。
  15. ビアを用いて接続されたＭＬＧ（多層グラフェン）デバイス層構造であって、
    誘電体層上のＭ１ ＭＬＧインターコネクトデバイス層と、
    前記Ｍ１ ＭＬＧインターコネクトデバイス層を隔離する層間誘電体と、
    前記層間誘電体上のＭ２ ＭＬＧインターコネクトデバイス層と、
    前記Ｍ２ ＭＬＧインターコネクトデバイス層、前記層間誘電体、及び前記Ｍ１ ＭＬＧインターコネクトデバイス層を通る金属ビアであって、該金属ビアは前記Ｍ１ ＭＬＧ層と前記Ｍ２ ＭＬＧ層との両方の厚みにわたってエッジコンタクトを形成する、金属ビアと、
    を備えるＭＬＧデバイス層構造。
  16. 前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層はパターニングされる、
    ことを特徴とする請求項１５に記載のデバイス層構造。
  17. 前記誘電体層及び前記層間誘電体はＳｉＯ２を含む、
    ことを特徴とする請求項１５又は１６に記載のデバイス層構造。
  18. 前記Ｍ１ ＭＬＧ層及び前記Ｍ２ ＭＬＧ層はドーピングされる、
    ことを特徴とする請求項１５乃至１７のいずれか１項に記載のデバイス層構造。
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