JP5870758B2 - 電子デバイス及びその製造方法 - Google Patents
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Description
本実施形態では、電子デバイスとして、半導体デバイスであるMOSトランジスタの構成を、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のMOSトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
図1〜図4は、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
詳細には、シリコン基板10の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造11を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル12を形成する。
詳細には、トランジスタ素子20を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜21を形成する。層間絶縁膜21は、CMPによりその表面を研磨する。
詳細には、先ず、層間絶縁膜21上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、ソース/ドレイン領域18に位置整合する部分に開口を有するレジストマスクが形成される。
次に、上記のレジストマスクを用い、ソース/ドレイン領域18をエッチングストッパーとして、ソース/ドレイン領域18の表面の一部が露出するまで層間絶縁膜21をドライエッチングする。これにより、層間絶縁膜21にコンタクト孔21aが形成される。コンタクト孔21aは、その開口径が10nm〜30nm程度、ここでは10nm程度に形成される。
詳細には、真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。真空蒸着法により、図1(c)で形成したレジストマスクであるレジストマスク22が形成された状態で、コンタクト孔21a内を含む全面に、触媒材料を例えば1.0nm程度の薄い厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Co,Ni,Fe等から選ばれた1種又は2種以上と、Ti,TiN,TiO2,V等から選ばれた1種又は2種以上との混合材料を用いる。例えばCo/Ti又はCo/Vが選ばれる。これにより、コンタクト孔21aの底面上を含むレジストマスク22の全面に、触媒微粒子23が形成される。コンタクト孔21aは、10nm〜30nm程度の極めて微細な開口径に形成されているため、コンタクト孔21aの底面には、1個乃至は数個の触媒微粒子23が形成される。
レジストマスク22は、その上に存する触媒微粒子23と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
詳細には、真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。例えば熱CVD法により、成長温度(CVD室103内の環境温度)を400℃〜450℃の低温範囲内の値、ここでは450℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、CNTの成長処理を実行する。これにより、コンタクト孔21aの底面に存する触媒微粒子23から起立するようにCNT24が形成される。
詳細には、真空プロセスシステムにおいて、シリコン基板10をスパッタ室105に搬送して設置する。スパッタ室105を酸素雰囲気として、CNT24の先端部位をAr等の所定の元素でスパッタ(逆スパッタ)する。これにより、CNT24の先端部位を燃焼させて開端する。この逆スパッタでは、CNTはその先端部位から燃焼が開始される。そのため、当該逆スパッタにより、CNT24の長さを調節することができる。ここでは例えば、CNT24の先端部位がコンタクト孔21aの開口位置よりも若干低くなるように調節する。図2(c)では、逆スパッタにより開端されたCNT24の先端部位24aの様子を例示する。この開端により、CNT24が後述する触媒金属と接合された際に、CNT24の開端された先端部位24aに触媒金属が若干浸透するようになる。これにより、CNT24と触媒金属とが確実に接合され、両者の間で所期の電気伝導パスが形成される。なお、CNT24の先端部位の開端は、逆スパッタ法の代わりに、例えばCMPで行うようにしても良い。
以上により、コンタクト孔21a内で、触媒微粒子23から起立する、先端部位が開端されたCNT24が形成されてなる、コンタクトプラグ25が形成される。
詳細には、真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。真空蒸着法により、コンタクトプラグ25上を含む層間絶縁膜21の全面に、Co,Ni,Fe、又はこれらの合金等のグラフェン成長の触媒となる触媒金属26を膜状に堆積する。ここでは例えばCoを10nm〜20nm程度の厚みに堆積する。コンタクトプラグ25は、CNT24の開端された先端部位24aで触媒金属26と接合される。
詳細には、触媒金属26をリソグラフィー及びドライエッチングにより、所期の配線形状(細線パターン)に加工する。
詳細には、真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。本実施形態では、グラフェンの成長に例えば熱CVD法を用いる。CVD室103内に原料ガスを導入する。原料ガスとしては、エチレン(C2H4)、H2、Arの混合ガスを用いる。C2H4ガスの流量を0.65sccm程度、H2ガスの流量を100sccm程度、Arガスの流量を1000sccm程度とする。全圧を1kPa程度とした場合に、C2H4ガスの分圧を0.05Pa〜10Pa程度、より好ましくは0.08Pa〜2Pa程度、ここでは0.6Pa程度とする。ここで、C2H4ガスの分圧を0.05Paよりも小さくすると、グラフェンの成長が不足する懸念がある。C2H4ガスの分圧を10Paよりも大きくすると、グラフェンが成長過多となってグラフェンのグレインサイズが小さくなる懸念がある。C2H4ガスの分圧を0.05Pa〜10Pa程度の範囲内に設定することにより、所望の大きなグレインサイズ(2μm〜3μm程度、或いはそれ以上)のグラフェンが形成可能となる。成長温度(CVD室103内の環境温度)は、450℃〜600℃の低温範囲内の値、ここでは600℃程度に設定する。
詳細には、例えば450℃〜800℃程度の範囲内の温度で10分間〜1分間の範囲内の時間(450℃程度で10分間程度、800℃程度で1分間程度とする)、シリコン基板1を熱処理する。ここでは、800℃程度で1分間程度の熱処理を行う。
詳細には、配線28を覆うように、層間絶縁膜21上に絶縁物、例えばシリコン酸化物を堆積し、層間絶縁膜31を形成する。
詳細には、先ず、層間絶縁膜31上にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、配線28に位置整合する部分に開口32aを有するレジストマスク32が形成される。
次に、レジストマスク32を用い、配線28をエッチングストッパーとして、配線28の表面の一部が露出するまで層間絶縁膜31をドライエッチングする。これにより、層間絶縁膜31にビア孔31aが形成される。ビア孔31aは、その開口径が10nm〜30nm程度、ここでは10nm程度に形成される。
詳細には、図2(a)の場合と同様に、真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。真空蒸着法により、レジストマスク32が形成された状態で、ビア孔31a内を含む全面に、触媒材料を例えば10nm程度の厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Co,Ni,Fe等から選ばれた1種又は2種以上と、Ti,TiN,TiO2等から選ばれた1種又は2種以上との混合材料を用いる。これにより、ビア孔31aの底面上を含むレジストマスク32の全面に、触媒微粒子33が形成される。ビア孔31aは、10nm〜30nm程度の極めて微細な開口径に形成されているため、ビア孔31aの底面には、1個乃至は数個の媒微粒子33が形成される。
レジストマスク32は、その上に存する触媒微粒子33と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
詳細には、真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。図2(b)の場合と同様に、熱CVD法により、ビア孔31aの底面に存する触媒微粒子33から起立するようにCNT34が形成される。
真空プロセスシステムにおいて、シリコン基板10をスパッタ室105に搬送して設置する。図2(c)の場合と同様に、逆スパッタにより、CNT34の先端部位を燃焼させて開端する。ビア孔31a内で、触媒微粒子33から起立する、先端部位が開端されたCNT34が形成されてなる、ビアプラグ35が形成される。
真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。図2(d)の場合と同様に、真空蒸着法により、ビアプラグ35上を含む層間絶縁膜31上に触媒金属36を形成する。触媒金属36を配線形状(細線パターン)に加工する。
真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。図2(e)の場合と同様に、熱CVD法により、触媒金属36上にグラフェンを形成する。
図3(a)の場合と同様に、シリコン基板10を熱処理して、触媒金属36を凝集させる。
しかる後、上層の保護膜、電極パッド等の形成を経て、本実施形態によるMOSトランジスタが形成される。
本実施形態では、電子デバイスとして、放熱機構を有するMOSトランジスタの構成を、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のMOSトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
図6〜図8は、第2の実施形態による放熱機構を有するMOSトランジスタの製造方法を工程順に示す概略断面図である。なお、第1の実施形態によるMOSトランジスタと同様の構成部材等については、同符号を付して詳しい説明を省略する。
詳細には、図1(a)と同様にトランジスタ素子20を形成した後、層間絶縁膜の形成、層間絶縁膜にコンタクト孔又はビア孔の形成、コンタクト孔又はビア孔をCu等の導電材料で充填してコンタクトプラグ又はビアプラグの形成、Cu等の導電材料で配線の形成等を経て、例えば図6(a)のような配線構造110が形成される。
詳細には、先ず、シリコン基板10の裏面にレジストを塗布し、レジストをリソグラフィーにより加工する。これにより、複数の開口41aを有するレジストマスク41が形成される。
次に、レジストマスク41を用い、所定深さまでシリコン基板10の裏面をドライエッチングする。これにより、シリコン基板10の裏面に複数の開口10aが形成される。開口10aは、例えばその径が100μm程度、深さが500μm程度とする。
詳細には、図5の真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。真空蒸着法により、レジストマスク42が形成された状態で、開口41内を含む全面に、触媒材料を例えば10nm程度の厚みに堆積する。このとき、触媒材料は微粒子状となる。触媒材料としては、Co,Ni,Fe等から選ばれた1種又は2種以上と、Ti,TiN,TiO2,V等から選ばれた1種又は2種以上との混合材料を用いる。例えばCo/Ti又はCo/Vが選ばれる。これにより、開口10aの底面上を含むレジストマスク41の全面に、触媒微粒子42が形成される。
レジストマスク41は、その上に存する触媒微粒子42と共に、アッシング処理又は所定薬液を用いたウェットエッチングにより除去する。
詳細には、図5の真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。熱CVD法により、成長温度(CVD室103内の環境温度)を400℃〜450℃の低温範囲内の値、ここでは450℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、CNTの成長処理を実行する。これにより、開口10aの底面に存する触媒微粒子42から起立するようにCNT43が形成される。
詳細には、図5の真空プロセスシステムにおいて、シリコン基板10を蒸着室104に搬送して設置する。真空蒸着法により、コンタクトプラグ25上を含む層間絶縁膜21の全面に、Co,Ni,Fe、又はこれらの合金等のグラフェン成長の触媒となる触媒金属26を堆積する。ここでは例えばCoを10nm〜100nm程度の厚みに堆積する。
詳細には、図5の真空プロセスシステムにおいて、シリコン基板10をCVD室103に搬送して設置する。本実施形態では、グラフェンの成長に例えば熱CVD法を用い、450℃〜600℃の低温範囲内の値、ここでは600℃程度に設定し、その他、第1の実施形態と同様の条件で、グラフェンを成長する。これにより、触媒金属44上にグラフェン45が形成される。
放熱板46は、熱良導姓の金属、例えばCuからなり、効率良く放熱できるようにフィン46aが形成されてなるものである。
以上により、本実施形態による、放熱機構を有するMOSトランジスタが形成される。
本実施形態では、第1の実施形態と第2の実施形態とを、共に採用したMOSトランジスタを例示する。
即ち、図9に示すように、シリコン基板10の表面側には、第1の実施形態による図1〜図4によりトランジスタ素子20及び配線構造30,40を形成し、裏面側には、第2の実施形態による図6〜図8により放熱機構を形成する。なお、図9では、図示の都合上、コンタクト孔21及びビア孔31aと開口10a、触媒微粒子23,33と触媒微粒子42、CNT24,34とCNT43等において、サイズは実際とは大きく異なる。
前記カーボンナノチューブの上方に形成されたグラフェンと
を含み、
前記カーボンナノチューブと前記グラフェンとが、触媒金属を介して電気的に接続されていることを特徴とする電子デバイス。
前記機能素子と電気的に接続される接続部と、
前記接続部と電気的に接続される配線と
を含み、
前記接続部は、前記カーボンナノチューブが配されてなり、
前記配線は、前記グラフェンを有してなることを特徴とする付記1〜3のいずれか1項に記載の電子デバイス。
前記基板に設けられた放熱構造と
を含み、
前記放熱構造は、前記触媒金属を介して電気的に接続された前記カーボンナノチューブと前記グラフェンとを有することを特徴とする付記1又は2に記載の電子デバイス。
前記カーボンナノチューブ上に触媒金属を形成する工程と、
前記触媒金属上にグラフェンを形成する工程と
を含み、
前記カーボンナノチューブと前記グラフェンとが、前記触媒金属を介して電気的に接続されることを特徴とする電子デバイスの製造方法。
開端した前記先端部位上に前記触媒金属を形成することを特徴とする付記7に記載の電子デバイスの製造方法。
熱処理により、前記触媒金属を前記カーボンナノチューブ上のみに凝集させる工程と
を更に含むことを特徴とする付記7又は8に記載の電子デバイスの製造方法。
11 素子分離構造
13 ゲート絶縁膜
14 ゲート電極
15 キャップ膜
16 エクステンション領域
17 サイドウォール絶縁膜
18 ソース/ドレイン領域
20 トランジスタ素子
21,31 層間絶縁膜
21a コンタクト孔
22,32,41 レジストマスク
22a,32a,41a 開口
23,33,42 触媒微粒子
24,34,43 CNT
24a 開端された先端部位
25 コンタクトプラグ
26,36,44 触媒金属
27,45 グラフェン
28,37 配線
30,40,110 配線構造
31a ビア孔
35 ビアプラグ
46 放熱板
46a フィン
101 搬送室
102 ロードロック室
103 CVD室
104 蒸着室
105 スパッタ室
Claims (6)
- カーボンナノチューブと、
前記カーボンナノチューブの上方に形成されたグラフェンと
を含み、
前記カーボンナノチューブと前記グラフェンとが、触媒金属を介して電気的に接続されており、
前記カーボンナノチューブと前記グラフェンとの間の前記触媒金属は、前記カーボンナノチューブ上のみに形成されていることを特徴とする電子デバイス。 - 前記カーボンナノチューブは、前記触媒金属と接合される先端部位が開端されていることを特徴とする請求項1に記載の電子デバイス。
- 機能素子と、
前記機能素子と電気的に接続される接続部と、
前記接続部と電気的に接続される配線と
を含み、
前記接続部は、前記カーボンナノチューブが配されてなり、
前記配線は、前記グラフェンを有してなることを特徴とする請求項1又は2に記載の電子デバイス。 - カーボンナノチューブを形成する工程と、
前記カーボンナノチューブ上に触媒金属を形成する工程と、
前記触媒金属を細線状に加工する工程と、
前記触媒金属上にグラフェンを形成する工程と、
熱処理により、前記触媒金属を前記カーボンナノチューブ上のみに凝集させる工程と
を含み、
前記カーボンナノチューブと前記グラフェンとが、前記触媒金属を介して電気的に接続されることを特徴とする電子デバイスの製造方法。 - 前記カーボンナノチューブの先端部位を開端する工程を更に含み、
開端した前記先端部位上に前記触媒金属を形成することを特徴とする請求項4に記載の電子デバイスの製造方法。 - 前記カーボンナノチューブの形成工程及び前記触媒金属の形成工程を、所定の真空状態で一貫したin-situで行うことを特徴とする請求項5に記載の電子デバイスの製造方法。
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