JP6330415B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
最先端デバイスに用いられるＬＳＩ配線構造において、その配線及びビア径の微細化が進んでいる。ＬＳＩ配線として多層グラフェン膜を適用したり、ビア材料としてカーボンナノチューブを適用したりする開発が行われている。多層グラフェン膜やカーボンナノチューブは微細化に適しており、既存の金属材料に代わる低抵抗材料として利用することが期待されている。
従来のカーボンナノチューブ配線では、トランジスタやキャパシタ等の半導体素子が形成された基板上に、コンタクト層、第１配線層、ビア層、第２配線層を含むナノチューブ配線を形成していた（特許文献１参照）。
（特許文献１参照）。
特開２０１２−０４９２６１号公報
しかしながら、従来の方法では、ナノチューブ配線を形成する半導体素子に、高温に必ずしも耐性のない低誘電率材料やチャネル部分のシリサイドが存在するので、ナノチューブの合成温度を低い温度に抑制する必要があり、高品質のグラフェンやカーボンナノチューブといったナノカーボン材料の合成が困難であった。
本発明の目的は、高品質のグラフェンやカーボンナノチューブといったナノカーボン材料を用いることができる半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、ナノカーボン材料の配線を含む配線構造を形成する第１の工程と、基板上に、半導体素子を含む素子構造を形成する第２の工程と、前記配線構造を、前記基板上に形成された前記素子構造上に、他の層を介することなく直接、転写し、その後、熱圧着により、前記素子構造の前記半導体素子と前記配線構造の前記配線とを接続する第３の工程とを有する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、高品質のグラフェンやカーボンナノチューブといったナノカーボン材料を用いて半導体装置を製造することができる。
図１は、第１実施形態による半導体装置を示す図である。 図２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図７は、第２実施形態による半導体装置を示す図である。 図８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１３は、第３実施形態による半導体装置を示す図である。 図１４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１８は、第４実施形態による半導体装置を示す図である。 図１９は、第４実施形態による半導体装置の製造方法を示す工程断面図である。
［第１実施形態］
第１実施形態による半導体装置及び半導体装置の製造方法について図１乃至図６を用いて説明する。図１は第１実施形態による半導体装置を示す図であり、図２乃至図６は第１実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図１を用いて説明する。
本実施形態の半導体装置は、基板上にグラフェン配線とナノチューブプラグによる配線構造を設け、その配線構造上に例えばＣＭＯＳの素子構造を設けた半導体装置である。
酸化膜付きシリコン基板１０上に、第１層の配線となる配線構造１２が形成され、配線構造１２上に、第１層の配線による配線される素子構造２０が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
配線構造１２としては、酸化膜付きシリコン基板１０上に形成されたグラフェン配線１４と、グラフェン配線１４上に形成された層間絶縁膜１６と、グラフェン配線１４と素子構造２０とをコンタクトするためのナノチューブプラグ１８とが設けられている。
グラフェン配線１４は、例えば、多層グラフェン（multi-layer graphene）膜により形成されている。多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
層間絶縁膜１６は、例えば、シリコン酸化膜により形成されている。層間絶縁膜１６の膜厚は例えば１〜１０００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
ナノチューブプラグ１８は、例えば、カーボンナノチューブ（carbon nanotube、CNT）により形成されている。カーボンナノチューブにより形成されたナノチューブプラグ１８の長さは例えば１〜５００ｎｍ、直径は例えば０．５〜５００ｎｍであればよく、特に、カーボンナノチューブにより形成されたナノチューブプラグ１８の長さは例えば１〜５０ｎｍ、直径は例えば１〜５０ｎｍであることが望ましい。
配線構造１２上に形成される素子構造２０は、例えば、図１左側のｎ型ＴＦＴ３０と図１右側のｐ型ＴＦＴ４０により構成されるＣＭＯＳ構造である。
ｎ型ＴＦＴ３０には、例えば、ＩｎＧａＡｓにより形成されたチャネル３２の両側に、ＩｎＧａＡｓ−Ｎｉ合金により形成されたソース電極３４とドレイン電極３６とが設けられている。
ｐ型ＴＦＴ４０には、例えば、Ｇｅにより形成されたチャネル４２の両側に、Ｇｅ−Ｎｉ合金により形成されたソース電極４４とドレイン電極４６とが設けられている。
ｎ型ＴＦＴ３０のチャネル３２とｐ型ＴＦＴ４０のチャネル４２のチャネル長は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のソース電極３４、チャネル３２、ドレイン電極３６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｐ型ＴＦＴ４０のソース電極４４、チャネル４２、ドレイン電極４６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のソース電極３４とドレイン電極３６及びｐ型ＴＦＴ４０ソース電極４４とドレイン電極４６は、配線構造１２のナノチューブプラグ１８にコンタクトされており、グラフェン配線１４に電気的に接続されている。
ｎ型ＴＦＴ３０のソース電極３４、チャネル３２、ドレイン電極３６及びｐ型ＴＦＴ４０ソース電極４４、チャネル４２、ドレイン電極４６上には、例えば、Ａｌ２Ｏ３により形成されたゲート絶縁膜３７が設けられている。ゲート絶縁膜３７の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のチャネル３２上方のゲート絶縁膜３７上には、例えば、銅により形成されたゲート電極３８が形成され、ｐ型ＴＦＴ４０のチャネル４２上方のゲート絶縁膜３７上には、例えば、銅により形成されたゲート電極４８が形成されている。ｎ型ＴＦＴ３０のゲート電極３８の左側にはゲート電極３８と同層の配線３９が形成され、ｐ型ＴＦＴ４０のゲート電極４８の右側にはゲート電極４８と同層の配線４９が形成されている。ｎ型ＴＦＴ３０のゲート電極３８及び配線３９並びにｐ型ＴＦＴ４０のゲート電極４８及び配線４９の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ゲート絶縁膜３７上には、例えば、シリコン酸化膜の絶縁膜５０が形成されている。ｎ型ＴＦＴ３０のゲート電極３８及び配線３９、ｐ型ＴＦＴ４０のゲート電極４８及び配線４９並びに絶縁膜５０上には層間絶縁膜５２が形成されている。層間絶縁膜５２は、例えば、シリコン酸化膜により形成されている。層間絶縁膜５２の膜厚は例えば１〜１００００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図２乃至図６を用いて説明する。
本実施形態により製造される半導体装置は、基板上にグラフェン配線とナノチューブプラグによる配線構造を設け、その配線構造上に例えばＣＭＯＳの素子構造を設けた半導体装置である。
まず、酸化膜付きシリコン基板１０を用意する（図２（ａ））。酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
次に、別の基板（図示せず）上にて合成した多層グラフェン膜６０を酸化膜付きシリコン基板１０上に転写する（図２（ａ））。多層グラフェン膜６０の膜厚は例えば０．１ｎｍ〜５００ｎｍであればよく、特に、１ｎｍ〜２０ｎｍであることが望ましい。
次に、多層グラフェン膜６０を、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いてパターニングにしてグラフェン配線１４を形成する（図２（ｂ））。
このとき、インターカレーションによりグラフェン配線１４を低抵抗化してもよい。酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、１×１０−２パスカルの真空中において、例えば、１２時間から２４時間の間、載置することにより、グラフェン配線１４をインターカレーションする。
多層グラフェン膜６０により形成されたグラフェン配線１４の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
次に、全面に層間絶縁膜１６を形成する（図２（ｃ））。例えば、ＳＯＧ（Spin-on Glass）等をスピンコートにより塗布して層間絶縁膜１６を形成する。必要に応じて、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により層間絶縁膜１６の上面を平坦化してもよい。
次に、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いて、層間絶縁膜１６にグラフェン配線１４に達するプラグホール６２を形成する（図３（ａ））。プラグホール６２の直径は例えば０．５〜５００ｎｍであればよく、特に例えば１〜５０ｎｍであることが望ましい。
次に、全面、すなわち、層間絶縁膜１６上及びプラグホール６２内のグラフェン配線１４上にカーボンナノチューブの触媒となる金属薄膜６４を、例えば、スパッタリングにより形成する（図３（ｂ））。触媒の金属薄膜６４は、例えば、コバルトとチタンの二層膜を用いる。コバルトとチタンのいずれが上層でもよいが、コバルトが上層であることが望ましい。金属薄膜６４のコバルトの膜厚は例えば２ｎｍであり、チタンの膜厚は例えば１ｎｍである。コバルトの膜厚は例えば０．５〜１０ｎｍであればよく、特に例えば１〜３ｎｍであることが望ましい。チタンの膜厚は例えば０．１〜５ｎｍであればよく、特に例えば０．５〜２ｎｍであることが望ましい。
次に、金属薄膜６４上にカーボンナノチューブ６６を合成する（図３（ｃ））。例えば、化学気相成長法（ＣＶＤ法）を用いる。原料ガスとして、アセチレンとアルゴンの１対９の混合ガスと、アルゴンガスを用い、混合ガスの流量を５０ｓｃｃｍ、アルゴンガスの流量を９５０ｓｃｃｍとし、総圧力が１キロパスカル（ｋＰａ）で、基板温度が８５０℃で、カーボンナノチューブを化学気相成長させる。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、層間絶縁膜１６上のカーボンナノチューブ６６と層間絶縁膜１６を研磨して、上面を平坦化する（図４（ａ））。
なお、化学機械研磨（ＣＭＰ）を実施する前に、カーボンナノチューブ束６６の隙間に事前にＳＯＧ（Spin-on Glass）等をスピンコートにより埋め込むことでカーボンナノチューブ束６６を固定化してもよい。埋め込みには、絶縁材料だけでなく、銅をはじめとする金属などの導電性材料を用いてもよい。
これにより、酸化膜付きシリコン基板１０上に、グラフェン配線１４とナノチューブプラグ１８による配線構造１２が形成される。
次に、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いて、ｎ型ＴＦＴ３０を形成する予定の左側領域に、チャネル形状にパターニングされたＩｎＧａＡｓ層６８を形成し、ｐ型ＴＦＴ４０を形成する予定の右側領域に、チャネル形状にパターニングされたＧｅ層７０を形成する（図４（ｂ））。
次に、ｎ型ＴＦＴ３０のソース電極とドレイン電極を形成する予定の領域と、ｐ型ＴＦＴ４０のソース電極とドレイン電極を形成する予定の領域とが開口するようにパターニングされたレジスト７２を形成する（図４（ｃ））。
次に、例えば、蒸着装置等により、全面にＮｉ層７４を堆積する（図４（ｃ））。ニッケル層７４の膜厚は例えば０．２〜１００ｎｍであればよく、特に例えば１〜１０ｎｍであることが望ましい。
次に、レジスト７２を剥離し、その後、例えば、３００℃程度に加熱することにより、ｎ型ＴＦＴ３０におけるＩｎＧａＡｓ層６８とＮｉ層７４とを合金化して、ＩｎＧａＡｓ−Ｎｉ合金のソース電極３４とドレイン電極３６を形成すると共に、ｐ型ＴＦＴ４０におけるＧｅ層７０とＮｉ層とを合金化して、Ｇｅ−Ｎｉ合金のソース電極４４とドレイン電極４６を形成する（図５（ａ））。
Ｎｉとソース、ドレイン材料を加熱処理すると、プラグ材料であるカーボンナノチューブもＮｉと合金化するため界面接合が容易になる。この効果をより促進するために、ナノチューブ束上に先にＮｉを蒸着してもよい。また、Ｎｉ以外にもＣｏ等を用いても同様の効果を得ることができる。
次に、全面に、例えば、原子層堆積（ＡＬＤ：Atomic layer deposition)法により、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）を堆積して、ゲート絶縁膜３７を形成する（図５（ｂ））。
次に、全面に、シリコン酸化膜の絶縁膜５０を形成する。次に、ｎ型ＴＦＴ３０のゲート電極やｐ型ＴＦＴ４０のゲート電極、他の配線を形成する予定の領域を開口するように絶縁膜５０をパターニングする（図５（ｃ））。
次に、全面にメッキ法等により銅層７６を形成する（図６（ａ））。銅層７６の膜厚は例えば１００ｎｍである。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、銅層７６と絶縁膜５０を研磨して、上面を平坦化する（図６（ｂ））。これにより、ｎ型ＴＦＴ３０のゲート電極３８とｐ型ＴＦＴ４０のゲート電極４８と配線３９、４９を形成する（図６（ｂ））。
次に、全面に層間絶縁膜５２を形成する（図６（ｃ））。例えば、ＳＯＧ（Spin-on Glass）等をスピンコートにより塗布して層間絶縁膜５２を形成する。必要に応じて、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により層間絶縁膜５２の上面を平坦化してもよい。
以上のようにして、酸化膜付きシリコン基板１０上に配線構造１２が設けられ、その配線構造１２上にＣＭＯＳの素子構造２０が設けられた半導体装置を製造する。
［第２実施形態］
第２実施形態による半導体装置及び半導体装置の製造方法について図７乃至図１２を用いて説明する。図７は第２実施形態による半導体装置を示す図であり、図８乃至図１２は第２実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図１を用いて説明する。
本実施形態の半導体装置は、基板上にグラフェン配線とタングステンプラグによる配線構造を設け、その配線構造上に例えばＣＭＯＳの素子構造を設けた半導体装置である。
酸化膜付きシリコン基板１０上に、第１層の配線となる配線構造１２が形成され、配線構造１２上に、第１層の配線による配線される素子構造２０が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
配線構造１２としては、酸化膜付きシリコン基板１０上に形成されたグラフェン配線１４と、グラフェン配線１４上に形成された層間絶縁膜１６と、グラフェン配線１４と素子構造２０とをコンタクトするためのタングステンプラグ８０とが設けられている。
グラフェン配線１４は、例えば、多層グラフェン（multi-layer graphene）膜により形成されている。多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
層間絶縁膜１６は、例えば、シリコン酸化膜により形成されている。層間絶縁膜１６の膜厚は例えば１〜１００００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
タングステンプラグ８０は、タングステンにより形成されている。タングステン８０の長さは例えば１〜５００ｎｍ、直径は例えば０．５〜５００ｎｍであればよく、特に、タングステンプラグ８０の長さは例えば１〜１００ｎｍ、直径は例えば１〜５０ｎｍであることが望ましい。
配線構造１２上に形成される素子構造２０は、例えば、図１左側のｎ型ＴＦＴ３０と図１右側のｐ型ＴＦＴ４０により構成されるＣＭＯＳ構造である。
ｎ型ＴＦＴ３０には、例えば、ＩｎＧａＡｓにより形成されたチャネル３２の両側に、ＩｎＧａＡｓ−Ｎｉ合金により形成されたソース電極３４とドレイン電極３６とが設けられている。
ｐ型ＴＦＴ４０には、例えば、Ｇｅにより形成されたチャネル４２の両側に、Ｇｅ−Ｎｉ合金により形成されたソース電極４４とドレイン電極４６とが設けられている。
ｎ型ＴＦＴ３０のチャネル３２とｐ型ＴＦＴ４０のチャネル４２のチャネル長は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のソース電極３４、チャネル３２、ドレイン電極３６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｐ型ＴＦＴ４０のソース電極４４、チャネル４２、ドレイン電極４６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のソース電極３４とドレイン電極３６及びｐ型ＴＦＴ４０ソース電極４４とドレイン電極４６は、配線構造１２のタングステンプラグ８０にコンタクトされており、グラフェン配線１４に電気的に接続されている。
ｎ型ＴＦＴ３０のソース電極３４、チャネル３２、ドレイン電極３６及びｐ型ＴＦＴ４０ソース電極４４、チャネル４２、ドレイン電極４６上には、例えば、Ａｌ２Ｏ３により形成されたゲート絶縁膜３７が設けられている。ゲート絶縁膜３７の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
ｎ型ＴＦＴ３０のチャネル３２上方のゲート絶縁膜３７上には、例えば、銅により形成されたゲート電極３８が形成され、ｐ型ＴＦＴ４０のチャネル４２上方のゲート絶縁膜３７上には、例えば、銅により形成されたゲート電極４８が形成されている。ｎ型ＴＦＴ３０のゲート電極３８の左側にはゲート電極３８と同層の配線３９が形成され、ｐ型ＴＦＴ４０のゲート電極４８の右側にはゲート電極４８と同層の配線４９が形成されている。ｎ型ＴＦＴ３０のゲート電極３８及び配線３９並びにｐ型ＴＦＴ４０のゲート電極４８及び配線４９の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ゲート絶縁膜３７上には、例えば、シリコン酸化膜の絶縁膜５０が形成されている。ｎ型ＴＦＴ３０のゲート電極３８及び配線３９、ｐ型ＴＦＴ４０のゲート電極４８及び配線４９並びに絶縁膜５０上には層間絶縁膜５２が形成されている。層間絶縁膜５２は、例えば、シリコン酸化膜により形成されている。層間絶縁膜５２の膜厚は例えば１〜１００００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図８乃至図１２を用いて説明する。
本実施形態により製造される半導体装置は、基板上にグラフェン配線とナノチューブプラグによる配線構造を設け、その配線構造上に例えばＣＭＯＳの素子構造を設けた半導体装置である。
まず、酸化膜付きシリコン基板１０を用意する（図８（ａ））。酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
次に、別の基板（図示せず）上にて合成した多層グラフェン膜６０を酸化膜付きシリコン基板１０上に転写する（図８（ａ））。多層グラフェン膜６０の膜厚は例えば０．１ｎｍ〜５００ｎｍであればよく、特に、１ｎｍ〜２０ｎｍであることが望ましい。
次に、多層グラフェン膜６０を、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いてパターニングにしてグラフェン配線１４を形成する（図８（ｂ））。
このとき、インターカレーションによりグラフェン配線１４を低抵抗化してもよい。酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、１×１０−２パスカルの真空中において、例えば、１２時間から２４時間の間、載置することにより、グラフェン配線１４をインターカレーションする。
多層グラフェン膜６０により形成されたグラフェン配線１４の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１４の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
次に、全面に層間絶縁膜１６を形成する（図８（ｃ））。例えば、ＳＯＧ（Spin-on Glass）等をスピンコートにより塗布して層間絶縁膜１６を形成する。必要に応じて、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により層間絶縁膜１６の上面を平坦化してもよい。
次に、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いて、層間絶縁膜１６にグラフェン配線１４に達するプラグホール６２を形成する（図９（ａ））。プラグホール６２の直径は例えば０．５〜５００ｎｍであればよく、特に例えば１〜５０ｎｍであることが望ましい。
次に、全面、すなわち、層間絶縁膜１６上及びプラグホール６２内のグラフェン配線１４上にタングステンのシード層８２を、例えば、スパッタリングにより形成する（図９（ｂ））。シード層８２は、タングステン膜を用いる。シード層８２の膜厚は例えば１ｎｍである。シード層８２の膜厚は例えば０．２〜１０ｎｍであればよく、特に例えば０．５〜２ｎｍであることが望ましい。
次に、シード層８２上にタングステン層８４を形成する（図９（ｃ））。例えば、化学気相成長法（ＣＶＤ法）を用いる。原料ガスとして、六フッ化タングステン（ＷＦ６）を用い、ＷＦ６ガスの流量を５０ｓｃｃｍ、アルゴンガスの流量を１５０ｓｃｃｍとし、総圧力が１キロパスカル（ｋＰａ）で、基板温度が３００℃で、タングステン層８４を化学気相成長させる。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、層間絶縁膜１６上のタングステン層８４と層間絶縁膜１６を研磨して、上面を平坦化する（図１０（ａ））。
これにより、酸化膜付きシリコン基板１０上に所望の配線構造１２が形成される。
次に、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いて、ｎ型ＴＦＴ３０を形成する予定の左側領域に、チャネル形状にパターニングされたＩｎＧａＡｓ層６８を形成し、ｐ型ＴＦＴ４０を形成する予定の右側領域に、チャネル形状にパターニングされたＧｅ層７０を形成する（図１０（ｂ））。
次に、ｎ型ＴＦＴ３０のソース電極とドレイン電極を形成する予定の領域と、ｐ型ＴＦＴ４０のソース電極とドレイン電極を形成する予定の領域とが開口するようにパターニングされたレジスト７２を形成する（図１０（ｃ））。
次に、例えば、蒸着装置等により、全面にＮｉ層７４を堆積する（図４（ｃ））。ニッケル層７４の膜厚は例えば０．２〜１００ｎｍであればよく、特に例えば１〜１０ｎｍであることが望ましい。
次に、レジスト７２を剥離し、その後、例えば、３００℃程度に加熱することにより、ｎ型ＴＦＴ３０におけるＩｎＧａＡｓ層６８とＮｉ層７４とを合金化して、ＩｎＧａＡｓ−Ｎｉ合金のソース電極３４とドレイン電極３６を形成すると共に、ｐ型ＴＦＴ４０におけるＧｅ層７０とＮｉ層とを合金化して、Ｇｅ−Ｎｉ合金のソース電極４４とドレイン電極４６を形成する（図１１（ａ））。
次に、全面に、例えば、原子層堆積（ＡＬＤ：Atomic layer deposition)法により、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）を堆積して、ゲート絶縁膜３７を形成する（図１１（ｂ））。
次に、全面に、シリコン酸化膜の絶縁膜５０を形成する。次に、ｎ型ＴＦＴ３０のゲート電極やｐ型ＴＦＴ４０のゲート電極、他の配線を形成する予定の領域を開口するように絶縁膜５０をパターニングする（図１１（ｃ））。
次に、全面にメッキ法等により銅層７６を形成する（図１２（ａ））。銅層７６の膜厚は例えば１００ｎｍである。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、銅層７６と絶縁膜５０を研磨して、上面を平坦化する（図１２（ｂ））。これにより、ｎ型ＴＦＴ３０のゲート電極３８とｐ型ＴＦＴ４０のゲート電極４８と配線３９、４９を形成する（図１２（ｂ））。
次に、全面に層間絶縁膜５２を形成する（図１２（ｃ））。例えば、ＳＯＧ（Spin-on Glass）等をスピンコートにより塗布して層間絶縁膜５２を形成する。必要に応じて、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により層間絶縁膜５２の上面を平坦化してもよい。
以上のようにして、酸化膜付きシリコン基板１０上に配線構造１２が設けられ、その配線構造１２上にＣＭＯＳの素子構造２０が設けられた半導体装置を製造する。
［第３実施形態］
第３実施形態による半導体装置及び半導体装置の製造方法について図１３乃至図１７を用いて説明する。図１３は第３実施形態による半導体装置を示す図であり、図１４乃至図１７は第３実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図１３を用いて説明する。
本実施形態の半導体装置は、基板上に例えばＣＭＯＳの素子構造を設け、その素子構造上にグラフェン配線とナノチューブプラグによる配線構造を設けた半導体装置である。
酸化膜付きシリコン基板１００上に、例えばＣＭＯＳの素子構造１０２が形成され、素子構造１０２上に、第１層の配線となる配線構造１０４が形成されている。
酸化膜付きシリコン基板１００は、例えば、約３８０μｍ厚のシリコン基板１００ａ上に約９０ｎｍ厚のシリコン酸化膜１００ｂが形成されたものである。
酸化膜付きシリコン基板１００に形成された素子構造１０２は、例えば、図１３左側のｎ型ＴＦＴ１１０と図１３右側のｐ型ＴＦＴ１２０により構成されるＣＭＯＳ構造である。
ｎ型ＴＦＴ１１０には、例えば、ＩｎＧａＡｓにより形成されたチャネル１１２の両側に、ＩｎＧａＡｓ−Ｎｉ合金により形成されたソース電極１１４とドレイン電極１１６とが設けられている。
ｐ型ＴＦＴ１２０には、例えば、Ｇｅにより形成されたチャネル１２２の両側に、Ｇｅ−Ｎｉ合金により形成されたソース電極１２４とドレイン電極１２６とが設けられている。
ｎ型ＴＦＴ１１０のチャネル１１２とｐ型ＴＦＴ１２０のチャネル１２２のチャネル長は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ１１０のソース電極１１４、チャネル１１２、ドレイン電極１１６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｐ型ＴＦＴ１２０のソース電極１２４、チャネル１２２、ドレイン電極１２６の膜厚は例えば０．５〜５００ｎｍであればよく、特に、１〜５０ｎｍであることが望ましい。
ｎ型ＴＦＴ１１０のソース電極１１４とドレイン電極１１６及びｐ型ＴＦＴ１２のソース電極１２４とドレイン電極１２６は、後述する配線構造１０４のナノチューブプラグ１３２にコンタクトされており、グラフェン配線１３０に電気的に接続されている。
ｎ型ＴＦＴ１１０のソース電極１１４、チャネル１１２、ドレイン電極１１６及びｐ型ＴＦＴ１２０ソース電極１２４、チャネル１２２、ドレイン電極１２６上には、例えば、Ａｌ２Ｏ３により形成されたゲート絶縁膜１１７が設けられている。ゲート絶縁膜１１７の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
ｎ型ＴＦＴ１１０のチャネル１１２上方のゲート絶縁膜１１７上には、例えば、銅により形成されたゲート電極１１８が形成され、ｐ型ＴＦＴ１２０のチャネル１２２上方のゲート絶縁膜１１７上には、例えば、銅により形成されたゲート電極１１８が形成されている。ｎ型ＴＦＴ１１０のゲート電極１１８及びｐ型ＴＦＴ１２０のゲート電極１２８の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
酸化膜付きシリコン基板１００上に形成された素子構造１０２上には配線構造１０４が形成されている。
配線構造１０４としては、グラフェン配線１３０と、グラフェン配線１３０と素子構造１０２とをコンタクトするためのナノチューブプラグ１３２とが、層間絶縁膜１３４内に形成されている。
グラフェン配線１３０は、層間絶縁膜１３４内の上部に形成されている。ナノチューブプラグ１３２はグラフェン配線１３０から下部に伸び、素子構造１０２におけるｎ型ＴＦＴ１１０のソース領域１１２ｓとドレイン領域１１２ｄ、ｐ型ＴＦＴ１２０のソース領域１２２ｓとドレイン領域１２２ｄにそれぞれコンタクトしている。
グラフェン配線１３０は、例えば、多層グラフェン（multi-layer graphene）膜により形成されている。多層グラフェン膜により形成されたグラフェン配線１３０の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１３０の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
ナノチューブプラグ１３２は、例えば、カーボンナノチューブ（carbon nanotube、CNT）により形成されている。カーボンナノチューブにより形成されたナノチューブプラグ１３０の長さは例えば１〜５００ｎｍ、直径は例えば０．５〜５００ｎｍであればよく、特に、カーボンナノチューブにより形成されたナノチューブプラグ１３０の長さは例えば１〜１００ｎｍ、直径は例えば１〜５０ｎｍであることが望ましい。
層間絶縁膜１３４は、例えば、シリコン酸化膜により形成されている。層間絶縁膜１３４の膜厚は例えば１〜１００００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図１４乃至図１７を用いて説明する。
本実施形態により製造される半導体装置は、基板上に例えばＣＭＯＳの素子構造を設け、その素子構造上にグラフェン配線とナノチューブプラグによる配線構造を設けた半導体装置である。
まず、多層グラフェン膜を形成するための酸化膜付きシリコン基板１４０を用意する（図１４（ａ））。酸化膜付きシリコン基板１４０は、本実施形態の半導体装置における基板とは別途用意するものである。酸化膜付きシリコン基板１４０は、例えば、約３８０μｍ厚のシリコン基板１４０ａ上に約９０ｎｍ厚のシリコン酸化膜１４０ｂが形成されたものである。
次に、酸化膜付きシリコン基板１４０に、グラフェンの触媒となる金属により形成された触媒金属膜１４１を堆積する（図１４（ａ））。触媒金属膜１４１として、例えば、約２００ｎｍ厚のコバルト膜を、スパッタリング法や、電子ビーム蒸着法等により、酸化膜付きシリコン基板１４０上に堆積する。
次に、触媒金属膜１４１上に多層のグラフェン膜１４２を合成する（図１４（ａ））。例えば、熱ＣＶＤ法により、１０００℃にて、多層のグラフェン膜１４２を合成する。
次に、多層のグラフェン膜１４２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
次に、多層グラフェン膜１４２を、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いてパターニングにしてグラフェン配線１３０を形成する（図１４（ｂ））。
多層グラフェン膜１４２により形成されたグラフェン配線１４２の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜１４２により形成されたグラフェン配線１３０の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
次に、全面に層間絶縁膜１３４を形成する（図１４（ｃ））。例えば、ＳＯＧ（Spin-on Glass）等をスピンコートにより塗布して層間絶縁膜１６を形成する。必要に応じて、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により層間絶縁膜１６の上面を平坦化してもよい。
次に、フォトリソグラフィ技術や電子線リソグラフィ技術等を用いて、層間絶縁膜１３４にグラフェン配線１３０に達するプラグホール１４４を形成する（図１５（ａ））。プラグホール１４４の直径は例えば０．５〜５００ｎｍであればよく、特に例えば１〜５０ｎｍであることが望ましい。
次に、全面、すなわち、層間絶縁膜１３４上及びプラグホール１４４内のグラフェン配線１３０上にカーボンナノチューブの触媒となる金属薄膜１４６を、例えば、スパッタリングにより形成する（図１５（ｂ））。触媒の金属薄膜１４６は、例えば、コバルトとチタンの二層膜を用いる。コバルトとチタンのいずれが上層でもよいが、コバルトが上層であることが望ましい。金属薄膜１４６のコバルトの膜厚は例えば２ｎｍであり、チタンの膜厚は例えば１ｎｍである。コバルトの膜厚は例えば０．５〜１０ｎｍであればよく、特に例えば１〜３ｎｍであることが望ましい。チタンの膜厚は例えば０．１〜５ｎｍであればよく、特に例えば０．５〜２ｎｍであることが望ましい。
次に、金属薄膜１４６上にカーボンナノチューブ１４８を合成する（図１５（ｃ））。例えば、化学気相成長法（ＣＶＤ法）を用いる。原料ガスとして、アセチレンとアルゴンの１対９の混合ガスと、アルゴンガスを用い、混合ガスの流量を５０ｓｃｃｍ、アルゴンガスの流量を９５０ｓｃｃｍとし、総圧力が１キロパスカル（ｋＰａ）で、基板温度が８５０℃で、カーボンナノチューブを化学気相成長させる。
次に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により、層間絶縁膜１３４上のカーボンナノチューブ１４８と層間絶縁膜１３４を研磨して、上面を平坦化する（図１６（ａ））。これにより、層間絶縁膜１３４内にグラフェン配線１３０とナノチューブプラグ１３２が形成された配線構造１０４が、酸化膜付きシリコン基板１４０上に形成される。
次に、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、１２時間から２４時間の間、載置する。
これにより、塩化鉄により触媒金属膜１４１が除去されて酸化膜付きシリコン基板１４０から分離されて、層間絶縁膜１３４内にグラフェン配線１３０とナノチューブプラグ１３２が形成された配線構造１０４だけとなる（図１６（ｂ））。
そして、分離された配線構造１０４を反転させて、別途製造された、酸化膜付きシリコン基板１００上に形成された素子構造１０２上に転写する（図１６（ｃ））。このとき、塩化鉄の分子がグラフェン配線１３０の膜中に入り込んでインターカレーションされ、ドーピングされる。インターカレーションされた塩化鉄が不要であれば、真空中にて５００℃程度で保持することによりインターカレーションされた塩化鉄を除去する。
なお、インターカレーションは多層グラフェン配線を加工した後であれば、基板上に転写前でも可能である。その場合は、触媒層も抜けてしまうため基板から配線構造を剥離するためにはフッ酸等によりシリコン酸化膜を除去するとよい。
なお、配線構造１０４が転写される素子構造１０２は、酸化膜付きシリコン基板１００上に別途製造されたものである。この素子構造１０２の構成は次のようなものである。素子構造１０２の製造方法については説明を省略する。
酸化膜付きシリコン基板１００は、例えば、約３８０μｍ厚のシリコン基板１００ａ上に約９０ｎｍ厚のシリコン酸化膜１００ｂが形成されたものである。
酸化膜付きシリコン基板１００に形成された素子構造１０２は、例えば、図１３左側のｎ型ＴＦＴ１１０と図１３右側のｐ型ＴＦＴ１２０により構成されるＣＭＯＳ構造である。
ｎ型ＴＦＴ１１０には、チャネルとなる、例えば、ＩｎＧａＡｓ層１５０が設けられている。ｐ型ＴＦＴ１２０には、チャネルとなる、例えば、Ｇｅ層１５２が設けられている。
ｎ型ＴＦＴ１１０のＩｎＧａＡｓ層１５０及びｐ型ＴＦＴ１２０のＧｅ層１５２上には、例えば、Ａｌ２Ｏ３により形成されたゲート絶縁膜１１７が設けられている。ゲート絶縁膜１１７の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
ｎ型ＴＦＴ１１０のチャネル１１２上方のゲート絶縁膜１１７上には、例えば、銅により形成されたゲート電極１１８が形成され、ｐ型ＴＦＴ１２０のチャネル１２２上方のゲート絶縁膜１１７上には、例えば、銅により形成されたゲート電極１２８が形成されている。ｎ型ＴＦＴ１１０のゲート電極１１８及びｐ型ＴＦＴ１２０のゲート電極１２８の膜厚は例えば０．５〜１００ｎｍであればよく、特に、１〜１０ｎｍであることが望ましい。
次に、素子構造１０２上に配線構造１０４を転写した後に、熱圧着することにより（図１６（ｃ））、配線構造１０４のナノチューブプラグ１３２を、素子構造１０２におけるｎ型ＴＦＴ１１０のソース電極１１４とドレイン電極１１６、ｐ型ＴＦＴ１２０のソース電極１２４とドレイン電極１２６にコンタクトさせる（図１７）。
配線構造１０４のナノチューブプラグ１３２と、ｎ型ＴＦＴ１１０のソース領域１１２ｓとドレイン領域１１２ｄ、ｐ型ＴＦＴ１２０のソース領域１２２ｓとドレイン領域１２２ｄとを確実に界面接合してコンタクトするために次のようにする。
予め、配線構造１０４のナノチューブプラグ１３２の先端にＮｉ層（図示せず）を堆積しておく方法がある。例えば、スパッタリング法によりＮｉ層（図示せず）をナノチューブプラグ１３２の先端に堆積する。例えば、図１５（ｃ）のナノチューブプラグ１３２の合成後にＮｉ層（図示せず）を堆積すれば、その後の、図１４（ａ）の化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）による平坦化処理により、不要なＮｉ層（図示せず）は除去される。
ナノチューブプラグ１３２の先端にＮｉ層（図示せず）を形成した状態で配線構造１０４を素子構造１０２上に転写し、３００℃程度で熱圧着を行う。図１７に示すように、
ｎ型ＴＦＴ１１０のチャネルであるＩｎＧａＡｓ層１５０とナノチューブプラグ１３２先端のＮｉ層（図示せず）が合金化して、ＩｎＧａＡｓ−Ｎｉ合金のソース電極１１４とドレイン電極１１６が形成される。ｐ型ＴＦＴ１２０のチャネルであるＧｅ層１５２とナノチューブプラグ１３２先端のＮｉ層（図示せず）が合金化して、Ｇｅ−Ｎｉ合金のソース電極１２４とドレイン電極１２６が形成される。
他の界面接合の方法としては、接合部分に高電流密度の電子ビームを照射して界面溶融させるようにしてもよい。例えば、５μｍ〜１０μｍ程度のビーム径で、１０−１００μＡの電流量の電子ビームを照射する。
更に他の界面接合の方法としては、予め接合面であるナノチューブプラグ１３２の先端にアルゴンプラズマを照射して活性化しておいて圧着してもよい。ソース電極１１４とドレイン電極１１６の上面にアルゴンプラズマを照射しても同様な効果が得られる。照射するアルゴンプラズマは、例えば１００Ｗ、１分間程度でよい。
更に他の界面接合の方法としては、接合電極を形成してもよい。
以上のようにして、酸化膜付きシリコン基板１００上に、例えばＣＭＯＳの素子構造１０２が設けられ、素子構造１０２上に、第１層の配線となる配線構造１０４が設けられた半導体装置を製造する。
［第４実施形態］
第４実施形態による半導体装置及び半導体装置の製造方法について図１８及び図１９を用いて説明する。図１８は第４実施形態による半導体装置を示す図であり、図１９は第４実施形態による半導体装置の製造方法を示す工程断面図である。第３実施形態と同一又は同種の構成要素には同一の符号を付して説明を省略する。
（半導体装置）
本実施形態による半導体装置について図１８を用いて説明する。
本実施形態の半導体装置は、基板上に例えばＣＭＯＳの素子構造を設け、その素子構造上にグラフェン配線とナノチューブプラグによる配線構造を設け、その配線構造の上に更にグラフェン配線とナノチューブプラグによる配線構造を設けた半導体装置である。
図１３に示す第３実施形態の半導体装置上に更に配線構造１６０が設けられている。
配線構造１６０としては、グラフェン配線１６２と、このグラフェン配線１６２と下層の素子構造１０４のグラフェン配線１３０とをコンタクトするためのナノチューブプラグ１６４とが、層間絶縁膜１６６内に形成されている。
グラフェン配線１６２は、層間絶縁膜１６６内の上部に形成されている。ナノチューブプラグ１６４はグラフェン配線１６６から下部に伸び、下層の配線構造１０４におけるグラフェン層１３０にコンタクトしている。
グラフェン配線１６２は、例えば、多層グラフェン（multi-layer graphene）膜により形成されている。多層グラフェン膜により形成されたグラフェン配線１６２の配線長は例えば０．５〜１００００ｎｍであり、配線幅は例えば０．５〜５００ｎｍであり、配線厚さは例えば０．１ｎｍ〜５００ｎｍであればよく、特に、多層グラフェン膜により形成されたグラフェン配線１６２の配線長は例えば５０〜５０００ｎｍであり、配線幅は例えば１〜２０ｎｍであり、配線厚さは例えば１ｎｍ〜２０ｎｍであることが望ましい。
ナノチューブプラグ１６４は、例えば、カーボンナノチューブ（carbon nanotube、CNT）により形成されている。カーボンナノチューブにより形成されたナノチューブプラグ１６４の長さは例えば１〜５００ｎｍ、直径は例えば０．５〜５００ｎｍであればよく、特に、カーボンナノチューブにより形成されたナノチューブプラグ１６４の長さは例えば１〜１００ｎｍ、直径は例えば１〜５０ｎｍであることが望ましい。
層間絶縁膜１６６は、例えば、シリコン酸化膜により形成されている。層間絶縁膜１６６の膜厚は例えば０．５〜１００００ｎｍであればよく、特に、例えば２〜２００ｎｍであることが望ましい。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図１９を用いて説明する。
本実施形態により製造される半導体装置は、基板上に例えばＣＭＯＳの素子構造を設け、その素子構造上にグラフェン配線とナノチューブプラグによる配線構造を設け、その配線構造の上に更にグラフェン配線とナノチューブプラグによる配線構造を設けた半導体装置である。
第３実施形態の図１４（ａ）〜図１６（ｂ）と同様の方法により、配線構造１６０を形成する（図１９（ａ））。この配線構造１６０は、配線構造１０４とは配線パターンは相違するが、グラフェン配線１６２とナノチューブプラグ１６４と層間絶縁膜１６６内に形成されている。
そして、分離された配線構造１６０を反転させて、別途製造された、第３実施形態の半導体装置の配線構造１０４上に転写する（図１９（ｂ））。
次に、第３実施形態の半導体装置の配線構造１０４上に配線構造１６０を転写した後に、熱圧着することにより（図１９（ｂ））、配線構造１６０のナノチューブプラグ１６４を、配線構造１０４のグラフェン配線１３０にコンタクトさせる（図１９（ｃ））。
配線構造１６０のナノチューブプラグ１６４と、配線構造１０４のグラフェン配線１３０とを確実に界面接合してコンタクトするために次のようにする。
界面接合の方法としては、接合部分に高電流密度の電子ビームを照射して界面溶融させるようにしてもよい。例えば、５μｍ〜１０μｍ程度のビーム径で、１０−１００μＡの電流量の電子ビームを照射する。その際に界面接合部に数ｎｍ程度のアモルファスカーボンやチタン等の金属を蒸着し、界面結合を作製してもよい。
更に他の界面接合の方法としては、予め接合面であるナノチューブプラグ１３２の先端にアルゴンプラズマを照射して活性化しておいて圧着してもよい。照射するアルゴンプラズマは、例えば１００Ｗ、１分間程度で良い。
以上のようにして、酸化膜付きシリコン基板１００上に、例えばＣＭＯＳの素子構造１０２が設けられ、素子構造１０２上に第１層の配線となる配線構造１０４が設けられ、敗勢構造１０４上に第２層の配線となる配線構造１６０が設けられた半導体装置を製造する。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
上記実施形態では、ナノカーボン材料の配線を含む配線構造を形成する素子構造の半導体素子がＩｎＧａＡｓチャネルのｎ型ＴＦＴとＧｅチャネルのｐ型ＴＦＴのＣＭＯＳであったが、これに限らない。例えば、シリコンの薄膜半導体層をチャネルとするｎ型ＴＦＴとｐ型ＴＦＴのＣＭＯＳでもよい。また、ＧｅやＧｅを含む薄膜半導体層をチャネルとするｎ型ＴＦＴとｐ型ＴＦＴのＣＭＯＳでもよい。更に、ｈ−ＢＮやカルコゲナイド系のＭｏＳ２やＷＳｅといった層状化合物半導体をチャネルとするｎ型ＴＦＴとｐ型ＴＦＴのＣＭＯＳでもよい。
また、上記実施形態では、配線構造が１層又は２層であったが、３層以上の配線構造を積層してもよい。
また、触媒金属膜を除去及び／又はグラフェン膜をインターカレーションするための材料及び条件については、上記実施形態に記載された材料及び条件に限定されない。
例えば、材料としては、塩化鉄（ＦｅＣｌ３）、塩化ニオブ（ＮｂＣｌ５）、塩化銅（ＣｕＣｌ２）、塩化イッテルビウム（ＹｂＣｌ３）、塩化コバルト（ＣｏＣｌ２）等でもよい。
これら材料を用いた場合の条件としては、１０−２Torr以下の真空中で、これら材料の沸点ないしは沸点よりも約１０〜３０％程度低い温度で保持すればよい。なお、塩化鉄（ＦｅＣｌ３）、塩化ニオブ（ＮｂＣｌ５）、塩化銅（ＣｕＣｌ２）、塩化イッテルビウム（ＹｂＣｌ３）、塩化コバルト（ＣｏＣｌ２）の沸点は、それぞれ、３５０℃、２５０℃、１０００℃、７００℃、１０００℃である。
また、材料としては、塩化物だけでなく他の多様な材料でもよい。例えば、昇華性のある他の塩化物、酸化物、硫化物、窒化物でもよい。
また、インターカレーションする材料としては、アルカリ金属、アルカリ土類金属、希土類、ハロゲン等でもよい。
アルカリ金属としては、リチウム、カリウム、ポタシウム、ルビジウム、セシウム等を用い、１０−６Torr以下の超高真空下において、サイズゲッター等の蒸着方法を用いて、試料上に蒸着し、２００℃〜５００℃程度の加熱によりインターカレーションを実施する。
アルカリ土類金属としては、マグネシウム、カルシウム、ストロンチウム、バリウム等を用い、１Pa以下の真空下で、それぞれの沸点、７００℃、８６０℃、８００℃、９００℃程度の温度で保持してインターカレーションを実施する。
希土類としては、サマリウム、ユーロピウム、ツリウム、イッテルビウム等を用い、１０−４Torr以下の真空下で、それぞれの沸点、８５０℃、７４０℃、９５０℃、６３０℃よりも１０〜３０％程度下げた温度で保持してインターカレーションを実施する。
ハロゲンとしては、ヨウ素、臭素等を用いてもよい。例えば、ヨウ素、臭素であれば常温でも気化するために、密閉した容器に液体状のヨウ素ないしは臭素を封入し、同じ容器内にグラフェン膜が形成された基板を保持すればよい。気化したハロゲンガス分子が数日の期間を経てインターカレーションされる。また、より早いインターカレーションを行う場合には、１００℃程度に保持することにより加速することができる。
なお、ハロゲン以外の材料では、触媒金属が除去されないため、その後に塩化鉄を用いた酸化雰囲気により触媒金属を除去する。
また、インターカレーションする材料としては、有機分子でもよい。例えば、Ｆ４ＴＣＮＱ（ＴＦＴＣＮＱ）のようなフッ素化ＴＣＮＱでもよい。条件としては、真空中において３００℃程度で抵抗加熱ないしは電子ビーム蒸着でグラフェン膜状に蒸着してインターカレーションを実施する。
また、他にインターカレーションとして用いられる材料としては、２酸化窒素、チタン、ポタシウム、アンモニア等でもよい。
また、上記実施形態では、グラフェン膜を熱ＣＶＤ法により合成したが、他のＣＶＤ法、例えば、リモートプラズマＣＶＤ法や、プラズマＣＶＤ法によりグラフェン膜を号税してもよい。
また、上記実施形態では、グラフェン膜の原料ガスとしてメタンガスを用いたが、他のガス、例えば、エチレンガス等の炭化水素ガス、エタノール等のアルコール、ベンゼン、アモルファスカーボン等の固体材料を用いてもよい。
また、上記実施形態では、グラフェン膜を合成するための触媒金属として、ニッケルを用いたが、コバルト、鉄、銅、白金、金等の他の金属や、これら金属を少なくともひとつを含む合金、炭化物、酸化物、窒化物等の化合物でもよい。
また、上記実施形態では、触媒金属をスパッタリング法、電子ビーム蒸着法により堆積したが、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）等の他の方法を用いてもよい。
また、上記実施形態に記載したグラフェン膜の合成方法における各膜の構成材料や製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
１０…酸化膜付きシリコン基板
１０ａ…シリコン基板
１０ｂ…シリコン酸化膜
１２…配線構造
１４…グラフェン配線
１６…層間絶縁膜
１８…ナノチューブプラグ
２０…素子構造
３０…ｎ型ＴＦＴ
３２…チャネル
３４…ソース電極
３６…ドレイン電極
３７…ゲート絶縁膜
３８…ゲート電極
３９…配線
４０…ｐ型ＴＦＴ
４２…チャネル
４４…ソース電極
４６…ドレイン電極
４８…ゲート電極
４９…配線
５０…絶縁膜
５２…層間絶縁膜
６０…多層グラフェン膜
６２…プラグホール
６４…金属薄膜
６６…カーボンナノチューブ
６８…ＩｎＧａＡｓ層
７０…Ｇｅ層
７２…レジスト
７４…Ｎｉ層
７６…銅層
８０…タングステンプラグ
８２…シード層
８４…タングステン層
１００…酸化膜付きシリコン基板
１０２…素子構造
１０４…配線構造
１００ａ…シリコン基板
１００ｂ…シリコン酸化膜
１１０…ｎ型ＴＦＴ
１１２…チャネル
１１４…ソース電極
１１６…ドレイン電極
１１７…ゲート絶縁膜
１１８…ゲート電極
１２０…ｐ型ＴＦＴ
１２２…チャネル
１２４…ソース電極
１２６…ドレイン電極
１２８…ゲート電極
１３０…グラフェン配線
１３２…ナノチューブプラグ
１３４…層間絶縁膜
１４０…酸化膜付きシリコン基板
１４０ａ…シリコン基板
１４０ｂ…シリコン酸化膜
１４２…グラフェン膜
１４４…プラグホール
１４６…金属薄膜
１４８…カーボンナノチューブ
１５０…ＩｎＧａＡｓ層
１５２…Ｇｅ層
１６０…配線構造
１６２…グラフェン配線
１６４…ナノチューブプラグ
１６６…層間絶縁膜

Claims (7)

  1. ナノカーボン材料の配線を含む配線構造を形成する第１の工程と、
    基板上に、半導体素子を含む素子構造を形成する第２の工程と、
    前記配線構造を、前記基板上に形成された前記素子構造上に、他の層を介することなく直接、転写し、その後、熱圧着により、前記素子構造の前記半導体素子と前記配線構造の前記配線とを接続する第３の工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記配線構造は、前記配線に接続されたプラグを有し、
    前記第３の工程では、前記配線構造の前記プラグと前記素子構造の前記半導体素子の電極とを接合する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記配線構造の前記プラグは、カーボンナノチューブにより形成されている
    ことを特徴とする半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記配線構造の前記プラグは、金属により形成されている
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
    前記配線構造の前記ナノカーボン材料の配線は、グラフェンにより形成されている
    ことを特徴とする半導体装置の製造方法。
  6. 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
    前記素子構造の前記半導体素子は、ｎ型ＦＥＴとｐ型ＦＥＴを有するＣＭＯＳ素子である
    ことを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記ｎ型ＦＥＴは、ＩｎＧａＡｓのチャネルと、ＩｎＧａＡｓと金属との合金のソース電極とドレイン電極とを有し、
    前記ｐ型ＦＥＴは、Ｇｅのチャネルと、Ｇｅと金属との合金のソース電極とドレイン電極とを有する
    ことを特徴とする半導体装置の製造方法。
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