KR20230108327A - Cmos 호환가능 그래핀 구조, 인터커넥트 및 제조 방법 - Google Patents

Cmos 호환가능 그래핀 구조, 인터커넥트 및 제조 방법 Download PDF

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준카이 지앙
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Abstract

MLG(다층 그래핀) 디바이스 층 구조물은 비아로 연결된다. 이 구조물은 유전체 층 상에 M1 MLG 인터커넥트 디바이스 층을 포함한다. 층간 유전체는 M1 MLG 인터커넥트 디바이스 층을 분리한다. M2 MLG 인터커넥트 디바이스 층은 층간 유전체 상에 있다. 금속 비아는 M2 MLG 인터커넥트 디바이스 층, 층간 유전체 및 M1 MLG 인터커넥트 디바이스 층을 통하고 M1 MLG 및 M2 MLG 층 모두의 두께 전체에 걸쳐 에지 컨택을 만든다. 방법은 확산 온도에서 기계적 압력을 적용하여 촉매 층을 통해 고체상 그래핀 전구체로부터 탄소를 확산시켜 유전체 또는 금속 층 상에 MLG를 침적시킴으로써 MLG 층을 형성한다.

Description

CMOS 호환가능 그래핀 구조, 인터커넥트 및 제조 방법
정부 이해관계 진술서
본 발명은 미 육군 연구소에서 수여한 계약 번호 W911NF-18-1-0366에 따라 정부 지원으로 이루어졌다. 정부는 본 발명에 대한 특정 권리를 갖는다.
우선권 주장 및 관련 출원에 대한 참조
본 출원은 2020년 12월 10일에 출원된 선행 미국 가출원 일련번호 63/123,587로부터 35 U.S.C. §119 및 모든 관련 법령 및 조약에 따라 우선권을 주장한다.
분야
본 발명의 분야는 반도체 디바이스 및 제조이다. 본 발명은 특히 인터커넥트 및 집적 회로(IC)에서의 인터커넥트의 형성에 관한 것이다.
인터커넥트는 모든 IC에서 중요한 구성요소이다. 인터커넥트는 디지털, 아날로그 또는 무선 주파수(RF) IC의 다수의 트랜지스터를 연결하는 전도성 경로로서, 성능(속도), 스위칭 에너지(전력) 및 신뢰성(수명)을 결정하는 중요한 요소이다. 반도체 산업은 현재 다양한 마이크로프로세서를 포함하는 대부분의 IC에서 주요 인터커넥트 금속으로 구리(Cu)를 채용하고 있다. 그러나, 치수 스케일링(scaling)에 따라, Cu의 저항률은 "크기 효과"(증가된 그레인-바운더리(grain-boundary) 및 표면 산란, 및 박형화하기 어려운 임의의 고저항성 배리어 층의 효과)로 인해 상당히 증가하여, 자체 발열을 증가시키고 그의 전류 운반 용량 (또는 신뢰성)을 저하시킨다. 문헌[K. Banerjee, et al., "Global (interconnect) warming," IEEE Circuits and Devices Magazine, vol. 17, no. 5, pp. 16-32, 2001]. 따라서, 업계에서는 Cu를 Cu보다 성능 특성이 우수하게 스케일링된 다른 유형의 인터커넥트로 대체하기 위한 솔루션을 찾고 있었다.
코발트(Co)는 Cu보다 높은 융점으로 인해 가장 좁은 Cu 라인의 가능한 대체물로 최근에 도입되었다. 와이어링 치수가 20 nm 미만에 도달하면, 종래의(즉, 벌크 또는 3D) 전도체, 예컨대 Cu, Co, 및 귀금속, 예컨대 루테늄(Ru)은 상당한 크기 효과를 겪게 되어, 저항률의 비선형 증가를 초래하며, 이는 RC 지연 및 자체 발열(SH)을 증가시키고, 전기이동(EM) 신뢰성을 저하시키며, 이에 의해 이들의 성능, 전류 운반 용량, 및 에너지 효율을 제한한다.
그래핀, 특히 다층 그래핀(MLG) 및 도핑된 다층 그래핀(DMLG)은, 감소된 저항률(도핑된 MLG 경우) 및 Cu 및 Co를 포함한 종래의 금속보다 상당히 높은 융점으로 인해 Cu를 대체할 유망한 후보 재료이다. 그래핀은 2차원(2D) 반 데르 발스 재료의 더 넓은 부류에 속한다. 문헌[P Ajayan, P. Kim, K. Banerjee, "Two-dimensional van der Waals materials," Physics Today, 69, 9-38, 2016]. 그래핀은 또한 Cu 및 다른 금속의 확산을 방지하기 위한 우수한 배리어 재료이다. 그래핀은 또한 질화갈륨(GaN)을 포함한 다른 전자 재료를 성장시키고 다양한 마이크로/나노-전자 적용예를 위한 2D-2D 또는 3D-2D 구조를 포함한 다양한 재료 헤테로구조를 제조하기 위한 시드 층으로서 사용될 수 있다. 그러나, 후공정(back-end-of-line; BEOL) CMOS 공정 호환성은, Cu (또는 다른 종래의 금속) 인터커넥트(K. Agashiwala, J. Jiang, K. Parto, D. Zhang, C. H. Yeh, K. Banerjee, "Demonstration of CMOS-compatible multi-level graphene interconnects with metal vias," IEEE Transactions on Electron Devices, vol. 68, no. 4, pp. 2083 - 2091, 2021), 온칩 인덕터(J. Kang, Y. Matsumoto, X. Li, J. Jiang, X. Xie, K. Kawamoto, M. Kenmoku, J. H. Chu, W. Liu, J. Mao, K. Ueno and K. Banerjee, "On-chip intercalated-graphene inductors for next-generation radio frequency electronics," Nature Electronics, 1 (1), 46-51, 2018), 또는 모놀리식 3D 집적(Jiang, K. Parto, W. Cao, and K. Banerjee, "Ultimate monolithic-3D integration with 2D materials: Rationale, prospects, and challenges," IEEE Journal of the Electron Devices Society, Vol. 7, pp. 878-887, 2019)을 위한 배리어/캡핑 층을 포함하는, CMOS 집적 회로에서 인터커넥트 및 다른 BEOL 구조를 위한 임의 형태의 그래핀(단층(1L), 소수층 그래핀(FLG), MLG 및 DMLG)을 채택하는 데 중요하다. 단층 또는 FLG는 또한 낮은 접촉 저항 측면 헤테로접합 트랜지스터(그래핀-2D-반도체-그래핀) 및 다른 활성 디바이스를 영역 선택적 방식으로 제조하기 위한 캔버스 층으로서 사용될 수 있다. 문헌[C-H. Yeh, W. Cao, A. Pal, K. Parto, and K. Banerjee, "Area-selective-CVD technology enabled top-gated and scalable 2D-heterojunction transistors with dynamically tunable schottky barrier," IEEE International Electron Devices Meeting (IEDM), San Francisco, December 7-11, 2019, pp. 23.4.1-23.4]. FLG는 또한 태양 전지 및 기타 광학 디바이스를 위한 고투명 전극을 구축하는 데 사용될 수 있다. 문헌[W. Liu, J. Kang and K. Banerjee, "Characterization of FeCl3 intercalation doped CVD few-layer graphene," IEEE Electron Device Letters, Vol. 37, No. 9, pp. 1246 - 1249, Sept. 2016]. 그래핀을 CMOS 구조에 호환가능하도록 하기 위한 이전의 노력이 있었지만, 다음에 논의되는 다양한 단점들을 가진다.
2개의 선행 공보는 그래핀 나노리본이 인터칼레이션 도핑에 의해 Cu 인터커넥트를 능가할 수 있음을 입증하는 시뮬레이션을 개시한다. 제안된 도핑 방법은 제안된 방법이 비실용적(독성) AsF5 도핑에 의존하기 때문에, CMOS 제조에 실용적이지 않다. 이러한 공보는 다음과 같다: Banerjee et al., "Graphene nano-ribbon (GNR) interconnects: A genuine contender or a delusive dream," IEDM Technical Digest, pp. 201-204, 2008; Banerjee et al., "Modeling, analysis and design of graphene nano-ribbon interconnects," IEEE TED, vol. 56, no. 8, pp. 1567-1578, 2009.
또 다른 공보는 900℃ 내지 1100℃에서의 CVD 성장에 의해 전사된 그래핀으로부터의 도핑된 그래핀 인터커넥트를 개시한다. 고온 CVD 및 전사는 최신 IC 제작 공정과 호환될 수 없다. 이 공보는 [Banerjee et al., "Intercalation doped multilayer-graphene-nanoribbons for next generation interconnects," Nano Letters, vol. 17, no. 3, pp. 1482-1488, 2017]이다.
다른 문헌들은 그래핀 나노리본 인터커넥트를 형성하기 위해 기계적 박리를 형성하는 것을 제안했다. 박리는 대규모 제작에는 적합하지 않다. 또한, 나노리본은 도핑되지 않으며, 이에 따라 현재의 Cu 인터커넥트와 비교할 수 없는 낮은 전도도를 제공한다. 이러한 박리는 문헌[Meindl et al., "Resistivity of graphene nanoribbon interconnects," IEEE Electron Device Letters, vol. 30, no. 6, pp. 611-613, 2009]에 개시되어 있다.
미국 특허 번호 8,952,258은 전기 전도성 인터커넥트 부재 주위에 운반되는 권취된 그래핀 리본을 개시한다. 캐리어는 금속이다. 이는 금속 구성요소를 필요로 하는 하이브리드 구조이며, 전도도가 그래핀에 의해 금속 접촉 저항으로 제한되기 때문에 Cu 전도도와 일치되기 어렵다. 임의의 그러한 하이브리드 구조의 전류 운반 용량은 또한 금속 구성요소의 비교적 낮은 융점에 의해 제한된다.
미국 특허 번호 9,257,391은 또한 하이브리드 금속-그래핀 인터커넥트 구조를 개시하고 있다. 인터커넥트는 또한 트렌치 내의 배리어 층을 필요로 했다. 배리어 재료는 탄탈륨, 탄탈륨 질화물, 및 루테늄, 니켈, 팔라듐, 이리듐 및 구리로 이루어진 군으로부터 선택된 그래핀 시드 재료로 이루어진 군으로부터 선택된다. 앞 단락에서 논의한 것과 같은 단점이 적용된다.
미국 특허 번호 9,159,615는 기저 촉매 필름과 인터커넥션 트렌치를 필요로 하는 그래핀 인터커넥트를 개시하고 있다. 개시된 제조 방법은 CMOS BEOL 공정과 호환되지 않는 고온(> 800℃) 그래핀 성장 공정을 포함한다.
미국 특허 번호 9,20,2743은, 구리, 알루미늄, 은, 금, 칼슘, 백금, 주석, 리튬, 아연, 니켈, 및 텅스텐 중 하나 이상을 포함하는 원소 형태 또는 합금인 충전 금속과 함께, Ru 또는 Ta의 라이너로 라이닝된 트렌치 내의 그래핀 커넥터를 개시하고 있다. 그래핀 형성 공정은 품질이 낮은 그래핀을 생산하는 것으로 알려진 저온 CVD이다.
미국 특허 번호 9,209,136은 하이브리드 금속/그래핀 인터커넥트를 개시하고 있다. 그래핀은 구리(Cu), 니켈(Ni), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 백금(Pt) 또는 팔라듐(Pd)의 금속 위에 형성된다. 금속 표면 상에 그래핀을 성장시키기 위해서는 (CMOS BEOL과 호환되지 않는) 고온이 필요하다.
미국 특허 번호 9,761,532는 또한 하이브리드 금속-그래핀 인터커넥트 구조를 개시하고 있다. 하이브리드 구조는 비금속 재료 층과 그래핀 층, 또는 금속 층과 그래핀 층 사이의 계면 결합 층을 포함한다. 개시된 공정은 소수의 메모리 디바이스 적용예에만 국한된 고온 그래핀 성장 공정(> 700℃)이다. 하이브리드 접근법과 관련하여 앞서 논의된 동일한 단점이 적용된다.
미국 특허 번호 10,079,209는 그래핀 필름의 제조 방법을 개시하고 있다. 이 방법에서, 촉매 금속 필름이 기판 상에 형성된다. 그래핀 필름은 상기 촉매 금속 필름 상에 형성된다. 금속 촉매 필름은 산화제를 통해 제거된다. 그런 다음, 그래핀 필름을 기판으로 전사시킨다. 이러한 전사 공정은 CMOS 제조와 호환가능하지 않고 필름 결함 밀도 및 제조 전체 비용을 증가시킬 수 있다.
문헌[Jiang et al., CMOS-compatible doped-multilayer-graphene interconnects for next-generation VLSI," 2018 IEEE International Electron Devices Meeting (IEDM)]은 MLG 그래핀 인터커넥트가 단일 디바이스 층에 형성되는 방법을 설명한다. 상기 방법은 니켈 촉매 층을 통해 흑연 분말로부터 탄소를 확산시킨다. 이 논문은 서로 다른 상이한 디바이스 층에서 MLG의 다중 디바이스 층 형성 또는 연결에 대한 어떠한 기술도 개시하지 않는다. 흑연 분말을 사용하면 극도로 작은 입자 수가 중요한 요구사항인 상업적 CMOS 제조 설비에서 공정을 통합하기가 어렵다. 둘째, 완전히 자동화된 상업용 툴 내부에 분말을 투입하기가 어렵다.
도 1은 금속(와이어)-비아-금속(와이어) 구조를 형성하기 위한 종래의 듀얼 다마신(DD) 공정을 도시한다. 이 공정은 20 nm 미만의 와이어 폭으로 스케일-다운되었다. 이러한 구조는 앞서 논의된 "크기 효과"로 인해 자체 발열(SH)을 증가시키고, 전기이동(EM) 신뢰성을 저하시키고, 이에 따라 인터커넥트 전류 운반 용량을 제한한다. 도 3a 및 3b는, 비아 와이어의 하부 접촉이 M1 층이고 상부 접촉이 M2 층인 경우, 주로 비아와 금속 와이어 사이의 에지 컨택 저항에 의해 야기된 전류 재분배로 인해, 전류 크라우딩(crowding) 및 SH 효과가 생성된다는 것을 보여준다. 더욱이, DD 공정 동안 고도로 스케일링된 트렌치 및 비아 홀 내의 금속 충전 동안의 보이드 형성은 신뢰성 및 변동성 문제를 악화시킨다. MLG 와이어는 DD 공정 흐름을 따를 수 없다는 것에 유의해야 한다. 이어지는 섹션에서 기재된 바와 같이, MLG 와이어에 대해서는 서브트랙티브 에칭(SE) 공정 방식을 이용해야 한다.
그래핀[1-3] 및 기타 재료[4-6]를 단층 인터커넥트에 사용하려고 시도한 대표적인 공보는 하기를 포함한다: [1] J. Jiang, et al., "Intercalation doped multilayer-graphene-nanoribbons for next-generation interconnects," Nano Letters, 17(3), pp. 1482-1488, 2017; [2] J. Jiang, et al., "CMOS-compatible doped-multilayer-graphene interconnects for next-generation VLSI," IEEE IEDM, pp. 34.5.1-34.5.4, 2018; [3] J. Jiang, et al., "Characterization of self-heating and current-carrying capacity of intercalation doped graphene-nanoribbon interconnects," IEEE Int. Reliability Physics Symp. (IRPS), 2017, pp. 6-B.1-6-B.6; [4] C.-K. Hu, et al., "Future on-chip interconnect metallization and electromigration," IEEE Int. Reliability Physics Symp. (IRPS), pp. 4F.1.1-4F.1.4, 2018; [5] S. J. Yoon, et al., "Large grain ruthenium for alternative interconnects," IEEE Electron Device Letters, vol. 40, no. 1, pp. 91-94, 2019; [6] S. Dutta, et al., "Sub-100 nm2 cobalt interconnects," IEEE Electron Device Letters, vol. 39, no. 5, pp. 731-734, 2018. 이들 공정[4-6]은 저항률을 감소시키고 전류 운반 용량을 향상시키는 데 있어서 미미한 개선을 이루었지만, 비아에 의해 연결된 다층 MLG의 CMOS 호환가능 제조를 위한 실용적인 공정이 여전히 요구되고 있다.
한 공보는 탄소 나노튜브(CNT) 비아를 갖는 다중 레벨 MLG를 논의한다. [8] J. Jiang, J. Kang, J. H. Chu and K. Banerjee, "All-carbon interconnect scheme integrating graphene-wires and carbon-nanotube-vias," IEEE International Electron Devices Meeting (IEDM), San Francisco, December 2-6, 2017, pp. 14.3.1-14.3.4. 이 구조에서 탄소-나노튜브-비아를 생성하려면 CMOS와 호환가능하지 않은 전체 공정에 대해 매우 높은 온도가 요구된다.
바람직한 실시양태는 비아와 연결된 MLG(다층 그래핀) 디바이스 층 구조물을 제공한다. 이 구조물은 유전체 층 상의 M1 MLG 인터커넥트 디바이스 층을 포함한다. 층간 유전체는 M1 MLG 인터커넥트 디바이스 층을 분리시킨다. M2 MLG 인터커넥트 디바이스 층은 층간 유전체 상에 있다. 금속 비아는 M2 MLG 인터커넥트 디바이스 층, 층간 유전체 및 M1 MLG 인터커넥트 디바이스 층을 통하고, M1 MLG 및 M2 MLG 층 모두의 두께에 걸쳐 에지 컨택을 만든다. 방법은 확산 온도에서 기계적 압력을 적용하여 촉매 층을 통해 고체상 그래핀 전구체로부터 탄소를 확산시켜 유전체 또는 금속 층 상에 직접 MLG를 성장시킴으로써 MLG 층을 형성하는 것이다.
도 1(종래 기술)은 비아로서 종래의 금속 와이어에 대한 듀얼 다마신(DD) 공정을 도시한다.
도 2a-2d는 서브트랙티브 에칭 공정 방식을 사용하여 CMOS 회로 제조에서 MLG-금속 와이어 비아-MLG 구조를 형성하기 위한 바람직한 방법을 도시한다.
도 3a 및 3b(종래 기술)는 종래의 듀얼 다마신(DD) 공정에 의해 제조된 M1-비아-M2 단면에 대한 비아 레이아웃 및 전류 밀도 프로파일을 도시한다.
도 3c 및 3d(종래 기술)는 바람직한 서브트랙티브 에칭(SE) 공정에 의해 제조된 MLG-비아-MLG 단면에 대한 비아 레이아웃 및 전류 밀도 프로파일을 도시한다.
도 4a-4b는 금속 기판(예컨대, Cu) 상에서 직접 MLG를 성장시키는 본 발명의 방법을 도시한다.
본 발명은 다층 그래핀(MLG) 및 도핑된 다층 그래핀(DMG) 구조, 인터커넥트, 및 MLG 및 DMG 구조 인터커넥트를 형성하기 위한 제조 방법을 제공한다. 바람직한 실시양태 방법에서, MLG는 CMOS 호환가능 온도(예를 들어, 350℃)에서 압력 보조 고체상 전구체 합성 방법에 의해 실용적인 다층 구성으로 유전체(SiO2) 기판 상에서 직접 성장되고, 금속 비아를 사용하여 연결되어, 처리되는 모든 IC의 열적 예산 요건을 충족하는 공정에서 MLG와 와이어 비아 사이의 에지 컨택을 달성한다.
본 발명은 인터페이스 접촉 저항, 및 이에 따른 전체 비아 저항을 최소화하기 위해 MLG에 연결하는 가장 바람직한 방식인 "에지 컨택" 구성으로 MLG를 결합하는 방법을 제공한다. 이는 칩의 신호 전파 및 클록 분배를 위한 더 빠른 속도뿐만 아니라 온칩 전력 분배 중에 훨씬 더 낮은 저항 손실(IR 드롭)을 의미한다.
바람직한 제조 방법에서, 임의의 금속 또는 유전체를 통한 탄소 확산이 없기 때문에, 공정 복잡성, 비용 및 Cu 와이어의 유효 저항을 증가시키는 저항성이 높은 내화성 금속으로 완전히 캡슐화되어야 하는 Cu 와이어와는 달리, 와이어(MLG 또는 도핑된 MLG) 또는 금속 비아는 모두 확산-배리어 층을 필요로 하지 않는다.
바람직한 성장 기술은 현재 8인치 또는 12인치 웨이퍼/기판까지 쉽게 스케일-업될 수 있는 ∼10 mm2의 균일한 큰 커버리지를 나타낸다. 이는 현재 CMOS 공정에 직접 통합될 수 있는 이 공정 방식이 보유하는 엄청난 잠재력을 보여준다.
바람직한 방법은 또한 Cu와 같은 금속 기판 상에 직접 MLG를 성장시키기 위해 사용될 수 있으며(일부 변경 후에도 입증될 수 있음), 이는 Cu (및 다른 금속)에 대한 배리어/캡핑 층으로서 MLG를 사용하는 것의 잠재적인 이점을 탐색하기 위해 사용될 수 있고, 비용 및 공정 복잡성과 함께 Cu 인터커넥트의 유효 저항률을 증가시키는 고 내화성 금속에 대한 필요성을 제거한다.
금속 비아 구조의 바람직한 다중 레벨 MLG 인터커넥트는 캡슐화 또는 배리어 층 없이 실온에서 1000시간 동안 < 2%의 전도도 저하를 나타내며, > 100℃에서 200 MA/cm2의 전류 밀도 응력(나노스케일 Cu가 안전하게 유지할 수 있는 것보다 ∼50배 더 높음)에서 무시할 수 있는 전기이동(EM)(인터커넥트의 일반적인 신뢰성 문제)을 나타낸다. 이는 본 발명의 비아 방식이 최근 이용 가능한 모든 재료와 공정 방식 중에서 트랜지스터를 접촉시키기 위한 가장 신뢰성 있는 공정이 되도록 한다.
바람직한 다중 레벨 MLG 인터커넥트 구조의 훨씬 더 높은 전류 운반 용량은 종래의 듀얼 다마신 공정 방식과 비교하여 MLG 두께를 상당히 감소시켜 와이어 내 커패시턴스를 감소시킬 수 있고, 이는 상당하게 IC의 속도를 향상시키고, 노이즈 커플링을 감소시키고, 스위칭 에너지 또는 전력 소비를 감소시킬 수 있다. 더 낮은 전력에 대한 MLG 인터커넥트의 잠재력은 최신 마이크로프로세서에서 전력 소비의 최대 2/3가 인터커넥트 커패시턴스에 기인할 수 있기 때문에 특히 중요하다. 본 발명의 바람직한 인터커넥트 구조는 더 빠르고, 더 작고, 더 가볍고, 더 유연하고, 더 신뢰성 있고, 더 에너지 효율적이고, 더 비용 효율적인 IC를 가능하게 할 수 있다.
바람직한 방법에서, MLG는 압력 보조 고체상 확산에 의해 다층 구성으로 350℃에서 유전체(SiO2) 기판 상에서 직접 성장되고 금속 비아를 사용하여 연결되며, 모든 IC 공정의 열적 예산 요건을 충족한다.
바람직한 방법은 "에지 컨택" 구성으로 MLG를 연결하는데, 이는 인터페이스 접촉 저항, 및 이에 따른 전체 비아 저항을 최소화하기 위해 MLG에 연결하는 가장 바람직한 방식이다. 이는 칩의 신호 전파 및 클록 분배를 위한 더 빠른 속도뿐만 아니라 온칩 전력 분배 중에 훨씬 더 낮은 저항 손실(IR 드롭)을 의미한다.
바람직한 방법은 임의의 금속 또는 유전체를 통한 탄소 확산을 방지하며, 와이어(MLG 또는 도핑된 MLG) 또는 금속 비아는, Cu 와이어의 유효 저항률, 공정 복잡성 및 비용을 증가시키는 고저항성 내화성 금속에 의해 완전히 캡슐화되어야 하는 Cu 와이어와는 달리, 확산-배리어 층을 필요로 하지 않는다.
바람직한 방법은 8인치 또는 12인치 웨이퍼/기판까지 쉽게 스케일-업될 수 있는 ∼10 mm2의 균일한 큰 커버리지를 실험에서 입증했다. 이것은 방법이 현재 최첨단 CMOS 공정에 직접 통합될 수 있음을 보여준다.
(실험적으로 입증된 바와 같이) 바람직한 방법은 Cu와 같은 금속 기판 상에 직접 MLG를 성장시킬 수 있다. 이 방법의 한 가지 적용예는 MLG를 Cu에 대한 캡핑 층으로 사용하여, 비용 및 공정 복잡성과 함께 Cu 인터커넥트의 유효 저항성을 증가시키는 고내화성 금속에 대한 필요성을 제거한 것이다.
금속 비아 방식을 갖는 다중 레벨 MLG 인터커넥트의 바람직한 디바이스 구조는 어떠한 캡슐화 또는 배리어 층도 없이 실온에서 1000시간 동안 < 2%의 전도도 저하 및 > 100℃에서 200 MA/cm2의 전류 밀도 응력(나노스케일 Cu가 안전하게 유지할 수 있는 것보다 ∼50배 더 높음)에서 무시할 수 있는 전기이동(EM)(인터커넥트의 전형적인 신뢰성 문제)을 나타낸다. 이러한 비아 구조는 현재 이용 가능한 모든 재료 및 공정 방식 중에서 트랜지스터를 접촉하기 위한 가장 안정적인 현재 공정을 훨씬 능가한다.
바람직한 다중 레벨 MLG 인터커넥트 비아 구조는 종래의 구조에 비해 훨씬 더 높은 전류 운반 용량을 제공하며, 이는 종래의 듀얼 다마신 공정 방식에 비해 MLG 두께를 상당히 감소시켜, 상당하게 IC의 속도를 개선하고 노이즈 커플링을 감소시키고 전력 소비를 낮출 수 있는 더 낮은 와이어 내 커패시턴스를 유도한다. 본 발명의 다중 레벨 MLG 인터커넥트 비아 구조는 전력 소비를 낮출 수 있으며, 이는 최신 마이크로프로세서에서의 전력 소비의 최대 2/3가 인터커넥트 커패시턴스에 기인할 수 있기 때문에 특히 중요하다.
바람직한 실시양태는 상이한 고체상 그래핀 전구체를 사용한다. 하나의 고체상 전구체는 흑연 분말이다. 또 다른 고체상 전구체는 흑연 슬러리이다. 추가 고체상 흑연 전구체는 비정질 탄소(a-탄소) 층이다. 침적된 a-탄소 층을 사용하는 방법은 고용량 CMOS 제조를 위한 흑연 분말 및 흑연 슬러리에 비해 상당한 이점을 제공할 수 있다.
실험은, 선호되고 널리 사용되는 유전체인 SiO2에 MLG를 침적시켰다. 그러나, MLG를 형성하기 위한 본 발명의 방법은 공정의 열적 요건(∼350-400℃)을 견딜 수 있는 임의의 유전체 상에 MLG를 형성할 수 있다.
이제 본 발명의 바람직한 실시양태가 실험 및 도면과 관련하여 논의될 것이다. 본 발명의 더 넓은 측면은 당업계의 일반적인 지식 및 다음 실험의 설명을 고려하여 당업자에 의해 이해될 것이다.
도 2a-2b는 CMOS 처리 온도에서 유전체 상에 직접적으로 그래핀 성장을 위한 바람직한 방법을 예시하고, 도 2c는 금속 비아와 2개의 연결된 MLG 층 사이의 에지 컨택을 갖는 MLG-비아-MLG 구조의 형성을 위한 바람직한 방법을 예시한다. 도 2a-2b의 공정은 대면적, 균일 및 양질의 MLG를 여러 레벨에서 안정적으로 성장시킬 수 있으며, 도 2c-2d에서의 공정은 에지 컨택 금속 비아를 사용하여 여러 레벨을 연결한다. 균일한 MLG는 종래의 마스킹된 에칭 기술을 통해 인터커넥트 패턴으로 패터닝될 수 있다. 예를 들어, 실험은 금속 마스크를 이용하여 산소 ICP 에칭에 의해 MLG 층을 패터닝하고, 이 금속 마스크는 후속적으로 습식 에칭에 의해 제거된다.
도 2a에서, 제1 단계 (20)은 규소 기판 상의 이산화규소 층을 세정한다. 예를 들어, 200 nm의 SiO2는 형성될 MLG-비아-MLG 구조에서 층간 유전체 역할을 할 것이다. 단계 (22)에서, 니켈과 같은 금속 또는 합금 촉매가 침적된다. Co, Fe, Cu, Co-Ni 합금과 같은 다른 금속 및 합금도 그래핀 성장에 활용될 수 있다. 그러나, 생성된 그래핀의 두께, 품질, 면적 커버리지는 금속 촉매 선택의 중요한 기능이다. Ni는 가능한 최선의 선택이며 가장 선호되는 선택이다. 실험에서, 100 nm 두께의 Ni가 약 3 x 10-6 Torr의 챔버 압력에서 E-빔 증발을 통해 침적되었다. ∼50 nm 내지 ∼200 nm 범위의 두께도 사용할 수 있다. 일반적으로, 금속 촉매 두께가 높을수록 생성된 MLG 층의 두께가 감소하고, 금속 촉매 두께가 낮을수록 생성된 MLG 층의 두께가 증가하는데(동일한 성장 시간 경우), 그 이유는 탄소 원자가 금속 촉매의 그레인과 그레인 바운더리를 통해 확산하고 Ni/SiO2 인터페이스에서 핵화할 필요가 있기 때문이다. H2/Ar 환경에서 2시간 동안 450℃ 미만, 예를 들어 ∼350℃의 저온 어닐링은, 침적된 금속 촉매(Ni)의 품질을 향상시킨다. 어닐링은 진공, Ar, H2, N2, O2 또는 포밍(forming) 가스에서 수행될 수 있지만, H2/Ar의 조합이 선호되며, 그 이유는 불활성 Ar 배경이 있는 H2의 존재가 (금속 그레인 크기를 증가시킴으로써) 금속 품질을 크게 개선하는 데 도움이 되기 때문이다. 실제 성장 단계 직전에 어닐링하면 커버리지와 성장 품질이 크게 향상되었다. 전체 공정 복잡성을 줄일 뿐만 아니라, CMOS BEOL 열적 예산 요건을 충족하기 위해 다른 단계에 사용되는 동일한 온도에서 어닐링을 수행하는 것이 바람직하다. 다음 단계 (24)는 고체상 그래핀 전구체 및 도 2a에 도시된 세 가지 옵션, 구체적으로는 비정질 탄소 옵션, 그래핀 슬러리 옵션 및 그래핀 분말 옵션을 침적시킨다. 분말은 약 100 μm 두께로 웨이퍼 전체에 균일하게 뿌릴 수 있다. 비정질 탄소(∼10-15 nm 두께)는 Ni 금속 촉매 침적에 사용된 것과 동일한 기술인 E-빔 증발을 통해 실험에서 침적되었다. 일반적으로, 생성된 MLG 박막의 두께에 대한 비정질 탄소 전구체의 두께 사이의 관계는 선택된 촉매에서 탄소의 과포화 농도의 함수이다. 비정질 탄소 박막 두께와 생성된 MLG 두께 사이의 1:1 비율은 합리적인 가이드를 제공한다. 슬러리는 유기 용매와 흑연 분말의 용액으로, 웨이퍼 전체에 균일하게 도포되고 가열되어 유기 용매가 증발될 수 있다. 생성된 박막은 약 ∼10-20 nm 두께이다.
공정은 도 2b 단계 (26)에서 계속되며, 형성된 그래핀 전구체는 탄소가 Ni 촉매를 통해 확산되고 SiO2 상에 그래핀 층을 형성하기에 충분한 압력 및 온도를 받는다. 예를 들어, ∼65-80 psi의 기계적 압력이 약 ∼60분 동안 적어도 약 350℃의 온도에서 적용되어 ∼20 nm의 다층 그래핀(MLG)이 생성된다. 모든 그래핀 성장 최적화를 위해 기계적 압력을 추가로 높일 수 있다. 확산을 위한 최소 온도는 ∼200℃ 정도로 낮을 수 있다. 확산을 달성하기 위한 최대 온도는 ∼1000℃ 정도로 높을 수 있다. 하지만, CMOS 호환성을 위해서는 500℃ 미만의 최대 온도가 필요하다. 그 후, 단계 (28)의 산소 세정은 과잉 그래핀 전구체를 제거한 다음 단계 (30)에서 금속 촉매를 에칭하여 SiO2 상에 고품질 그래핀 층을 남긴다. MLG 인터커넥트를 패터닝하기 위해 단계 (32)에서 서브트랙티브 에칭이 수행된다.
도 2c의 공정은 하부(40) 및 상부(42) MLG(M1 및 M2로 지칭될 수 있음) 층을 생성하는 데 사용될 수 있으며, 이는 또한 종래의 마스킹된 에칭 기술에 의해 패터닝될 수 있다. M1 및 M2 층(40 및 42)은 도 2a-2b 공정에 따라 유전층, 예를 들어 SiO2 층(44 및 46) 상에 직접적으로 형성된다. 플라즈마 강화 화학 기상 증착(PECVD)은 SiO2를 침적시키기 위한 실험에 사용되었지만, 유전체는 임의의 다른 기술로 형성될 수 있다. 균일한 커버리지와 두께를 가진 유전체가 일반적이지만, 본 발명의 방법은 임의의 표면 토폴로지 상에 MLG를 형성하기에 충분히 다용도이다. 추가적인 유전체 층(48)은 M2 MLG 층(42)의 인터커넥트 패턴의 일부를 형성할 수 있다. 단계 (50)에서, 유전체 층(46)은 유전체간 층으로서 형성되고 상부 MLG M2 층(42)의 형성을 위해 도 2a-2b에서와 같이 제조되고, 그 후에 추가적인 유전체(48)가 형성된다. 단계 (52)에서, 홀(54)이 유전체 층(44)까지 층을 통해 개방된다. 단계 (56)에서, 금속이 홀(54)에 침적되어 비아(58)를 형성하고, 유리하게는 각각의 하부(40) 및 상부(42) MLG M1 및 M2 층의 전체 두께를 통해 에지 컨택을 만든다.
다양한 금속이 비아(58)에 사용될 수 있다. Co, Ru 및 W 중에서 수행된 밀도 함수 이론(DFT) 시뮬레이션은 이들이 MLG에 대해 거의 동일한 에지 컨택 저항을 보유하는 것을 나타낸다. 그러나, Ru 및 W와 비교하여 Co의 더 높은 활성화 에너지 및 더 낮은 저항률은 EM(전기이동) 및 SH(자체 발열)에 대한 더 높은 내성을 암시하여, 다중 레벨 MLG 와이어 비아 구조를 위한 비아(58)에 대해 더 나은 선택 및 바람직한 금속이 된다.
이 에지 컨택은 도 3c와 3d에 도시된 바와 같이 상부 및 하부 접촉의 전류 크라우딩(도 3a 및 3b)을 방지한다. 에지 컨택 구조는, 주로 도 3b 및 도 3d에 도시된 비아와 MLG 와이어 사이의 에지 컨택 저항에 의해 야기되는 전류 재분포로 인해, 종래의 DD 공정에 비해 전류 크라우딩 및 SH 효과의 현저한 완화를 나타낸다. MLG는 특히 더 작은 종횡비에서 SE- Co 및 Ru에 비해 더 높은 전기 전도성과 EM 저항을 제공한다. 따라서, MLG와 금속 비아 사이에 에지 컨택 저항을 추가해도 전체 비아 저항이 증가하지만, 테스트 결과 FO4 지연이 전체 비아 저항에 대해 불변으로 유지되는 것으로 나타났다.
MLG 층의 품질 및 비아 성능을 실험적으로 테스트했다. 단일 지점 라만 스펙트럼 데이터에서 G 및 2D 피크가 선명하게 관찰된다. TEM 이미지는 균일한 고품질 성장을 확인했다. 층간 유전체(ILD)(46) 위에 제조된 상부 MLG M2(42)는, 실험적으로 관찰된 단일 지점 라만 스펙트럼 및 균일한 대면적 라만 맵으로부터 입증되는 바와 같이, 하부 MLG(40)와 유사한 품질 및 두께를 나타냈다. XPS는 하부 MLG 필름의 C1s 함량을 결정하는 데 사용되었고, 종래의 CVD 성장 MLG에서도 관찰할 수 있는 C=C sp2 결합에 해당하는 정확한 피크 위치(1202.3 eV)와 원자 조성(∼83%)을 보여주었으며, 이는 CVD 성장 MLG에 대해 > 800℃의 고온 및 CMOS 비호환 온도를 요구하지 않고 고체상 MLG의 고품질 성장을 확인하는 것이다.
도 2a-2c와 일치하는 실험적 제조는 싱글 다마신 공정을 사용하여 와이어와 ILD를 통해 비아 홀이 에칭되는 Co 비아를 사용하는 2-레벨 SE(서브트랙티브 에칭)-MLG 인터커넥트 구조를 입증했다. 실험 구조에는 두 레벨 모두에 대해 20 nm 두께의 MLG가 포함되었다. 의도하지 않았지만, 단계 (30)에서 Ni 촉매를 제거하기 위한 FeCl3 용액의 사용은 MLG 저항을 낮출 수 있는 상부 및 하부 MLG 표면 모두에서 Fe의 존재로 표면 도핑을 제공한다. 비아 저항이 측정되었으며 최소 접촉 저항은 20 nm 두께의 Co-MLG 에지 컨택에 대해 137 Ω-μm로 추정된다. 이 값은 또한 Co를 사용한 도핑 및 도핑되지 않은 MLG의 (DFT에 의해) 이론적으로 추정된 에지 컨택 저항 값 사이에 있기 때문에 FeCl3으로 인한 MLG의 부분 표면 도핑 요구를 확증한다. 정전류 응력 테스트는 비아의 증가된 저항률이 > 40시간 동안 < 2%였으며, 이는 Co 비아 및/또는 Co-MLG 접촉에서 무시할 수 있는 EM을 나타낸다.
도 4a-4b는 Cu 층 상에 직접적으로 MLG를 형성하기 위한 바람직한 방법을 보여준다. 단계 (60)에서, 규소 기판 상에 SiO2 이어서 Cu 층, 얇은 비정질 탄소 배리어 층, 니켈 촉매 층, 및 도 2a에 도시된 흑연 분말, 비정질 탄소 또는 흑연 슬러리일 수 있는 고체상 그래핀 전구체를 포함하는 스택이 형성된다. 얇은 비정질 탄소 층은 Cu 및 Ni 층의 상호 확산을 방지하고 Cu 인터페이스에서 쉽게 이용할 수 있는 탄소의 추가 소스로 작용하여 그래핀 성장 공정을 돕고 MLG 성장 중에 완전히 소모된다. 도 2b의 단계 (26)의 방식에서와 같이 단계 (64)에서 기계적 압력을 적용하여 Ni 촉매를 통해 탄소를 확산시키고 Cu 상에 그래핀 층을 형성한다. 그래핀 층이 형성된 후, 니켈 및 니켈 에칭 상의 임의의 잔류 흑연 또는 a-탄소의 세정이 도 2b의 단계 (28) 및 (30)에서와 같이 수행된다. O2 플라즈마를 사용하여 Ni 기판 상에 흑연 형성을 제거하는 세정을 수행한다. Ni 에칭은 FeCl3 용액을 사용한 습식 에칭을 통해 Ni 촉매 금속 층을 제거했지만, 건식 에칭을 포함한 다른 재료 제거 공정을 사용할 수 있다. 이어서, MLG 층은 MLG 인터커넥트를 형성하는 산소 플라즈마를 사용하는 공정과 같은 서브트랙티브 공정을 통해 에칭된다. MLG는 전도성을 조절하기 위해 다양한 방법을 사용하여 도핑될 수 있다.
도 4a-4b의 방법을 검증하기 위한 실험도 수행되었다. 실험에서, 300 nm SiO2 층이 Si 웨이퍼 상에 형성되었고, 그 위에 100 nm Cu, 2 nm 비정질 탄소 및 100 nm Ni 층이 E-빔 증착을 통해 침적되었다. 그런 다음 흑연 전구체, 예를 들어 흑연 분말 100 μm가 생성된 스택에 균일하게 적용된다. 라만 스펙트럼은 ∼350℃에서 Cu 상에 직접적으로 성장한 고품질 MLG의 형성을 나타냈으며, 이는 또한 TEM 이미지에서 볼 수 있는 층상 구조로도 확인되었다. 상기 논의된 바와 같이 금속 비아와 에지 컨택된 패턴화된 인터커넥트 MLG 층도 추가 실험에서 형성되었다. 예시적인 실험에서, 하부 MLG는 도 2a-2b에서와 같이 성장한 후 금속 마스크를 사용한 산소 ICP 에칭에 의해 패터닝되며, 이후 금속 마스크를 습식 에칭에 의해 제거한다. 하부 MLG를 연결하기 위해 접촉부 및 패드(15 nm Ni/150 nm Au)가 규정된 후 200 nm 두께의 SiO2 ILD를 침적시킨다. 상부 MLG를 패터닝하여 하부 MLG와 겹치는 영역을 형성한 다음, 상부 MLG에 대한 접촉부 및 패드를 패터닝한다. 포토레지스트 마스크를 사용하여, 상부 MLG, ILD, 및 하부 MLG를 각각 산소-, CHF3-, 산소-ICP의 3단계에 의해 에칭하여 비아 홀(200 nm 내지 2 μm 범위의 폭)을 개방한다. ∼220 nm 두께의 Co가 열 증발(< 100℃)에 의해 침적되어 느린 침적 속도로 비아 홀을 충전하여 완전한 금속 충전을 보장한다. 마지막으로, 하부 패드의 상부의 ILD가 에칭되어 전기적 접촉이 가능하다. 와이어/비아 폭은 당업계에 공지된 보다 진보된 리소그래피 기술로 추가로 스케일링될 수 있다.
본 발명의 특정 실시양태가 도시되고 설명되었지만, 다른 수정, 대체 및 대안이 당업자에게 명백하다는 것을 이해해야 한다. 이러한 수정, 대체 및 대안은 첨부된 청구범위에서 결정되어야 하는 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다.
본 발명의 다양한 특징은 첨부된 청구범위에 기재되어 있다.

Claims (18)

  1. CMOS(상보형 금속 산화물 반도체) 호환가능 공정 온도에서 비아와 연결된 MLG(다층 그래핀) 디바이스 층을 유전체 또는 금속 층 상에 직접 형성하는 방법으로서,
    유전체 또는 금속 층을 제공하는 단계;
    유전체 또는 금속 층 상에 금속 또는 금속 합금 촉매 층을 침적시키는 단계;
    촉매 층 상에 고체상 그래핀 전구체를 침적시키는 단계; 및
    확산 온도에서 확산 압력을 적용하여 촉매 층을 통해 그래핀 전구체로부터 탄소를 확산시켜 유전체 또는 금속 층 상에 MLG를 침적시킴으로써 M1 MLG 층을 형성하는 단계;
    촉매 층을 제거하는 단계;
    M1 MLG 층 상에 층간 유전체를 침적시키는 단계;
    촉매 층을 침적시키고, 고체상 그래핀 전구체를 침적시키고 탄소를 확산시켜 층간 유전체 상에 M2 MLG 층을 형성하는 단계;
    M2 MLG, 층간 유전체 및 M1 MLG 층 전체에 걸쳐 비아 홀을 개방하여 비아 홀을 형성하는 단계; 및
    비아 홀에 비아 금속을 침적시켜 M1 MLG 및 M2 MLG 층 모두의 두께 전체에 걸쳐 에지 컨택을 만드는 단계
    를 포함하는, CMOS 호환가능 공정 온도에서 비아와 연결된 MLG 디바이스 층을 유전체 또는 금속 층 상에 직접 형성하는 방법.
  2. 제1항에 있어서, 확산 압력이 ∼65-80 psi의 압력이고 확산 온도가 적어도 약 200℃인 방법.
  3. 제1항 또는 제2항에 있어서, 그래핀 전구체가 흑연 분말인 방법.
  4. 제1항 또는 제2항에 있어서, 그래핀 전구체가 비정질 탄소인 방법.
  5. 제1항 또는 제2항에 있어서, 그래핀 전구체가 흑연 슬러리인 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 고체상 그래핀 전구체를 침적시키기 전에 500℃ 미만의 온도에서 촉매를 어닐링하는 단계를 포함하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 비아 금속이 Co, Ru 및 W 중 하나인 방법.
  8. 제7항에 있어서, 비아 금속이 Co인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 촉매 층이 Ni인 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 유전체 층 및 층간 유전체는 SiO2를 포함하는 것인 방법.
  11. 금속 표면 상에 MLG(다층 그래핀)를 형성하는 방법으로서,
    금속 표면 상에 비정질 탄소 배리어 층을 형성하는 단계;
    비정질 탄소 배리어 층 상에 금속 또는 금속 합금 촉매 층을 침적시키는 단계;
    촉매 층 상에 고체상 그래핀 전구체를 침적시키는 단계; 및
    확산 온도에서 확산 압력을 적용하여 촉매 층을 통해 그래핀 전구체로부터 탄소를 확산시켜 금속 표면 상에 MLG를 침적시키는 단계
    를 포함하는, 금속 표면 상에 MLG를 형성하는 방법.
  12. 제9항에 있어서, 금속 표면이 Cu인 방법.
  13. 제9항 또는 제10항에 있어서, 촉매 층이 Ni인 방법.
  14. 제1항에 있어서, M1 MLG를 패터닝 및 도핑하고, M2 MLG 층을 패터닝 및 도핑하는 방법.
  15. 비아로 연결된 MLG(다층 그래핀) 디바이스 층 구조물로서,
    유전체 층 상의 M1 MLG 인터커넥트 디바이스 층;
    M1 MLG 인터커넥트 디바이스 층을 분리하는 층간 유전체;
    층간 유전체 상의 M2 MLG 인터커넥트 디바이스 층; 및
    M2 MLG 인터커넥트 디바이스 층, 층간 유전체 및 M1 MLG 인터커넥트 디바이스 층을 통하는 금속 비아로서, M1 MLG 및 M2 MLG 층 모두의 두께 전체에 걸쳐 에지 컨택을 만드는 금속 비아
    를 포함하는, 비아로 연결된 MLG 디바이스 층 구조물.
  16. 제15항에 있어서, M1 MLG 층 및 M2 MLG 층이 패터닝된 것인 디바이스 층 구조물.
  17. 제15항 또는 제16항에 있어서, 유전체 층 및 층간 유전체가 SiO2를 포함하는 것인 디바이스 층 구조물.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, M1 MLG 층 및 M2 MLG 층이 도핑된 것인 디바이스 층 구조물.
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