CN101521179A - 双接触孔蚀刻停止层工艺 - Google Patents
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Abstract
一种双接触孔蚀刻停止层工艺，包括：提供基板，基板上具有第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区；在基板上形成具有第一应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第二元件区；以及在基板上形成具有第二应力的第二应力诱发薄膜，第二应力诱发薄膜未覆盖第一元件区，在浅沟槽区之上形成第一应力诱发薄膜与第二应力诱发薄膜间的交叠边界，交叠边界的位置紧靠第二元件区以将第一应力于横向引入第二元件区的沟道区。上述双接触孔蚀刻停止层工艺能够使制造出的晶体管具有更好的性能。
Description
技术领域
本发明有关于一种半导体元件的制造方法，特别有关于一种用于使N型金属氧化物半导体(Negative Metal Oxide Semiconductor，NMOS)及P型金属氧化物半导体(Positive Metal Oxide Semiconductor，PMOS)晶体管的沟道产生应变的改进型双接触孔蚀刻停止层(dual contact etch stop layer，dual CESL)技术。
背景技术
几十年来，芯片制造商通过缩减金属氧化物半导体(metal oxidesemiconductor，MOS)晶体管的尺寸而使其制造越来越快速。由于半导体工艺已经进步到超深亚微米(very deep sub micron era)级别，例如65纳米(65nm)或者更小的45纳米，因此，如何增加MOS晶体管的驱动电流成为非常重要的议题。
为了提高元件的性能，产生了晶体应变技术(crystal strain technology)。在互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)晶体管制造领域，晶体应变技术作为一种提高元件性能的手段越来越引起人们的注意。将应变引入半导体晶体中，能够改变电荷在其中的移动速度。应变能够使能电荷(例如电子)，使其更容易通过栅极沟道的硅晶格(silicon lattice)，进而使CMOS晶体管的工作状态更好。
通常，硅中的应变可以通过多种方式引入：例如，透过围绕晶体管的薄膜与结构产生的应力，其中薄膜形式可以是多应力源(poly stressor)或者接触孔蚀刻停止层(contact etch stop layer，CESL)，这种应变被称为工艺引入应变(process-induced strain)，或者使用应变硅晶圆，其顶层的硅通常生长于比硅晶格更大的晶格之上。当今大多数处于领导地位的芯片制造商会在生产中以多种方式利用工艺引入应力，例如伸张氮化物，以提高NMOS元件的性能。如这项技术所反映，伸张应力可以提高电子的移动性，而压缩应力则可以提高空穴的移动性。
双接触孔蚀刻停止层工艺逐渐成为将应力引入微缩(scaled)CMOS元件的主要候选方法。根据该方法，在晶体管形成之后，在其上形成伸张氮化物层，将其遮蔽(masked)并从PMOS区蚀刻掉。然后，再形成压缩氮化物层，将其遮蔽并从NMOS区蚀刻掉。如人们所知，NMOS晶体管应用下述组合较佳，即平行于沟道方向的伸张应力与垂直于晶圆表面方向的压缩应力的组合。相反，PMOS晶体管则应用平行方向(平行于电流流向)的压缩应力较佳。理论上，板层平面内(in-plane)方向垂直于电流流向的伸张应力能够使NMOS与PMOS晶体管的性能得到提高，但这样的功效无法通过现有的局部应变(local-strain)技术获得。
因此，在该领域中需要一种可实施的方法以使制造出的晶体管具有更好的性能。
发明内容
为了提高制造出的晶体管的性能，特提供以下技术方案：
本发明提供一种双接触孔蚀刻停止层工艺，包括：提供基板，该基板具有第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区；在基板上形成具有第一应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第二元件区；以及在基板上形成具有第二应力的第二应力诱发薄膜，第二应力诱发薄膜未覆盖第一元件区，在浅沟槽区之上形成第一应力诱发薄膜与第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠第二元件区以将第一应力于横向引入第二元件区的沟道区。
本发明另提供一种双接触孔蚀刻停止层工艺，包括：提供基板，该基板具有第一元件区、第二元件区以及位于第一元件区与第二元件区之间的浅沟槽区，其中栅极结构位于第一元件区、第二元件区以及浅沟槽区，该栅极结构包括大致位于第一元件区与第二元件之间中点位置的接触区；在基板上形成具有第一应力的第一应力诱发薄膜，第一应力诱发薄膜未覆盖第二元件区；以及在基板上形成具有第二应力的第二应力诱发薄膜，第二应力诱发薄膜未覆盖第一元件区，在浅沟槽区之上形成第一应力诱发薄膜与第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠第二元件区且并未覆盖接触区。
以上所述的双接触孔蚀刻停止层工艺，能够通过将不同的应力于不同方向引入半导体晶体而提高所制造晶体管的性能。
附图说明
图1是根据本发明双接触孔蚀刻停止层工艺的实施例的平面视图。
图2-6是根据本发明双接触孔蚀刻停止层工艺的实施例分别沿I-I’、II-II’以及III-III’方向的横截面视图。
图7是根据本发明双接触孔蚀刻停止层工艺的另一个实施例的平面视图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。
本发明是有关于改进型双接触孔蚀刻停止层(dual contact etch stop layer，dual CESL)工艺，该工艺利用伸张接触孔蚀刻停止层与压缩接触孔蚀刻停止层分别使N型金属氧化物半导体(Negative Metal Oxide Semiconductor，NMOS)及P型金属氧化物半导体(Positive Metal Oxide Semiconductor，PMOS)晶体管的沟道产生应变。本发明可主要用于提升PMOS的性能。另一方面，本发明在无须增加工艺的复杂度及成本的基础上，为双接触孔蚀刻停止层工艺提供了一种新的标准。
为了表述清楚，以下方向名词：沟道长度方向、平行方向、源极至漏极方向以及电流流向皆统称为“纵向”；而以下方向名词：沟道宽度方向、平面内垂直于电流流向的方向、平面内垂直源极至漏极方向的方向以及平面内垂直于沟道长度方向的方向皆统称为“横向”。
本发明所揭露的双接触孔蚀刻停止层工艺的实施例将在下面详细描述，请一并参考图1至7。
请参考图1及图2，其中图1是依本发明双接触孔蚀刻停止层工艺CMOS元件的实施例布局的一部分的平面视图。图2是图1分别沿I-I’、II-II’以及III-III’方向的横截面视图。如图1及图2所示，其提供了半导体基板(semiconductorsubstrate)1。半导体基板1可以是硅(silicon)基板、应变半导体(strainedsemiconductor)基板、化合物半导体(compound semiconductor)基板、硅晶绝缘体(silicon-on-insulator，SOI)基板或其它适合的半导体基板。半导体基板1包括P阱区(P well region)10与N阱区(N well region)12。半导体基板1也提供了浅沟槽(shallow trench isolation，STI)区14以使主动区(active area)100与邻近的主动区120绝缘。
P阱区10与N阱区12之间的阱边界(well boundary)16位于浅沟槽区14之下。通常，阱边界16位于主动区100与主动区120之间的浅沟槽区14的中点。P阱区10与N阱区12可由现有的方法形成，例如，在掩膜工艺(maskingprocess)后进行离子注入(ion implantation)与激活式退火(activation annealing)。
NMOS元件20与PMOS元件22分别在主动区100与主动区120上形成。NMOS元件20与PMOS元件22可由现有的方法形成。NMOS元件20所包括的栅极结构(gate structure)包括栅极介电层(gate dielectric layer)202以及栅极电极(gate electrode)部204。PMOS元件22所包括的栅极结构包括栅极介电层222以及栅极电极部224。其中，栅极电极部204与224可包括多晶硅(polysilicon)以及硅化物(silicide)。栅极介电层202与222可由氧化硅(siliconoxide)、氮氧化硅(silicon oxy-nitride)、氮化硅(silicon nitride)、微氮氧化硅(nitrogen doped silicon oxide)、高介电常数电介质(high-K dielectric)或其任意组合构成。其中，高介电常数电介质可包括金属氧化物(metal oxide)、金属硅酸盐(metal silicate)、金属氮化物(metal nitride)、过渡金属氧化物(transition metaloxide)、过渡金属硅酸盐(transition metal silicate)、金属铝酸盐(metal aluminates)、过渡金属氮化物(transition metal nitride)或其任意组合。
栅极介电层202与222可由本领域熟知的工艺形成，例如：热氧化(thermaloxidation)、氮化(nitridation)、溅射沉积(sputter deposition)或化学气相沉积(chemical vapor deposition，CVD)。栅极介电层202与222的厚度可为5至100埃(Angstroms)。栅极电极部204与224可由掺杂多晶硅(doped polysilicon)、多晶硅-锗(polysilicon-germanium)、金属、金属硅化物、金属氮化物或导电金属氧化物(conductive metal oxide)构成。在较佳实施例中，栅极电极由掺杂多晶硅构成。
由复合氧化物/氮化物(composite oxide/nitride)材料构成的间隔层(spacer)206及226是沿NMOS与PMOS栅极侧壁(sidewalls)的任意一边形成，其可通过沉积(depositing)一层或多层氧化硅、氮化硅及/或氮氧化硅并利用湿法或干法蚀刻(wet or dry etching)将一层或多层的一部分蚀刻掉而形成。为取得较佳效果，间隔层可包括首先形成的偏置衬板(offset liner—未画出)，例如，紧邻栅极结构的氧化物以使接下来形成的轻掺杂漏极(lightly doped drain，LDD)掺杂区与栅极结构隔开。
此外，在基板上形成离子注入源极/漏极(ion implanted source/drain)区208与228，例如，在形成间隔层206及226之后。在源极/漏极区208与228激活式退火前，可在其表面形成防护氧化层(protective oxide layer—未画出)，并在随后的金属硅化结构(salicide formation)工艺前将其移除。更进一步，可在源极/漏极区208与228以与栅极电极上部之上形成自我对准(self-aligned)硅化物或金属硅化物(未画出)。
请参考图1。根据本发明的实施例，NMOS元件20的栅极结构与PMOS元件22的栅极结构通过栅极连接部(connecting gate portion)300彼此电气连接，其中栅极连接部300位于浅沟槽区14之上以及主动区100与主动区120之间。根据本发明的实施例，栅极连接部300进一步包括横向扩充的(laterallyextending)接触区(contact region)302，其大致位于主动区100与主动区120之间的中点。连接插头(contact plug)304直接形成于接触区302之上，其尺寸为，例如，60纳米×60纳米(nanometers)。阱边界16通常从接触区302的下方穿过。应可理解，接触区302以及连接插头304在其它实施例中可被省略。
请参考图3。如图3所示，在NMOS及PMOS元件区之上形成伸张接触孔蚀刻停止层(tensile contact etch stop layer，T-CESL)30以分别覆盖NMOS元件20与PMOS元件22。较佳地，伸张接触孔蚀刻停止层30的伸张应力(tensilestress)介于500兆帕(MPa)至10千兆帕(GPa)之间，但并不限定于此。伸张接触孔蚀刻停止层30可由氧化硅、氮化硅、氮氧化硅或其任意组合构成，但通过等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)混频工艺形成的氮化硅效果较佳。
请参考图4。如图4所示，伸张接触孔蚀刻停止层30被遮蔽并通过现有方法从PMOS区蚀刻掉。例如，执行现有的光刻工艺(lithographic process)在伸张接触孔蚀刻停止层30之上形成图案化光阻层(patterned photoresist layer—未画出)。图案化光阻层覆盖NMOS区，但并未覆盖PMOS区。随后，执行干法蚀刻工艺将暴露的伸张接触孔蚀刻停止层30从PMOS区蚀刻掉。在干法蚀刻工艺之后，剩余的图案化光阻层也将被剥离。值得注意的是，伸张接触孔蚀刻停止层30的前沿(front edge)31紧靠主动区120并刻意未与阱边界16对准。此外，伸张接触孔蚀刻停止层30的前沿31并未与接触区302交叠。
请参考图5。如图所示，在NMOS及PMOS元件区之上形成压缩接触孔蚀刻停止层(compressive contact etch stop layer，C-CESL)40。压缩接触孔蚀刻停止层40叠于伸张接触孔蚀刻停止层30之上。压缩接触孔蚀刻停止层40可由氧化硅、氮化硅、氮氧化硅或其任意组合构成，但通过等离子体增强化学气相沉积工艺形成的氮化硅效果较佳。压缩接触孔蚀刻停止层40的较佳厚度介于300埃至800埃之间，而400埃及700埃则更佳。
请参考图6。如图所示，类似地，压缩接触孔蚀刻停止层40被遮蔽并通过现有方法从NMOS区蚀刻掉。例如，执行现有的光刻工艺在压缩接触孔蚀刻停止层40之上形成图案化光阻层(未画出)。图案化光阻层覆盖PMOS区，但并未覆盖NMOS区。随后，执行干法蚀刻工艺将暴露的压缩接触孔蚀刻停止层40从NMOS区蚀刻掉。随后，剩余的图案化光阻层也将被剥离。压缩接触孔蚀刻停止层40的一部分延伸至伸张接触孔蚀刻停止层30的上表面，以在伸张接触孔蚀刻停止层30与压缩接触孔蚀刻停止层40之间形成交叠边界(overlapped boundary)60。交叠边界60刻意未与阱边界16对准。
请参考图7并简要回顾图6。依本发明的实施例，交叠边界60位于紧靠主动区120的位置，以将伸张应力于横向引入PMOS区的沟道区。因此，PMOS区的驱动电流得到增强。在另一个实施例中，交叠边界60可与浅沟槽区14及主动区120间的边界70对准。较佳地，交叠边界60与边界70的间距S小于或等于间距W的1/4，其中间距W为主动区100与主动区120的间距。此外，如图7所示，由于交叠边界60刻意未与阱边界16对准且未与接触区302交叠，因此，接触孔(contact hole)制作中潜在的接触孔蚀刻问题就可以避免。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (19)
1.一种双接触孔蚀刻停止层工艺，包括：
提供基板，该基板具有第一元件区、第二元件区以及位于该第一元件区与该第二元件区之间的浅沟槽区；
在该基板上形成具有第一应力的第一应力诱发薄膜，该第一应力诱发薄膜未覆盖该第二元件区；以及
在该基板上形成具有第二应力的第二应力诱发薄膜，该第二应力诱发薄膜未覆盖该第一元件区，在该浅沟槽区之上形成该第一应力诱发薄膜与该第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠该第二元件区以将该第一应力于横向引入该第二元件区的沟道区。
2.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该浅沟槽区之下存在阱边界，该交叠边界未与该阱边界对准。
3.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该交叠边界与该浅沟槽区-该第二元件区边界的间距S小于或等于间距W的1/4，该间距W为该第一元件区与该第二元件区的间距。
4.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该第一元件区为NMOS元件区，而该第二元件区为PMOS元件区。
5.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力诱发薄膜为伸张接触孔蚀刻停止层。
6.如权利要求5所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。
7.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该第二应???力诱发薄膜为压缩接触孔蚀刻停止层。
8.如权利要求7所述的双接触孔蚀刻停止层工艺，其特征在于：该第二应力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。
9.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力为伸张应力。
10.如权利要求1所述的双接触孔蚀刻停止层工艺，其特征在于：该横向为沟道宽度方向。
11.一种双接触孔蚀刻停止层工艺，包括：
提供基板，该基板具有第一元件区、第二元件区以及位于该第一元件区与该第二元件区之间的浅沟槽区，其中栅极结构位于该第一元件区、该第二元件区以及该浅沟槽区，该栅极结构包括大致位于该第一元件区与该第二元件之间中点位置的接触区；
在该基板上形成具有第一应力的第一应力诱发薄膜，该第一应力诱发薄膜未覆盖该第二元件区；以及
在该基板上形成具有第二应力的第二应力诱发薄膜，该第二应力诱发薄膜未覆盖该第一元件区，在该浅沟槽区之上形成该第一应力诱发薄膜与该第二应力诱发薄膜之间的交叠边界，该交叠边界的位置紧靠该第二元件区但并未覆盖该接触区。
12.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该浅沟槽区之下存在阱边界，该交叠边界未与该阱边界对准。
13.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该交叠边界与该浅沟槽区-该第二元件区边界的间距S小于或等于间距W的1/4，该间距W为该第一元件区与该第二元件区的间距。
14.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该第一元件区为NMOS元件区，而该第二元件区为PMOS元件区。
15.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力诱发薄膜为伸张接触孔蚀刻停止层。
16.如权利要求15所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。
17.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该第二应力诱发薄膜为压缩接触孔蚀刻停止层。
18.如权利要求17所述的双接触孔蚀刻停止层工艺，其特征在于：该第二应力诱发薄膜由氧化硅、氮化硅、氮氧化硅或其任意组合构成。
19.如权利要求11所述的双接触孔蚀刻停止层工艺，其特征在于：该第一应力为伸张应力。
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