JP5202941B2 - 複数の狭区画レイアウトを用いたひずみデバイス及びその製造方法 - Google Patents

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Description

本発明の実施形態は、金属酸化膜半導体（ＭＯＳ）トランジスタ構造のチャネルに機械的に応力を加える技術に関し、より具体的には、より大きな駆動電流を発生するＮチャネルＭＯＳトランジスタに関する。
ＭＯＳトランジスタは、例えばプロセッサ及びメモリ等のデジタル集積回路コンポーネントの基本的な基礎的要素である。ＭＯＳトランジスタは、そのソース及びドレインの半導体領域とゲート電極とに金属配線が設けられた３端子デバイスとして記述されることが多い。これらの配線は、集積回路のパターン化された金属層の一部であり、層間誘電体で互いに絶縁される。ＭＯＳトランジスタは、スイッチとして用いられる場合、そのゲート電極に印加される電圧によってソース領域とドレイン領域との間の所謂チャネル領域を駆動電流が通電可能にされると“ターンオン”される。
ＭＯＳトランジスタのスイッチングを高速化する一手法は、チャネル領域の電荷キャリアの移動度及び速度が増大されるようにデバイスを設計することである。ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタのチャネル領域内の適切な種類の応力は、キャリア移動度及び速度を高め、その結果、トランジスタの駆動電流が増大されることが知られている。
窒化物のエッチング停止層を１番目の層間誘電体（ILO0とも呼ばれる）の下に形成し、エッチング停止層の下に直接的に位置するチャネルに応力を作り出すことによって、横方向の引張応力（“ひずみ（strain）”としても知られる）を得ることが可能である（非特許文献１参照）。キャリア移動度及び速度の増大による駆動電流の増大を実現するため、より高い特定の応力レベルを満たすような、より厚い窒化膜が使用される場合がある。しかしながら、より厚い窒化膜は製造上の困難さ、及び信頼性に関する問題を伴うことがある。
ＭＯＳトランジスタ内に引張応力を得るための他の技術は、緩和SiGeバッファ層上に形成されたシリコン基板にトランジスタ構造を構築するものである。バッファ層はその上のシリコン層を引っ張り、シリコン層に引張応力を誘起する。しかしながら、この構造は比較的複雑且つ高価な製造プロセスを必要とする。
Ito等、「Mechanical Stress Effect of Etch-Stop Nitride and Its Impact on Deep Submicron Transistor Design」、IEDM-2001、2001年、433-436頁
本発明は、複数の狭区画によるレイアウトを用いることにより性能を向上させたひずみデバイス及びその製造方法を提供することを目的とする。
本発明の実施形態について実施例を用いて示すが、図に限定するものではない。図面においては、似通った参照符号は似通った部分を示すものとする。本明細書における本発明の“一”実施形態への言及は、必ずしも同一の実施形態を参照しているわけではなく、少なくとも１つを意味する。
典型的な実施形態について具体的な構成及び技術を参照しながら説明する。本発明の範囲内にありながら様々な変形及び変更が為されることは当業者に認識されるところである。さらに、周知の要素、デバイス、部品、回路、処理工程等については、詳細には説明しないこととする。
本発明の典型的な実施形態は、例えばＮＭＯＳトランジスタ等の半導体デバイス内の引張応力（すなわち、ひずみ）を、Ｚ（デバイス幅）方向及びＹ（デバイス長）方向への引張応力の寄与を増大させることによって強める手法に関する。一実施形態において、窒化物エッチング停止層（ＮＥＳＬ）が引張誘起層として用いられる。
図１は典型的な半導体デバイス100（例えば、ＭＯＳトランジスタ）を例示している。図１は、デバイス100内に引張応力を作り出すために、引張応力誘起層が如何にして半導体デバイス100に組み込まれるかを例示している。デバイス100は基板102を含み、基板102はその内部に作成されたソース領域104及びドレイン領域106を有する。デバイス100は、例えばシリコン酸化物、酸化物-窒化物-酸化物、又は高誘電率（high-k）誘電体等の薄いゲート誘電体膜108によって基板102内のチャネル領域112から分離されたゲート電極110を含む。ゲート電極110は、典型的に、ゲート電極110の抵抗を最小化するように、ドープされたポリシリコンなどの半導体で形成されている。ゲート電極110の材料は金属でもよい。ソース領域104とドレイン領域106はゲート電極110の反対側に形成されている。ゲート電極110及びゲート誘電体膜108は一般にゲート積層体と呼ばれる。ゲート電極及びソース／ドレイン領域への抵抗を低減して接触を良好とするため、ゲート電極110、ソース104及びドレイン106領域にシリサイド（図示せず）が形成されてもよい。シリサイドは、例えばコバルト又はニッケル等の金属材料で形成されてもよい。一つの形態では、デバイス100はゲート電極110の各々の側面に形成されたスペーサ114を含む。例えばポリサイド製造プロセス等のある特定の例では、スペーサ114はゲート積層体が製造中にソース及び／又はドレイン金属コンタクトと短絡されないように保護するために用いられる。しかしながら、スペーサを用いない形態も正常に機能する場合もある。
図１では、引張応力をシリコンチャネル112に導入するため、例えば窒化物エッチング停止層116といった引張応力誘起層がデバイス100上に堆積されている。引張応力により電子移動度が増大され、それにより駆動電流及び回路性能が高められる。導入された応力は３つの成分に分割することが可能である。この３成分は、Dxxと参照され得るｘ方向（基板102に垂直な）成分、ｙ方向（電流方向）成分Dyy、及びｚ方向（デバイスの幅方向）成分Dzzである。
図２は図１に示されるデバイス100の上面図を例示している。明瞭化のため、窒化物エッチング停止層116は図示されていない。矢印は、基板102上に誘起された窒化物エッチング停止層の引っ張り方向を表している。
３成分のうち、Dxxは一般に小さく、調節し難い。また、Dzzは通常は弱い。なぜなら、窒化物エッチング停止層がアクティブなシリコンをＺ方向に引っ張ることが可能な領域はデバイスのまさに端部のみであるため、その効果は均一でなく、また、凹んだシャロートレンチ分離（ＳＴＩ）の段差高さ（ＳＴＩリセス）の形状に不連続性が存在する場合にのみ引っ張り動作が起こり得るからである。この理由のため、現在、この潜在的な応力成分は、効果的に制御も使用もされ得ないため、殆ど注意が払われていない。他方、応力の主成分であるDyyはトランジスタ性能を、引っ張りキャッピング層を使用しない同等のトランジスタに対して向上させることができるが、かなり大きなシリコン容積を伸ばすことになる引っ張り層の能力によって制限されてしまう。
本発明の実施形態はＮＭＯＳトランジスタの性能（例えば、Ioff固定での駆動電流が増大した）を、既存のひずみシリコンデバイスに対し、デバイスの幅に応じて更に約3％から10％向上させるものである。本発明の実施形態は、デバイス性能を向上させる（例えば、電流又は移動度を増大させる）ようにデバイス内の引張応力を強めることができた。明らかになるであろうように、本発明の実施形態は本質的に追加プロセスなしでＮＭＯＳトランジスタ性能を向上し得る。本発明の実施形態は、故に、将来技術又は将来のスケーリングのための魅力的な手法である。
一実施形態では、例えばＮＭＯＳトランジスタである半導体デバイス200は、並列配置された複数の狭区画を有するように作成される。この複数狭区画レイアウトは、デバイス200（図３）の頂部上に形成された引張応力誘起層によって、デバイス200に形成される引張応力を強めている。一実施形態では、引張応力誘起層は窒化物エッチング停止層である。他の一実施形態では、引張応力誘起層は、この層が形成されている基板に引張応力を誘起することが可能な絶縁膜である。引張応力誘起層は一実施形態においてシリコン基板上に形成される。また、引張応力誘起層は、単結晶シリコン、多結晶シリコン、シリコン・オン・インシュレータ、シリコン・オン・シリコンゲルマニウム、又はその他の好適な半導体基板を含む様々な種類の基板にも形成され得る。
図３はデバイス200の上面図を例示している。デバイス200は、引張応力誘起層に起因する引張応力を強める複数狭区画レイアウトを有するように構成されている。引張応力を強めることは、電流の移動度ひいてはデバイス性能を高めることになる。デバイス200はソース領域204及びドレイン領域206を有する基板202を含む。ソース領域204は、それが複数の分離された区画204a、204b及び204cを含むように分割されている。ドレイン領域206も同様に、それが複数の分離された区画206a、206b及び206cを含むように分割されている。デバイス200は、故に、複数狭区画レイアウトを備えるデバイスとして参照される。デバイス200に複数狭区画レイアウトを設けるため、ソース領域204及びドレイン領域206の各２つの分離された（且つ隣接する）区画間にシャロートレンチ分離（ＳＴＩ）領域210が形成される。図３に例示されるように、ソース領域204の２つのソース区画204aと204bとの間、及びドレイン領域206の２つのドレイン区画206aと206bとの間にＳＴＩ領域210aが形成される。同様に図３に例示されるように、ソース領域204の２つのソース区画204bと204cとの間、及びドレイン領域206の２つのドレイン区画206bと206cとの間にＳＴＩ領域210bが形成される。また、デバイス200は基板202上に形成されたゲート積層体208を含む。ゲート積層体208はソース領域204とドレイン領域206との間に形成されている。引張応力誘起層212（図４）が基板202上に形成されている。引張応力誘起層212は、ＳＴＩ領域210、ソース領域204、ドレイン領域206、及びゲート積層体208を覆っている。上述のように、引張応力誘起層212は基板内に引張応力を生じさせることが可能な絶縁体である。そのような引張応力誘起層の一例に窒化物エッチング停止層がある。引張誘起層212は約25nmから約150nmの範囲の厚さを有し得る。一実施形態では、引張誘起層212は、約200MPaから約300MPaの間の応力値を基板202に与える。
図３は、窒化物エッチング停止層212によって誘起された引張応力を受ける基板202上の領域の上面図を例示している。理解されるように、窒化物エッチング停止層212はより大きな表面積の側面及び部分でその引っ張り動作を行い、基板202内に生成される引張応力を強めることが可能である。基板202に複数の狭区画（204a乃至204c及び206a乃至206c）を有することにより、窒化物エッチング停止層の引っ張り動作が増大されるとともに、応力全体に寄与しデバイス性能を向上させる引張応力のDyy及びDzz成分が強められる。
図４は、デバイス200のドレイン領域206の（図３の直線a-bに沿った）断面図を例示している。ＳＴＩ領域210a及び210bが凹所に置かれて、すなわち、基板202の表面又はドレイン区画206a乃至206cの表面の少し下方に表面を有して示されている。凹所に置かれたＳＴＩ領域210a及び210bを有することにより、基板を引っ張る応力を持ち込む引張応力誘起層212に基板内のさらに多くの側面又は開口部が提供される。ＳＴＩ領域210a及び210bが凹所に置かれ得るのは、ＳＴＩ領域内の材料の一部が製造プロセス中、例えば基板202の表面洗浄中、にエッチング除去されるためである。一実施形態では、ドレイン区画206a乃至206cは合計で、複数狭区画レイアウトを有さないデバイス100と同一の全実効幅Zを有する。例えば、図２に示されるように、デバイス100は全実効幅Zを有する。ここで、Z1が区画206aの幅を表し、Z2が区画206bの幅を表し、そしてZ3が区画206cの幅を表すとすると、ZはZ1+Z2+Z3に等しいと言うことができる。デバイス200は、こうして、ソース及びドレイン区画が合計で全実効幅Zを有するように構成され得る。
図５は、デバイス200のソース領域204の断面図を例示している。ソース領域204は先述のドレイン領域206と同様に構成されている。ソース領域204は、図５に示されるように、区画204a、204b及び204cの間にＳＴＩ領域210a及び210bを含んでいる。ＳＴＩ領域210a及び210bはまた凹所に置かれて、すなわち、基板202の表面又はソース区画204a乃至204cの表面の少し下方に表面を有して示されている。ＳＴＩ領域210a及び210bが凹所に置かれ得るのは、ＳＴＩ領域内の材料の一部が製造プロセス中、例えば基板202の表面洗浄中、にエッチング除去されるためである。一実施形態では、ソース区画204a乃至204cは合計で同一の全実効幅Zを有する。この全実効幅Z内に、区画204aが幅Z1を有し、区画204bが幅Z2を有し、そして区画206cが幅Z3を有する。
一実施形態では、窒化物エッチング停止層212は等方的（conformal）である。窒化物エッチング停止層212形状は基板202に形成された構造に従う。一実施形態では、ソース領域204の区画204a乃至204c、及びドレイン領域206の区画206a乃至206cの上にシリサイド層（図示せず）が形成される。この実施形態では、窒化物エッチング停止層212はシリサイド層上に形成される。
図６は、デバイス200のゲート積層体208の断面図を例示している。ゲート積層体は連続しており、ソース領域204及びドレイン領域206のように区画に分割されてはいない。窒化物エッチング停止層212がゲート積層体208上に形成されている。一実施形態では、ゲート積層体208上にシリサイド層（図示せず）が形成され、このような実施形態では、窒化物エッチング停止層212はシリサイド層上に形成される。
基板を複数の狭区画に分割することにより、引張応力誘起層の引っ張り動作が基板202内のより多くの側面で行われる。そして、より多くの応力が基板内に誘起されるほど、より高いキャリア又は電流の移動度が得られる。図７は、半導体デバイス（例えば、ＮＭＯＳ）用基板のソース／ドレイン領域における複数狭区画レイアウトの効果を例示している。この図は、トランジスタ上に形成された引張応力誘起層（例えば、窒化物エッチング停止層）を有する図１及び２に示されるような従来のトランジスタと、複数狭区画レイアウト、及びトランジスタ上に形成された引張応力誘起層を有する図３乃至５に示されるようなトランジスタとを比較したものである。一実施形態では、引張応力誘起層は等方的である。図７では、ｘ軸はデバイスのIoff電流を表し、ｙ軸はデバイスのIon電流を表している。図７は、一定のIoffでの駆動電流は複数狭区画レイアウトを備えるデバイスで高くなることを示している。理解されるように、特定の一定Ioffの下では、デバイスの通電電流は複数狭区画レイアウトを備えるデバイスの方が約9％高くなる。
図８は、図７で用いられた双方のトランジスタが類似又は同一の電圧でオンに切り替えられることを例示している。図８では、ｘ軸はデバイスのIoff電流を表し、ｙ軸はデバイスの閾値電圧（VT）を表している。この図に示されるように、特定の電圧（すなわち、閾値電圧）では、複数狭区画レイアウトを備えるトランジスタの方が高い電流移動度を有する。
図９は、複数狭区画レイアウト、及びトランジスタ上に形成された引張応力誘起層（例えば、窒化物エッチングストップ層等）を有するＮＭＯＳトランジスタの典型的な製造方法を例示している。ブロック902にて基板が設けられる。基板はソース及びドレインの領域を有し得る。基板はシリコンウェハ、単結晶シリコン基板、多結晶シリコン基板、シリコンゲルマニウム表面に形成されたシリコンを有する基板、シリコン・オン・インシュレータ基板、又はその他の好適な半導体基板とし得る。
ブロック904にて、複数狭区画レイアウトを備えるデバイスを形成するソース領域の２つの区画間及びドレイン領域の２つの区画間のシャロートレンチ分離（ＳＴＩ）領域が作り出される。図３及び４に示されるように、ソース領域及びドレイン領域の各々には２つより多い区画が存在し得る。あるデバイスを他のデバイスから分離するためのＳＴＩ領域も基板に作り出され得る。ソース領域の区画間及びドレイン領域の区画間のＳＴＩ領域は、引張応力誘起層が引っ張る基板領域及び側面を増大させるように形成され、その結果、基板内の引張応力が強められる。ＳＴＩ領域を作り出す方法は技術的に既知である。
ブロック906にて、基板にゲート積層体が形成される。ゲート積層体は、おおよそソース領域とドレイン領域との間に形成される。ゲート積層体を形成するため、基板に誘電体層が形成される。ゲート積層体を作り出す方法は技術的に既知である。
ブロック908にて、ソース領域及びドレイン領域を作り出すため基板が注入（インプラント）される。一部の実施形態では、ゲート積層体の各側面にスペーサが形成されてもよい。ブロック910にて、ソース領域の全区画、ドレイン領域の全区画、及びゲート積層体を含む基板上に引張応力誘起層が形成される。引張応力誘起層は、故に、ゲート積層体、ソース領域、ドレイン領域及びスペーサを覆う。また、引張応力誘起層は等方的である。引張応力誘起層は化学気相堆積又は他の好適技術を用いて形成可能である。引張応力誘起層は基板内に引張応力を生じさせることが可能な絶縁体で作られる。このような引張応力誘起層の一例は窒化物エッチング停止層である。引張応力誘起層は、その下にある半導体（基板）を引っ張ることが可能なその他のひずみ絶縁膜としてもよい。加えて、例えば、引張応力誘起層内にゲート積層体、ソース領域及びドレイン領域とのコンタクトのためのビアが作り出されるとき、選択性エッチングを可能にするため、引張応力誘起層はＳＴＩ領域の形成に用いられた材料とは異なるエッチング速度を有する材料で作られる。
一部の実施形態では、ソース及びドレイン領域並びにゲート積層体とのコンタクトを良好とするため、ソース及びドレイン領域並びにゲート積層体上にシリサイド層が形成される。このような実施形態では、先述のとおり、引張応力誘起層はシリサイド層上及び基板上に形成される。
例えば相補形ＭＯＳプロセスフロー等の、一部の場合では、このＮＭＯＳ構造と同一集積回路ダイ又は同一半導体ウェハ内のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタのソース及び／又はドレインになる半導体領域は、引張応力誘起層の形成に先立って好適な層で覆われてもよい。この層は、引張応力誘起層によってＰＭＯＳトランジスタ構造のチャネル内に引張応力が誘起されるのを防止する助けとなるように設計される。なぜなら、このトランジスタ構造においては、引張応力は一層高いキャリア移動度及び速度を促進しない場合があるからである。
ブロック912にて、ソース、ドレイン及びゲート領域へのコンタクトが取られ得るように、引張応力誘起層内にコンタクトビアが作り出される。引張応力誘起層の頂部、及びビア内にソース、ドレイン及びゲート領域に到達するように、導電性の導線（例えば、金属）が形成される。
本発明の実施形態は、半導体基板内に引張応力又はひずみを作り出すその他の方法とともに用いられ得る。例えば、シリコン材料に引張応力又はひずみを作り出すことによってキャリア移動度を高める方法には、シリコンゲルマニウム基板上にシリコン層を形成する方法がある。シリコンゲルマニウム格子は一般に、格子内に大きいゲルマニウム原子が存在する結果、純粋シリコンの格子より間隔が広く空いている。シリコン格子の原子はより広く広がったシリコンゲルマニウム格子と整列するため、シリコン層に引張応力が作り出されるのである。シリコン原子は本質的に互いに離れる方向に引っ張られる。シリコンゲルマニウム基板上へのシリコン成長と併せ、基板は多数の区画に分割されること、及びＳＴＩ領域が各２つの区画間に作り出されることが可能である。そして、引張応力誘起層が先述のように基板上に形成される。引張応力誘起層の厚さは、特定の引張応力値が得られるように制御可能である。従って、本発明の実施形態は、単独で、あるいは既存の方法と組み合わせて、半導体基板内にひずみを作り出す方法として使用可能である。
幾つかの実施形態に関して本発明を述べてきたが、本発明は記載された実施形態に限定されるものではないことは当業者に認識されるところである。本発明に係る方法及びデバイスは、添付の請求項の意図及び範囲内で変更及び代替とともに実施され得る。従って、ここでの記載は限定的なものではなく例示的なものと見なされるべきである。
典型的な実施形態の開示を受けて、添付の請求項によって定められる本発明の意図及び範囲内にありながら、開示された実施形態に変更及び変形が為され得る。
従来のＭＯＳトランジスタ構造の例を示す図である。 ＭＯＳトランジスタ上に形成された引張応力誘起層に起因する引張応力方向を指し示すＭＯＳトランジスタ例の上面図である。 並列配置された複数の狭区画、及びＭＯＳトランジスタ上に形成された引張応力誘起層に起因する引張応力方向を有するＭＯＳトランジスタ例の上面図である。 ＭＯＳトランジスタのドレイン領域上に形成された引張応力誘起層を有する図３に示されるＭＯＳトランジスタを例示する断面図である。 ＭＯＳトランジスタのソース領域上に形成された引張応力誘起層を有する図３に示されるＭＯＳトランジスタを例示する断面図である。 ＭＯＳトランジスタのゲート上に形成された引張応力誘起層を有する図３に示されるＭＯＳトランジスタを例示する断面図である。 窒化物エッチング停止層がその上に形成されたＭＯＳトランジスタにおける複数の狭区画レイアウトに起因するIon及びIoff電流効果を例示する図である。 窒化物エッチング停止層がその上に形成されたＭＯＳトランジスタにおける複数の狭区画レイアウトに起因するIon及びIoff電流効果を例示する図である。 本発明の実施形態に従ったＮＭＯＳトランジスタを形成するプロセス例を示す図である。

Claims (20)

  1. ソース領域及びドレイン領域を有する基板を設ける工程であり、該ソース領域及び該ドレイン領域の各々が複数の分離された区画を含む、工程；
    前記ソース領域の各２つの分離された区画間及び前記ドレイン領域の各２つの分離された区画間にＳＴＩ領域を作り出す工程であり、該ＳＴＩ領域は前記ソース領域の頂面及び前記ドレイン領域の頂面より下方に頂面を有する、工程；
    前記基板上で前記ソース領域と前記ドレイン領域との間に１つのゲート積層体を形成する工程；
    前記ＳＴＩ領域を形成した後に、前記ソース領域及び前記ドレイン領域内にそれぞれソース及びドレインを作り出すために前記基板に注入する工程；及び
    前記基板上に引張応力誘起層を形成する工程であり、該引張応力誘起層は、前記ＳＴＩ領域、前記ソース領域及び前記ドレイン領域の直上に形成される、工程；
    を有する半導体デバイスの製造方法。
  2. 前記基板上に前記引張応力誘起層を形成する工程に先立って、前記ソース領域、前記ドレイン領域及び前記ゲート積層体上にシリサイド層を形成する工程；
    をさらに有する請求項１に記載の製造方法。
  3. 前記ゲート積層体は、ゲート誘電体膜上に形成されたゲート電極層を含む、請求項１に記載の製造方法。
  4. 前記ソース領域、前記ドレイン領域及び前記ゲート積層体へのコンタクトを作り出す工程；
    をさらに有する請求項１に記載の製造方法。
  5. 前記引張応力誘起層は窒化物エッチング停止層である、請求項１に記載の製造方法。
  6. 前記引張応力誘起層は前記基板のチャネル領域に引張応力を導入する、請求項１に記載の製造方法。
  7. 前記基板は、シリコンを有する基板、単結晶シリコン基板、ゲルマニウムシリコン基板及びシリコン・オン・インシュレータ基板の何れかである、請求項１に記載の製造方法。
  8. 前記引張応力誘起層が約25nmと約150nmとの間の厚さに到達するまで、前記基板上に前記引張応力誘起層を形成する工程を継続することをさらに有する請求項１に記載の製造方法。
  9. 前記引張応力誘起層は、前記基板に約200MPaと約300MPaとの間の範囲の引張応力を導入する、請求項１に記載の製造方法。
  10. 前記引張応力誘起層の形状が前記基板の露出表面に従う、請求項１に記載の製造方法。
  11. ソース領域及びドレイン領域を有する基板であり、該ソース領域及び該ドレイン領域の各々が複数の分離された区画を含む、基板；
    前記ソース領域の各２つの分離された区画間及び前記ドレイン領域の各２つの分離された区画間に形成されたＳＴＩ領域であり、前記ソース領域の頂面及び前記ドレイン領域の頂面より下方に頂面を有するＳＴＩ領域；
    前記基板上で前記ソース領域と前記ドレイン領域との間に形成された１つのゲート積層体；及び
    前記基板上に形成された、前記ＳＴＩ領域、前記ソース領域及び前記ドレイン領域の直上の引張応力誘起層；
    を有する半導体デバイス。
  12. 前記ソース領域、前記ドレイン領域及び前記ゲート積層体上に形成されたシリサイド層であり、前記基板上に形成された前記引張応力誘起層が該シリサイド層上に形成されている、シリサイド層；
    をさらに有する請求項１１に記載の半導体デバイス。
  13. 前記ゲート積層体はゲート電極層及びゲート誘電体膜を含む、請求項１１に記載の半導体デバイス。
  14. 前記ソース領域、前記ドレイン領域及び前記ゲート積層体に相互接続されたコンタクト；
    をさらに有する請求項１１に記載の半導体デバイス。
  15. 前記引張応力誘起層は窒化物エッチング停止層である、請求項１１に記載の半導体デバイス。
  16. 前記引張応力誘起層は前記基板のチャネル領域に引張応力を導入している、請求項１１に記載の半導体デバイス。
  17. 前記基板は、シリコンを有する基板、単結晶シリコン基板、ゲルマニウムシリコン基板及びシリコン・オン・インシュレータ基板の何れかである、請求項１１に記載の半導体デバイス。
  18. 前記引張応力誘起層は約25nmと約150nmとの間の厚さを有する、請求項１１に記載の半導体デバイス。
  19. 前記引張応力誘起層は、前記基板に約200MPaと約300MPaとの間の範囲の引張応力を導入している、請求項１１に記載の半導体デバイス。
  20. 前記引張応力誘起層は等方的な層である、請求項１１に記載の半導体デバイス。
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