CN1957475B - 通过利用多个窄部分布局增强应变器件性能 - Google Patents

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Abstract

一种具有高张应力的半导体器件。该半导体器件包括具有源区和漏区的衬底。源区和漏区中的每一个分别包括多个分开的源极部分和漏极部分。在源区的两个分开的源极部分之间以及在漏区的两个分开的漏极部分之间形成浅沟槽隔离(STI)区域。在衬底上形成栅堆叠。在衬底上形成张力引发层。张力引发层覆盖STI区域、源区、漏区、和栅堆叠。张力引发层是能够在衬底中引起张应力的绝缘物。

Description

通过利用多个窄部分布局增强应变器件性能
技术领域
本发明的实施例涉及用于机械地给金属氧化物半导体(MOS)晶体管结构的沟道加应力的技术，更具体地，涉及N沟道MOS晶体管，以产生增强的驱动电流。
背景技术
MOS晶体管是数字、集成电路部件例如处理器和存储器的基本构件块。通常将MOS晶体管描述为具有提供至它的源极和漏极半导体区和它的栅电极的金属线的三端器件。这些线是集成电路管芯的图案化金属层的一部分并经层间电介质彼此绝缘。当用作开关时，当经施加到它的栅电极的电压启动它的源和漏区之间的所谓的沟道区中的其驱动电流时，MOS晶体管“导通”。
获得MOS晶体管的更快切换的一种方法是设计该器件以便增加沟道区中的载荷子的迁移率和速率。众所周知n沟道金属氧化物半导体(NMOS)晶体管的沟道区中的适当类型的应力可以提高载流子迁移率和速率，其引起用于晶体管的驱动电流增加。
通过在层间电介质的第一层(也称为ILDO)下面形成氮化物刻蚀停止层以在直接位于刻蚀停止层下面的沟道中产生应力可以获得横向方向上的张应力(又称“应变”)。参见Ito等人，″Mechanical StressEffect of Etch-Stop Nitride and Its Impact on Deep SubmicronTransistor Design″，IEDM-2001，第433-436页。为了通过增加的载流子迁移率和速率来获得增加的驱动电流，可以使用较厚的氮化物层以满足较高的、特定的应力水平。然而，较厚的氮化物层会存在制造困难以及可靠性问题。
在MOS晶体管中获得张应力的另一技术是在已经生长在松弛的SiGe缓冲层的上面的硅衬底中构建晶体管结构。该缓冲层在它之上牵引硅层，以引起硅层中的张应力。然而，该结构可能需要相对复杂且昂贵的制造工艺。
附图说明
在附图的图中借助实例而不是借助限制来说明本发明的实施例，其中类似的参考标记表示类似的元件。通过参照下列说明和用于说明本发明实施例的附图可以最好地理解本发明。应当注意，在本公开中对本发明的“一个”实施例的引用不必是相同的实施例，并且它们指的是至少一个。在附图中：
图1示出常规MOS晶体管结构的实例；
图2示出指出由形成在MOS晶体管上方的张应力引发层所引起的张应力的方向的MOS晶体管的实例的顶视图；
图3示出在平行布局和由形成在MOS晶体管上方的张应力引发层引起的张应力的方向上具有多个窄部分的MOS晶体管的实例的顶视图；
图4示出具有形成在MOS晶体管的漏区上方的张应力引发层的图3示出的MOS晶体管的截面图；
图5示出具有形成在MOS晶体管的源区上方的张应力引发层的图3示出的MOS晶体管的截面图；
图6示出具有形成在MOS晶体管的栅极上方的张应力引发层的图3示出的MOS晶体管的截面图；
图7-8示出由在具有形成在MOS晶体管上方的氮化物刻蚀停止层的MOS晶体管中的多个窄部分布局引起的Ion和Ioff电流效应；和
图9示出根据本发明的实施例形成NMOS晶体管的示范性工艺。
具体实施方式
参照具体的结构和技术描述示范性实施例。本领域的普通技术人员将理解进行的各种变化和修改同时保持在所附权利要求的范围之内。另外，没有详细地阐述众所周知的元件、器件、部件、电路、工艺步骤等。
本发明的示范性实施例涉及通过在Z方向(器件宽度)上和在Y方向(器件长度)上增加张应力贡献来在半导体器件例如NMOS晶体管中增强张应力(或者应变)的方法。在一个实施例中，氮化物刻蚀停止层(NESL)用作张力引发层。
图1示出示范性半导体器件100(例如，MOS晶体管)。图1示出将张应力引发层如何并入半导体器件100中以在器件100中产生张应力。器件100包括具有产生在其中的源区104和漏区106的衬底102。器件100包括通过诸如氧化硅、氧化物-氮化物-氧化物、或者高K电介质之类的薄栅介电层108与衬底102内的沟道区112分开的栅电极110。栅电极110一般由掺杂的半导体材料例如多晶硅形成以使栅电极110的电阻最小。栅电极110的材料还可以是金属。源区104和漏区106形成在栅电极110的相对侧上。栅电极110和栅介电层108一般被称为栅堆叠。硅化物可以形成(未示出)在栅电极110、源区104和漏区106上，以通过降低栅电极和源/漏区的电阻来改善接触。硅化物可以由金属材料例如钴或者镍形成。在一个实施例中，器件100包括形成在栅电极110的每个侧上的隔离物114。在特定实施例中，例如多晶硅-金属硅化物(polycide)制造工艺，使用隔离物114保护栅堆叠在制造期间不与源极和/或漏极金属接触短路。然而，没有隔离物的实施例也可以起作用。
在图1中，张应力引发层例如氮化物刻蚀停止层116沉积在器件100上方以在硅沟道112中引入张应力。张应力提高了电子迁移率并又增加了驱动电流和电路性能。可以将引入的应力分为三个分量，一个沿着x方向(垂直于衬底102)，其可以称为Dxx，一个沿着y方向(电流流动方向)Dyy以及一个沿着z方向(器件宽度方向)Dzz。
图2示出图1中示出的器件100的顶视图。为了清楚起见没有示出氮化物刻蚀停止层116。箭头指示在衬底102引起的氮化物刻蚀停止牵引方向。
这三个分量中，Dxx通常小并难以调节，Dzz通常弱，因为仅氮化物刻蚀停止层可以在Z方向上牵引有源硅的区域位于器件的恰好边缘处，使得它的效应不均匀并且只有当以负浅沟槽隔离(STI)台阶高度(STI凹进)的形式存在不连续性时才可以发生牵引作用。通常由于这个原因，很少注意该潜在的应力分量，因为它不能被有效地控制和利用。另一方面，作为应力的主要分量的Dyy能够相对于等效晶体管增强晶体管性能，其不使用张力盖层但受张力层的能力的限制，以伸展相对大体积的硅。
取决于器件宽度，本发明的实施例将已增强的应变硅器件上的NMOS性能(例如，在固定的Ioff增加的驱动电流)提高了大约3～10％。本发明的实施例增强了器件中的张应力以提高器件性能(例如，增加电流流动或者迁移率)。很明显，本发明的实施例基本上不用另外的工艺就能够提高NMOS性能。因而本发明的实施例使它们成为用于未来技术或者缩放比例的很吸引人的方法。
在一个实施例中，形成半导体器件200例如NMOS晶体管以在平行布局中具有多个窄部分。该多个窄部分布局通过形成在器件200的顶部上面的张应力引发层增强了形成在器件200中的张应力(图3)。在一个实施例中，张应力引发层是氮化物刻蚀停止层。在另一个实施例中，张应力引发层是能够对衬底引起张应力的绝缘膜，其上形成张应力引发层。在一个实施例中张应力引发层形成在硅衬底上。张应力引发层还可以形成在各种类型的衬底上，包括单晶硅、多晶硅、绝缘体上硅、硅-锗上硅、或者其他适当的半导体衬底。
图3示出器件200的顶视图。配置器件200以便它具有多个窄部分布局以增强由张应力引发层引起的张应力。增强张应力将增强电流迁移率及由此的器件性能。器件200包括具有源区204和漏区206的衬底202。划分源区204以便源区204包括多个分离部分204a、204b、和204c。也划分漏区206以便漏区206包括多个分离部分206a、206b、和206c。因而将器件200称为具有具有多个窄部分布局的器件。为了给器件200提供该多个窄部分布局，在源区204和漏区206的每两个分离(和邻近)部分之间形成浅沟槽隔离(STI)。如图3所示，在源区204的两个源极部分204a和204b以及漏区206的两个漏极部分206a和206b之间形成STI区域210a。还如图3所示，在源区204的两个源极部分204b和204c以及漏区206的两个漏极部分206b和206c之间形成STI区域210b。器件200还包括形成在衬底202上的栅堆叠208。栅堆叠208形成在源区204和漏区206之间。在衬底202上方形成张应力引发层212(图4)。张应力引发层212覆盖STI区域210、源区204、漏区206、和栅堆叠208。如上所述，张应力引发层212是能够在衬底内引起张应力的绝缘材料。这种张应力引发层的实例包括氮化物刻蚀停止层。张力引发层212可以具有范围从大约25nm到大约150nm的厚度。在一个实施例中，张力引发层212将大约200兆帕斯卡至大约300兆帕斯卡之间的应力值(总应力值)给予衬底201。
图3示出得到由氮化物刻蚀停止层212引起的张应力的衬底202上的区域的顶视图。如可以看到的，氮化物刻蚀停止层212可以在更多的表面区域侧和衬底202内的部分上执行它的牵引作用，以增强产生在衬底202内的张应力。在衬底202内具有多个窄部分(204a-204c和206a-206c)提高了氮化物刻蚀停止层212的牵引作用以及增强了张应力的Dyy和Dzz分量以有助于总应力并增强器件性能。
图4示出器件200的漏区206的截面图(沿图3的线a-b)。STI区域210a-210b被示为凹进的，或者具有稍微低于衬底202的表面或者漏极部分206a-206c的表面的表面。具有凹进的STI区域210a-210b在衬底202内为张应力引发层212提供更多的侧或者开口区以在衬底202内引入应力牵引。STI区域210a-210b可以是凹进的，因为在制造工艺期间，例如清洗衬底202的表面，刻蚀掉了STI区域中的一些材料。在一个实施例中，漏极部分206a-206c全部具有与不具有多个窄部分布局的器件100相同的总有效宽度Z。例如，如图2所示，器件100具有总有效宽度Z。Z可以被说成是等于Z1+Z2+Z3，其中Z1表示部分206a的宽度，Z2表示部分206b的宽度，以及Z3表示部分206c的宽度。因而，可以配置器件200以便源极和漏极部分大体上具有总有效宽度Z。
图5示出器件200的源区204的截面图。类似于前面描述的漏区206来配置源区204。源区204包括如图5所示的在部分204a、204b、和204c之间的STI区域210a-210b。STI区域210a-210b也被示为凹进的或者具有稍微低于衬底202的表面或者源极部分204a-204c的表面的表面。STI区域210a-210b可以是凹进的，因为在制造工艺期间，例如清洗衬底202的表面，刻蚀掉了STI区域中的一些材料。在一个实施例中，漏极部分204a-204c全部具有相同的总有效宽度Z，其中部分204a具有宽度Z1，部分204b具有宽度Z2，以及部分204c具有宽度Z3。
在一个实施例中，氮化物刻蚀停止层212是共形的。氮化物刻蚀台阶层21与形成在衬底202上的结构共形。在一个实施例中，硅化物层(未示出)形成在源区204的部分204a-204c和漏区206的部分206a-206c上方。在该实施例中，氮化物刻蚀台阶层212形成在硅化物层上方。
图6示出器件200的栅堆叠208的截面图。栅堆叠是连续的并且没有类似源区204和漏区206那样分成各部分。氮化物刻蚀停止层212形成在栅堆叠208上方。在一个实施例中，硅化物层(未示出)形成在栅堆叠208上方，并且在这个实施例中，氮化物刻蚀停止层212形成在硅化物层上方。
将衬底划分为多个窄部分在衬底202内提供更多的侧，用于张应力引发层的牵引作用。以及，在衬底内引起的更多应力导致更高的载流子或者电流迁移率。图7示出在用于半导体器件(例如，NMOS)的衬底的源/漏区中的多个窄部分布局的效应。该图将如图1-2所示具有形成在晶体管上方的张应力引发层(例如，氮化物刻蚀停止层)的常规晶体管与如图3-5所示具有多个窄部分布局和形成在晶体管上方的张应力引发层的晶体管相比较。在一个实施例中，张应力引发层是共形的。在图7中，x轴指示器件的Ioff电流，y轴指示器件的Ion电流。图7示出对于具有多个窄部分布局的器件在固定的Ioff的驱动电流较高。如可以看到的，在特定固定的Ioff，对于具有多个窄部分布局的器件，流过器件的电流高大约9％。
图8示出用于图7的两个晶体管在相似或者相同的电压下导通。在图8中，x轴指示器件的Ioff电流，y轴指示器件的阈值电压(VT)。如该图所示，在特定电压处，(或者阈值电压)，具有多个窄部分布局的晶体管具有更高的电流迁移率。
图9示出制造具有多个窄部分布局和形成在晶体管上方的张应力引发层(例如氮化物刻蚀停止层)的NMOS晶体管的示范性方法。在方块902处，提供衬底。该衬底可以具有用于源和漏的区域。该衬底可以是硅晶片、单晶硅衬底、多晶硅衬底、具有形成在硅一锗表面上的硅的衬底、绝缘体上硅衬底、或者其他适当的半导体衬底。
在方块904处，在源区的两个部分之间以及在漏区的两个部分之间建立浅沟槽隔离(STI)区域，形成具有多个窄部分布局的器件。对于如图3-4所示的源区和漏区中的每一个可以存在多于两个的部分。也可以在衬底内建立STI区域以将一个器件与另一个隔离。在源区的部分之间以及在漏区的部分之间形成STI区域以增强和增加用于张应力引发层牵引的衬底内的区域和侧以增强衬底内的张应力。建立STI区域的方法在本领域中是已知的。
在方块906处，在衬底上形成栅堆叠.栅堆叠大约形成在源和漏区之间.为了形成栅堆叠，在衬底上形成介电层.然后在介电层上形成栅电极.建立栅堆叠的方法在本领域中是已知的.
在方块908处，对衬底进行注入以形成源区和漏区。在一些实施例中，可以在栅堆叠的每个侧上形成隔离物。在方块910处，在包括源区的所有部分、漏区的所有部分的衬底以及栅堆叠的上方形成张应力引发层。因而张应力引发层覆盖栅堆叠、源区、漏区、和隔离物。张应力引发层也是共形的。可以使用化学汽相沉积或者其他适当的技术形成张应力引发层。张应力引发层由能够在衬底内引起张应力的绝缘材料形成。这种张应力引发层的实例是氮化物刻蚀停止层。张应力引发层可以是能够牵引其上形成它的半导体材料(衬底)的其他应变绝缘膜。另外，张应力引发层由具有与用于制造STI区域的材料不同的刻蚀速率以允许选择性刻蚀的材料形成，例如，当在张应力引发层中建立通孔用于至栅堆叠、源区、和漏区的接触时。
在一些实施例中，在源区和漏区以及栅堆叠上方形成硅化物层以改善至源区和漏区以及栅堆叠的接触。在这些实施例中，在硅化物层上方和如上所述在衬底上方形成张应力引发层。
在一些情况下，例如在互补型MOS工艺流程中，在形成张应力引发层之前可以用适当的层覆盖在相同的集成电路管芯中或者在用于NMOS结构的相同的半导体晶片中将成为p沟道MOS(PMOS)晶体管的源极和/或漏极的半导体材料的区域。设计该层以帮助避免通过张应力引发层在PMOS晶体管结构的沟道中引起张应力，因为在这些晶体管结构中张应力可能不会促进更高的载流子迁移率和速率。
在方块912处，在张应力引发层中建立接触通孔以允许形成至源区、漏区、和栅区的接触。导电迹线(例如，金属化)可以形成在张应力引发层的顶部上以及通孔中以到达源区、漏区、和栅区。
本发明的实施例可以与在半导体衬底中产生张应力或者应变的其他方法结合使用。例如，通过在硅材料中产生张力应变或者应力来增强载流子迁移率的方法包括在硅锗衬底上形成硅层。由于在晶格中存在更大的锗原子，因此硅锗晶格通常比纯硅晶格间隔更宽。因为硅晶格的原子与更宽扩展的硅锗晶格对准，因此在硅层中产生张力应变。硅原子基本上彼此拉开。结合生长在硅锗衬底上的硅，可以将衬底分为多个部分，并且可以在每两个部分之间建立STI区域。然后如上所述在衬底上方形成张应力引发层。可以控制张应力引发层的厚度以便可以获得特定的张应力值。因而本发明的实施例可以单独地或者与现有方法结合地用作在半导体衬底中产生应变的方法。
尽管依据几个实施例描述了本发明，但是本领域的普通技术人员将认识到本发明不局限于所描述的实施例。而是在所附权利要求的精神和范围内本发明的方法和装置可以用修改和变型来实施。因而本说明被认为是说明性的而不是限制。
已经公开了示范性实施例，在保持在由所附权利要求限定的本发明的精神和范围内的同时，可以对所公开的实施例进行修改和变型。

Claims (37)

1.一种制造半导体器件的方法，包括：
提供具有源区和漏区的衬底，源区和漏区中的每一个包括多个部分；
在源区的每两个部分之间以及在漏区的部分之间建立浅沟槽隔离STI区域；
在衬底上形成栅堆叠；
对衬底进行注入以形成源区和漏区；以及
在衬底上方形成张应力引发层，该张应力引发层覆盖STI区域、源区、漏区和栅堆叠。
2.如权利要求1的方法，还包括：
在衬底上方形成张应力引发层之前，在源区、漏区和栅堆叠上方形成硅化物层。
3.如权利要求1的方法，其中栅堆叠包括形成在栅介电层上的栅电极层。
4.如权利要求1的方法，还包括：
形成至源区、漏区和栅堆叠的接触。
5.如权利要求1的方法，其中STI区域具有在衬底表面下面的表面。
6.如权利要求1的方法，其中张应力引发层是氮化物刻蚀停止层。
7.如权利要求1的方法，其中张应力引发层在衬底中的沟道区中引入张应力。
8.如权利要求1的方法，其中衬底是包括硅的衬底。
9.如权利要求1的方法，其中衬底是单晶硅衬底、锗硅衬底和绝缘体上硅衬底中的一种。
10.如权利要求1的方法，还包括在衬底上方继续形成张应力引发层直到该张应力引发层达到25nm和150nm之间的厚度。
11.如权利要求1的方法，其中张应力引发层在衬底中引入范围在200兆帕斯卡和300兆帕斯卡之间的张应力。
12.如权利要求1的方法，其中张应力引发层与衬底上的暴露表面共形。
13.一种在硅衬底中产生张应力的方法，包括：
提供衬底；
在衬底的部分之间建立浅沟槽隔离STI区域；
在所述衬底中形成半导体器件的源区和漏区，其中选自衬底的部分的至少两个部分形成半导体器件的源区和漏区；以及
在衬底上方形成张力引发层，该张力引发层是能够在衬底中引起张应力的绝缘材料。
14.如权利要求13的方法，进一步包括在每对源区和漏区之间形成栅堆叠，其中所述栅堆叠是连续的并且没有被分成各部分。
15.如权利要求13的方法，其中通过张力引发层引入到衬底中的张应力在衬底中形成半导体器件的沟道区。
16.如权利要求13的方法，还包括：
在衬底上形成栅堆叠；以及
在衬底中注入源极和漏极材料以形成源区和漏区；
其中在衬底上方、在栅堆叠上方以及在源区和漏区上方形成张力引发层。
17.如权利要求16的方法，其中栅堆叠包括栅电极层和栅介电层。
18.如权利要求16的方法，还包括：
建立至源区、漏区和栅堆叠的接触。
19.如权利要求13的方法，其中STI区域具有在衬底表面下面的表面。
20.如权利要求13的方法，其中张力引发层是氮化物刻蚀停止层。
21.如权利要求13的方法，其中衬底是包括硅的衬底。
22.如权利要求13的方法，其中衬底是单晶硅衬底、锗硅衬底和绝缘体上硅衬底中的一种。
23.如权利要求13的方法，还包括在衬底上方继续形成张力引发层直到该张力引发层具有25nm和150nm之间的厚度。
24.如权利要求13的方法，其中张力引发层在衬底中引入范围在200兆帕斯卡和300兆帕斯卡之间的张应力。
25.如权利要求13的方法，其中张力引发层与衬底上的暴露表面共形。
26.一种半导体器件，包括：
具有源区和漏区的衬底，源区和漏区中的每一个包括多个分开的部分，其中，在所述源区和漏区这两者中的所述多个分开的部分具有相同的导电类型，其中，所述源区中的所述多个分开的部分互连在一起，以及所述漏区中的所述多个分开的部分互连在一起；
在源区的每两个分开的部分之间以及在漏区的每两个分开的部分之间形成的浅沟槽隔离STI区域；
在衬底上形成的栅堆叠；和
在衬底上方形成的张应力引发层，该张应力引发层覆盖STI区域、源区和漏区。
27.如权利要求26的半导体器件，还包括：
形成在源区、漏区和栅堆叠上方的硅化物层，并且其中形成在衬底上方的张应力引发层形成在硅化物层上方。
28.如权利要求26的半导体器件，其中栅堆叠包括栅电极层和栅介电层。
29.如权利要求26的半导体器件，还包括：
互连至源区、漏区和栅堆叠的接触。
30.如权利要求26的半导体器件，其中STI区域具有在衬底表面下面的表面。
31.如权利要求26的半导体器件，其中张应力引发层是氮化物刻蚀停止层。
32.如权利要求26的半导体器件，其中张应力引发层在衬底中的沟道区中引入张应力。
33.如权利要求26的半导体器件，其中衬底是包括硅的衬底。
34.如权利要求26的半导体器件，其中衬底是单晶硅衬底、锗硅衬底和绝缘体上硅衬底中的一种。
35.如权利要求26的半导体器件，其中张应力引发层具有在25nm和150nm之间的厚度。
36.如权利要求26的半导体器件，其中张应力引发层在衬底中引入范围在200兆帕斯卡和300兆帕斯卡之间的张应力。
37.如权利要求26的半导体器件，其中张应力引发层是共形层。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
US20070010070A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
US7538002B2 (en) * 2006-02-24 2009-05-26 Freescale Semiconductor, Inc. Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors
JP5182703B2 (ja) * 2006-06-08 2013-04-17 日本電気株式会社 半導体装置
US7541239B2 (en) * 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
US7824968B2 (en) * 2006-07-17 2010-11-02 Chartered Semiconductor Manufacturing Ltd LDMOS using a combination of enhanced dielectric stress layer and dummy gates
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
CN101320711B (zh) * 2007-06-05 2010-11-17 联华电子股份有限公司 金属氧化物半导体晶体管及其制作方法
US8877576B2 (en) * 2007-08-23 2014-11-04 Infineon Technologies Ag Integrated circuit including a first channel and a second channel
JP5712985B2 (ja) * 2012-08-27 2015-05-07 ソニー株式会社 半導体装置
KR102404973B1 (ko) 2015-12-07 2022-06-02 삼성전자주식회사 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635744A (en) * 1994-09-08 1997-06-03 Mitsubushi Denki Kabushiki Kaisha Semiconductor memory and semiconductor device having SOI structure

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607948B1 (en) * 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
JP2001085691A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 半導体装置
JP2001185721A (ja) * 1999-12-22 2001-07-06 Nec Corp 半導体装置
US6368931B1 (en) * 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
EP1428262A2 (en) * 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
JP2003179157A (ja) 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6573172B1 (en) * 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6657223B1 (en) * 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635744A (en) * 1994-09-08 1997-06-03 Mitsubushi Denki Kabushiki Kaisha Semiconductor memory and semiconductor device having SOI structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SHIMIZU A ET AL.Local Mechanical-stress Control(LMC): A New TechniqueforCMOS-Performance Enhancement..INTERNATIONAL ELECTRON DEVICES MEETING. IEEE.2001,433-436. *

Also Published As

Publication number Publication date
US20060208337A1 (en) 2006-09-21
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WO2005098962A1 (en) 2005-10-20

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