TWI267118B - Enhancing strained device performance by use of multi-narrow section layout - Google Patents

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TWI267118B
TWI267118B TW094109622A TW94109622A TWI267118B TW I267118 B TWI267118 B TW I267118B TW 094109622 A TW094109622 A TW 094109622A TW 94109622 A TW94109622 A TW 94109622A TW I267118 B TWI267118 B TW I267118B
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Description

(2) Γ267118
Etch- Stop Nitride and Its Impact on Deep Sub micron Transistor Design’’，IEDM-200 1，pp. 43 3 -43 6。爲經由增 加載子遷移率及速度以增加驅動電流，需要使用較厚的氮 化物層，以符合較高、指定的應力位準。不過，較厚的氮 化物層會有製造困難及可靠度的問題。
在MOS電晶體中得到拉伸應力的另一項技術是在生 長於鬆弛之 Si Ge緩衝層頂上之矽基材中構建電晶體結 構。緩衝層拉扯在其上方的矽層，以在矽層中誘發拉伸應 力。不過，此結構需要較複雜且昂貴的製程。 【發明內容及實施方式】 以下將參考特定架構及技術描述例示性實施例。熟悉 此方面技術之一般人士將瞭解，可做各樣的變化及修改， 仍在所附申請專利範圍的範圍內。此外，吾人所熟知的單 元、元件、組件、電路、處理步驟及類似物都不詳細描 述。 本發明的例示性實施例屬於經由增加拉伸應力在Z方 向（元件寬度方向）及Y方向（元件長度方向）的貢獻，以加 強半導體元件（諸如NMOS電晶體）內之拉伸應力（或應變） 的方法。在一實施例中，使用氮化物蝕刻止擋層（NESL)做 爲拉伸應力誘發層。 圖1說明例示性的半導體元件1〇〇(例如MOS電晶 體）。圖1說明拉伸應力誘發層如何結合到半導體元件 1〇〇內以在元件100內產生拉伸應力。元件100包括基材 -6 - (3) 1267118
102，其內製造有源極1〇4與汲極ι〇6。元件100包括一 閘電極1 1 0，其在基材1 〇 2內經由一薄的閘極介電層 1 〇 8 (諸如矽氧化物、氧化物-氮化物-氧化物、或高_ κ介電 質）與通道區1 1 2隔開。閘電極丨丨〇典型上是由摻雜的半 導體材料形成，諸如複矽，以使閘電極i丨〇的電阻減至最 小。閘電極1 10的材料也可以是金屬。源極104與汲極 1 0 6區域形成在閘電極1 1 〇的對側。閘電極〗丨〇與閘極介 電層1 08典型上稱爲閘堆疊。矽化物可形成在閘電極 1 10、源極104與汲極1〇6上（圖中未顯示），經由降低閘 電極與源極/汲極區的電阻以增進接觸。矽化物可由金屬 材料形成，諸如鈷或鎳。在一實施例中，元件1 00包括形 成在閘電極1 1 〇每一側上的間隔物1 1 4。在某一實施例 中’諸如複晶矽化物（polycide)製程，在製造期間，間隔 物1 1 4用來保護閘堆疊不會與源極及/或汲極的金屬接點 短路。不過，實施例中沒有間隔物亦能工作。 在圖1中，諸如氮化物触刻止檔層1 1 6的拉伸應力誘 發層沈積於元件1 〇 〇上，以將拉伸應力引入矽通道1 1 2。 拉伸應力加強了電子遷移率，且必然提高驅動電流與電路 性能。所引入的應力可分爲3個分量，分別是沿著X方向 (垂直於基材102)，可標示爲Dxx，沿著y方向（電流流動 方向）Dyy及沿著z方向（元件寬度方向）Dzz。 圖2顯示圖1所示元件1 0 0的頂視圖。爲便於明瞭 故，圖中未顯示氮化物蝕刻止擋層1 1 6。箭頭指示氮化物 蝕刻止擋層在基材102上誘發的拉扯方向。 -7 - (4) 1267118 在這3個分量中，Dxx通常很小且很難調整，Dzz在 常態下很微弱，因爲氮化物蝕刻止擋層能在Z方向拉扯作 動砂（a c t i v e s i 1 i c 〇 11)的區域僅是在元件非常邊緣的位置， _ 因此，其效果不均勻，且只有當負淺溝隔離（STI)台階高 / 度（STI凹處）之形狀中存在有不連續才會發生拉扯動作。 • 目前基於此理由，因其無法有效地控制與利用，故很少注 意力放在此潛在的應力分量。另一方面，Dyy是應力的主 % 要分量，相對於不使用拉伸覆蓋層的對等電晶體，其能加 強電晶體的性能，但受限於拉伸層拉扯較大體積之矽的能 力。
視元件的寬度而定，本發明的實施例能使NMOS的效 能（例如在固定I〇ff下增加驅動電流）較上述已加強應變矽 元件提升大約3至1 0%。本發明的實施例用以加強元件內 的拉伸應力以提升元件效能（例如增加電流或遷移率）。很 明顯，本發明的實施例可提高NMO S的效能，基本上不需 要額外的處理。因此本發明的實施例對未來的技術或調整 製程尺度（scaling)是極具吸引力的方法。 在一實施例中，製造具有平行佈局之多窄區的半導體 元件200，例如MOS電晶體。經由形成在元件200之頂 部的拉伸誘發層（圖3)，多窄區佈局加強形成於元件200 內的拉伸應力。在一實施例中，拉伸應力誘發層是氮化物 飩刻止擋層。在另一實施例中，拉伸應力誘發層是一絕緣 膜，其有能力在拉伸應力誘發層形成之後，將拉伸應力引 入基材中。在一實施例中，拉伸應力誘發層是形成在矽基 -8- (5) 1267118 材上。拉伸應力誘發層也可形成在各類型的基材上，包括 單晶矽、複晶矽、絕緣體上之矽、矽-鍺上之矽，或其它 適合的半導體基材。 圖3說明元件2 00的頂視圖。元件200被構造成具有 / 多窄區佈局，以經由拉伸應力誘發層加強拉伸應力。加強 * 拉伸應力將提供電流遷移率，並因此提升元件的效能。元 件200包括具有源極區204與汲極區206的基材202。源 ^ 極區204被分割，因此，源極區204包括複數個分離的區 段204a、204b及204c。汲極區206也被分割，因此，源 極區204包括複數個分離的區段206a、206b及206c。因 此，元件2 0 0被稱爲是具有多窄區佈局的元件。爲給予元 件2 00多窄區佈局，在源極區204與汲極區206之每兩分 離（及毗鄰）的區段間形成淺溝隔離（STI)區210。如圖3所 示，STI區210a形成於源極區204之兩源極區段204a與 204b之間，以及，汲極區206之兩汲極區段206a與206b % 之間。亦如圖3所示，STI區210b形成於源極區204之 兩源極區段204b與204c之間以及汲極區206之兩汲極區 • 段206b與206c之間。元件200也包括形成於基材202上 ' 的閘堆疊208。閘堆疊208形成於源極區204與汲極區 206之間。拉伸應力誘發層212(圖4)形成於基材202上。 拉伸應力誘發層212覆蓋STI區210、源極區204、汲極 區206及閘堆疊208。如前所述，拉伸應力誘發層212是 能在基材內造成拉伸應力的絕緣層。這類拉伸應力誘發層 例如包括氮化物蝕刻止擋層。拉伸誘發層2 1 2的厚度範圍 -9- (6) 1267118 可從大約2 5奈米到大約1 5 0奈米。在一實施例中，拉伸 誘發層212給予基材201的應力値在大約200百萬帕斯卡 (Pascal)到大約3 00百萬帕斯卡（總應力値）。
圖3說明基材202上，得到氮化物蝕刻止擋層2 1 2所 誘發之拉伸應力之區域的頂視圖。如圖中所見’热化物倉虫 刻止檔層2 1 2可在基材2 0 2之側邊及區段更多表面積上運 用它的拉扯動作，以加強基材2 02內之拉伸應力的生成。 基材202內的多窄區佈局（204a-204c與206a-206c)增加了 氮化物蝕刻止擋層2 1 2的拉扯動作，以及加強了貢獻於總 應力之拉伸應力的Dyy及Dzz分量，並因此加強了元件效 能。 圖4說明元件200之汲極區206沿著圖3之a-b線的 橫斷面視圖。圖中顯示STI區域21 Oa-2 10b凹陷，或其表 面稍低於基材202表面，或汲極區段20 6a-20 6c的表面。 STI區域21 Oa-2 10b的下凹，提供了基材202內更多的側 邊及開放面積，以供拉伸應力誘發層2 1 2將應力引入基材 202內。STI區域210a-210b會凹陷，是因爲STI區域內 的部分材料在製造處理期間（例如淸潔基材202之表面）被 蝕離。在一實施例中，總體來說，汲極區段206a-206c的 寬度與無多窄區佈局之元件1 00的總有效寬度Z相同。例 如，如圖2所示，元件1 00具有Z的總有效寬度。Z可謂 等於ΖβΖ2 + Ζ3，其中，Z〗代表區段206a的寬度，Z2代表 區段206b的寬度，Z3代表區段206c的寬度。因此，元件 2 00可被構造成源極與汲極區段寬度之和，具有Z的總有 -10- (7) 1267118 效寬度。
圖5說明元件200之源極區204的橫斷面視圖。源極 區2 04被構造成與前述汲極區2 0 6類似的構造。如圖5所 示，源極區204包括區段204a、204b及204c間的STI區 域 210a-210b。STI區域210a-210b也被下凹，或其表面 稍低於基材 202之表面或源極區段204a-204c的表面。 STI區域210a-210b會凹陷，是因爲STI區域內的部分材 料在製造處理期間（例如淸潔基材202之表面）被蝕離。在 一實施例中，總體來說，源極區段204a-204c具有與有效 寬度Z相同的寬度，其中，區段2 04a的寬度爲Zi，區段 204a的寬度爲Z2，區段204c的寬度爲Z3。 在一實施例中，氮化物蝕刻止擋層2 1 2是順應的。氮 化物蝕刻止擋層2 1 2順應於形成於基材202上的結構。在 一實施例中，矽化物層（未顯示）形成於源極區204的區段 204a-204c及汲極區206的區段206a-206c上。在此實施 例中，氮化物蝕刻止擋層2 1 2是形成於矽化物層上。 圖6說明元件200之閘堆疊2 0 8的橫斷面視圖。閘堆 疊是連續的，並未像源極區204及汲極區206被分割成數 區段。氮化物蝕刻止擋層2 1 2形成於閘堆疊2 0 8上。在一 實施例中，矽化物層（未顯示）形成於閘堆疊208上，且在 該實施例中，氮化物蝕刻止擋層2 1 2形成於矽化物層上。 將基材分割成多窄區，可在基材2 02中提供更多側 邊，以供拉伸應力誘發層的拉扯作用。以及，在基材中誘 發的應力愈多，即可得到更高的電流或電流遷移率。圖7 -11 - (8) •1267118
說明基材之源極/汲極區內之多窄區佈局對半導體元件（例 如NMOS)的效果。此圖爲電晶體上形成有拉伸應力誘發 層（例如氮化物蝕刻止擋層）的習知電晶體（如圖1 -2所示） 與具有多窄區佈局且電晶體上形成有拉伸應力誘發層之電 晶體（如圖3-5所示）的比較。在一實施例中，拉伸應力誘 發層是順應的。在圖7中，X軸指示元件的1。^電流，y 軸指示元件的Ion電流。圖7顯示，具有多窄區佈局之元 件在固定I off的驅動電流較高。可看出，在一特定的 Ioff，流過具有多窄區佈局之元件的電流大約高出9%。 圖8說明圖7所用之兩電晶體在相似或相同之電壓被 切換到on。在圖8中，X軸指示元件的Uff電流，y軸指 示元件的臨限電壓（VT)。如此圖所示，在一特定電壓（或 臨限電壓），具有多窄區佈局的電晶體具有較高的電流遷 移^率。 圖9說明製造具有多窄區佈局及電晶體上形成有拉伸 應力誘發層（諸如氮化物蝕刻止擋層）之MOS電晶體的例 示性方法。在方塊902，提供一基材。該基材上有供形成 源極與汲極的區域。基材可以是矽晶圓、單晶矽基材、複 晶矽基材、矽形成於矽-鍺表面的基材、矽形成於絕緣體 上的基材，或其它適合的半導體基材。 在方塊904，在源極區之兩區段間及汲極區之兩區段 間製造一淺溝隔離（STI)區，以形成具有多窄區佈局的元 件。如圖3 -4所示，每一個源極區與汲極區可以有2個以 上的區段。在基材中也可以製造將一元件與另一元件隔開 -12- (9) 1267118 的STI區。在源極區之區段間與汲極區之區段間形成STI 區，以加強及增加基材內供拉伸應力誘發層拉扯的面積與 側邊，以加強基材內的拉伸應力。製造STI區的方法是習 : 知技術。 / 在方塊906，在基材上形成閘堆疊。閘堆疊大致形成 w 在源極區與汲極區間。爲形成閘堆疊，在基材上形成一介 電層。接著在介電層上形成閘電極。製造閘電極的方法是 φ習知技術。 在方塊90 8，基材被佈植以製造源極區與汲極區。在 某些實施例中，在閘電極的每一側形成間隔物。在方塊 9 1 0，在基材上形成拉伸應力誘發層，包括源極區的所有 區段、汲極區的所有區段、以及閘堆疊。因此，拉伸應力 誘發層覆蓋閘堆疊、源極區、汲極區與間隔物。拉伸應力 誘發層也是順應的。拉伸應力誘發層可以使用化學氣相沈 積或其它適合技術形成。拉伸誘發層是以能在基材內造成 % 拉伸的絕緣材料製成。這類拉伸應力誘發層的實例是氮化 物蝕刻止擋層。拉伸應力誘發層可以是能拉扯供其生成之 * 半導體材料（基材）的其它應變絕緣膜。此外，拉伸應力誘 發層是由蝕刻率與製造STI區所用材料不同的材料製成， 以便允許選擇性蝕刻，例如，當在拉伸應力誘發層內製造 用於接觸閘電極、源極區及汲極區之通道時所使用的選擇 性蝕刻。 在某些實施例中，在源極區、汲極區以及閘堆疊上形 成矽化物層，以增進與源極區、汲極區以及閘堆疊的接 -13- (10) 1267118 觸。如前所述，在這類實施例中，拉伸應力誘發層是形成 在砂化物層及基材上。 在某些情況中，諸如互補MOS的處理流程，在相同 : 的積體電路晶模或相同的半導體晶圓中有NMOS結構及 :’ P-通道MOS(PMOS)，在形成拉伸應力誘發層之前，先以 ♦ 適當的層覆蓋將成爲p-通道MOS(PMOS)電晶體之源極/汲 極區的區域。此層的目的是有助於避免拉伸應力誘發層在 % PMOS電晶體結構的通道內誘發拉伸應力，因爲拉伸應力 不會提高這類電晶體結構的載子遷移率及速度。 在方塊912，在拉伸應力誘發層內製造接觸通道，以 允許與源極區、汲極區及閘極區接觸。導電絲（例如金屬 化）可形成在拉伸應力誘發層的頂部，並進入通道內以到 達源極區、汲極區及閘極區。 本發明的實施例可連同在半導體基材中產生拉伸應力 或應變的其它方法一同使用。例如，經由在矽材料中產生 % 拉伸應變或應力以加強載子遷移率的方法包括在矽鍺基材 上形成一矽層。矽鍺晶格的間距通常比純矽晶格寬，這是 •因爲在晶格中存在較大的鍺原子。由於矽晶格的原子要與 間距較寬的矽鍺晶格排列，因此在矽層中產生拉伸應變。 基本上，矽原子相互間被拉開。連同在矽鍺基材上生長 矽，基材可被分割成許多區段，且可在每兩個區段間形成 STI區。接著按前文描述在基材上形成拉伸應力誘發層。 可控制拉伸應力誘發層的厚度，以便得到特定的拉伸應力 値。因此，本發明的實施例可做爲在半導體基材中產生應 -14- (11) 1267118 變的方法，可單獨使用或與現有的方法結合。 雖然是以數個實施例的方式描述本發明，但熟悉一般 技術的人士應瞭解，本發明並不限於所描述的實施例。本 發明的方法與設備，在所附申請專利範圍之精神與範圍內 的修改及替換都可實施。因此本文的描述可視爲說明而非 限制。
本文所揭示的例示性實施例，以及所揭示之實施例所 能做的諸多修改與衍生，都在所附申請專利範圍所定義之 本發明的精神與範圍內。 【圖式簡單說明】 本發明的實施例是經由實例說明，並不限於附圖的圖 式’圖中相同的參考編號指示相同的單元。經由參考以下 用來說明本發明實施例的描述及附圖，將可徹底瞭解本發 明。須注意，在本揭示中，參考本發明的”一 ”實施例並不 需要是相同實施例，且其意指至少一個實施例。 圖1說明習知MOS電晶體結構例； 圖2說明MOS電晶體之例的頂視圖，圖中指出形成 於MOS電晶體上之拉伸應力誘發層所造成之拉伸的方 向； 圖3說明具有平行佈局之多窄區之MO S電晶體例的 頂視圖，以及形成於MOS電晶體上之拉伸應力誘發層所 造成之拉伸應力的方向； 圖4說明圖3所示具有形成於MOS電晶體汲區上之 -15- (12) 1267118 拉伸應力誘發層之Μ 0 S電晶體的橫斷面視圖； 圖5說明圖3所示具有形成於μ Ο S電晶體源區上之 拉伸應力誘發層之MO S電晶體的橫斷面視圖； -圖6說明圖3所示具有形成於μ 0 S電晶體閘極上之 -· 拉伸應力誘發層之MOS電晶體的橫斷面視圖； • 圖7·8說明MOS電晶體上形成有氮化物蝕刻止擋層 之MOS電晶體中多窄區佈局所致使的ϊ()η及“ff電流效 | 果；以及 圖9說明按照本發明實施例形成m〇S電晶體的例示 性處理。 【主要元件符號說明】
100 半導體元件 102 基材 104 源極 106 汲極 110 閘電極 112 通道區 108 閘極介電層 114 間隔物 116 氮化物鈾刻止擋層 200 半導體元件 202 基材 204 源極區 -16- 1267118 (13) 206 汲極區 208 閘堆疊 2 10 淺溝隔離區（STI) 2 12 拉伸誘發層
-17-

Claims (1)

  1. (1) 1267118 十、申請專利範圍 1. 一種製造半導體元件的方法，包含以下步驟： 提供具有源極區與汲極區的基材，每一個源極區及汲 極區包括複數個區段； 在源極區之兩區段間以及汲極區之兩區段間製造一淺 溝隔離（STI)區； 在基材上形成閘堆疊；
    佈植基材以製造源極區與汲極區；以及 在基材上形成一拉伸應力誘發層，該拉伸應力誘發層 覆蓋STI區、源極區、汲極區與閘堆疊。 2. 如申請專利範圍第1項的方法，進一步包含： 在基材上形成拉伸應力誘發層之前，先在源極區、汲 極區與閘堆疊上形成矽化物層。 3 .如申請專利範圍第1項的方法，其中該閘堆疊包 括形成在閘介電層上的閘電極層。 4. 如申請專利範圍第1項的方法，進一步包含： 製造與源極區、汲極區與閘堆疊的接觸。 5. 如申請專利範圍第1項的方法，其中該S TI區具 有低於基材之表面的表面。 6. 如申請專利範圍第1項的方法，其中該拉伸應力 誘發層是氮化物蝕刻止擋層。 7. 如申請專利範圍第1項的方法，其中該拉伸應力 誘發層將拉伸應力引入基材內的通道區。 8. 如申請專利範圍第1項的方法，其中該基材是含 18- (2) 1267118 矽基材、單晶矽基材、鍺矽基材，以及矽形成於絕緣體上 之基材其中之一。 9.如申請專利範圍第1項的方法，進一步包含在基 . 材上持續形成拉伸應力誘發層，直至拉伸應力誘發層的厚 ； 度到達大約25奈米至大約1 50奈米之間。 - 10.如申請專利範圍第1項的方法，其中該拉伸應力 誘發層引入到基材內的拉伸應力範圍在大約200百萬帕斯 % 卡至大約3 00百萬帕斯卡之間。 11.如申請專利範圍第1項的方法，其中該拉伸應力 誘發層保角於基材的外露表面。 1 2 . —種在矽基材內產生拉伸應力的方法，包含以下 步驟： 提供一基材； 在基材的各區段間製造一淺溝隔離（STI)區； 在基材上形成一拉伸誘發層，該拉伸誘發層是能在基 I 材內造成拉伸應力的絕緣材料。 1 3 .如申請專利範圍第1 2項的方法，其中從該基材 - 之多個區段中選擇出的至少兩個區段形成了半導體元件的 源極區與汲極區。 14.如申請專利範圍第1 2項的方法，其中該經由拉 伸誘發層引入基材之拉伸應力，在基材內形成半導體元件 的通道區。 1 5 .如申請專利範圍第1 2項的方法，進一步包含： 在基材上形成閘堆疊；以及 -19- (3) 1267118 將源極與汲極材料佈植到基材內，以製造源極區與汲 極區； 其中該拉伸誘發層形成在基材上、在閘堆疊上、以及 在源極與汲極區上。 1 6 .如申請專利範圍第1 5項的方法，其中該閘堆疊 包括一閘電極及一閘介電層。 1 7.如申請專利範圍第1 5項的方法，進一步包含：
    製造與源極區、汲極區與閘堆疊的接觸。 18.如申請專利範圍第12項的方法，其中該STI區 的表面低於基材的表面。 1 9 .如申請專利範圍第1 2項的方法，其中該拉伸誘 發層是氮化物蝕刻止擋層。 20.如申請專利範圍第12項的方法，其中該基材是 含矽基材、單晶矽基材、鍺矽基材、以及矽形成於絕緣體 上之基材其中之一。 2 1 ·如申請專利範圍第1 2項的方法，進一步包含在 基材上持續形成拉伸誘發層，直至拉伸誘發層的厚度到達 大約2 5奈米至大約1 5 0奈米之間。 22. 如申請專利範圍第1 2項的方法，其中該拉伸誘 發層引入到基材內的拉伸應力範圍在大約2 0 0百萬帕斯卡 至大約3 00百萬帕斯卡之間。 23. 如申請專利範圍第1 2項的方法，其中該拉伸誘 發層順應於基材的外露表面。 24· —種半導體元件，包含： -20- (4) 1267118 基材，具有源極區與汲極區，每一個源極區及汲極區 包括複數個分離的區段； 淺溝隔離（STI)區，形成在源極區之每兩分離之區段 間以及汲極區之每兩分離之區段間； 閘堆疊，形成在基材上；以及 拉伸應力誘發層，形成在基材上，該拉伸應力誘發層 覆蓋STI區、源極區、汲極區。
    25.如申請專利範圍第24項的半導體元件，進一步 包含： 矽化物層，形成在源極區、汲極區與閘堆疊上，且其 中形成在基材上的該拉伸應力誘發層是形成在矽化物層 上。 26. 如申請專利範圍第24項的半導體元件，其中該 閘堆疊包括一閘電極及一閘介電層。 27. 如申請專利範圍第24項的半導體元件，進一步 包含： 與源極區、汲極區及閘堆疊互連的接觸。 28. 如申請專利範圍第24項的半導體元件，其中該 S TI區的表面低於基材的表面。 29. 如申請專利範圍第24項的半導體元件，其中該 拉伸應力誘發層是氮化物蝕刻止擋層。 3 0.如申請專利範圍第24項的半導體元件，其中該 拉伸應力誘發層將拉伸應力引入基材的通道區內。 3 1.如申請專利範圍第24項的半導體元件，其中該 -21 - (5) 1267118 基材是含矽基材、單晶砂基材、鍺砂基材、以及砂形成於 絕緣體上之基材其中之一。 32. 如申請專利範圍第24項的半導體元件，其中該 拉伸應力誘發層的厚度在大約25奈米至大約150奈米之 * 間。 33. 如申請專利範圍第24項的半導體元件，其中該 拉伸應力誘發層引入到基材內的拉伸應力範圍在大約200 % 百萬帕斯卡至大約3 00百萬帕斯卡之間。 3 4.如申請專利範圍第24項的半導體元件，其中該 拉伸應力誘發層是一保角層。 -22-
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers
US20070010070A1 (en) * 2005-07-05 2007-01-11 International Business Machines Corporation Fabrication of strained semiconductor-on-insulator (ssoi) structures by using strained insulating layers
US7420202B2 (en) 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
JP4951978B2 (ja) * 2006-01-13 2012-06-13 ソニー株式会社 半導体装置及びその製造方法
US7538002B2 (en) * 2006-02-24 2009-05-26 Freescale Semiconductor, Inc. Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors
US20100224941A1 (en) * 2006-06-08 2010-09-09 Nec Corporation Semiconductor device
US7541239B2 (en) 2006-06-30 2009-06-02 Intel Corporation Selective spacer formation on transistors of different classes on the same device
US7824968B2 (en) * 2006-07-17 2010-11-02 Chartered Semiconductor Manufacturing Ltd LDMOS using a combination of enhanced dielectric stress layer and dummy gates
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
CN101320711B (zh) * 2007-06-05 2010-11-17 联华电子股份有限公司 金属氧化物半导体晶体管及其制作方法
US8877576B2 (en) * 2007-08-23 2014-11-04 Infineon Technologies Ag Integrated circuit including a first channel and a second channel
JP5712985B2 (ja) * 2012-08-27 2015-05-07 ソニー株式会社 半導体装置
KR102404973B1 (ko) 2015-12-07 2022-06-02 삼성전자주식회사 반도체 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130295A (ja) * 1994-09-08 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
US6607948B1 (en) 1998-12-24 2003-08-19 Kabushiki Kaisha Toshiba Method of manufacturing a substrate using an SiGe layer
JP2001085691A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 半導体装置
JP2001185721A (ja) * 1999-12-22 2001-07-06 Nec Corp 半導体装置
US6368931B1 (en) 2000-03-27 2002-04-09 Intel Corporation Thin tensile layers in shallow trench isolation and method of making same
US6563152B2 (en) 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
EP1428262A2 (en) * 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
JP2003179157A (ja) 2001-12-10 2003-06-27 Nec Corp Ｍｏｓ型半導体装置
JP3997089B2 (ja) * 2002-01-10 2007-10-24 株式会社ルネサステクノロジ 半導体装置
US6492216B1 (en) 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6573172B1 (en) 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6882025B2 (en) 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices

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