TWI404146B - 提供半導體裝置中之應力均勻性 - Google Patents

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Description

提供半導體裝置中之應力均勻性
本發明大體上係關於半導體製造，且尤其係關於使用特徵以提供應力均勻性(stress uniformity)。
積體電路包括大量的個別電路元件，譬如電晶體、電容器和電阻器等。這些元件係內部連接以形成複雜的電路，譬如記憶體裝置、邏輯裝置和微處理器。能藉由增加電路中功能元件之數目以增加其功能性及/或藉由增加電路元件之操作速度而改善積體電路的效能。減小特徵尺寸允許在相同的面積上形成較大數目之電路元件，因此允許擴充電路之功能性，並亦減少訊號傳遞延遲，於是可能增加電路元件之操作速度。
場效電晶體在積體電路中通常用作為開關元件(switching element)。他們允許控制流經位在源極區和汲極區之間之通道區的電流。源極區和汲極區被高度摻雜。於N型電晶體中，用N型摻雜劑摻雜源極區和汲極區。反之，於P型電晶體中，用P型摻雜劑摻雜源極區和汲極區。通道區之摻雜相反(inverse)於源極區和汲極區之摻雜。通道區之導電率(conductivity)由閘極電壓所控制，該閘極電壓施加至形成在通道區上方並由薄絕緣層與該通道區分隔之閘電極。取決於閘極電壓，通道區可在導通“on”狀態和實質上不導通“off”狀態之間切換。
當減小場效電晶體之尺寸時，維持通道區於“on”狀 態之高導電率是重要的。通道區於“on”狀態之導電率取決於通道區中之摻雜劑濃度、電荷載子之移動率、通道區在電晶體之寬度方向的延伸、以及源極區和汲極區之間之距離(其通常稱為“通道長度”)。雖然減小通道區之寬度導致通道導電率降低，但減小通道長度增強通道導電率。增加電荷載子移動率導致通道導電率增加。
當特徵尺寸減小時，通道區於寬度方向之延伸亦減少。減小通道長度產生一些關聯的問題，其需要被解決。首先，必須提供光微影術和蝕刻之先進技術以可靠和可重現地創造具有短通道長度之電晶體。再者，於源極/汲極區中需要於垂直方向和水平方向之高度精密之摻雜劑分佈(dopant profile)，以提供低的薄片電阻率和低的接觸電阻率結合所希望的通道可控制性。再者，減小通道長度可能需要減小源極/汲極區相關於由閘極絕緣層和通道區所形成之介面之深度。於一些方法中，此可藉由形成有對閘電極之特定的補償(offset)所形成之提高之源極和汲極區而達成。
鑑於相關進一步減小通道長度之問題，已提出藉由增加通道區中之電荷載子移動率而亦加強場效電晶體之效能。理論上，有至少二種方法可用來增加電荷載子移動率。
第一，可減少通道區中之摻雜劑濃度。因此，於通道區中之電荷載子的散射發生之或然率係降低，進而導致通道區之導電率增加。然而，減少於通道區中之摻雜劑濃度明顯地影響電晶體裝置之臨限電壓(threshold voltage)。此 使得減少摻雜劑濃度之方法較無誘因。
第二，可藉由創造拉張或壓縮應力而修改於通道區之晶格結構。此分別導致電子和電洞之修改的移動率。於通道區中之拉張應力增加電子之移動率。取決於拉張應力之大小，能達成增加電子移動率達20%或更多。於N型電晶體中，此導致通道區之導電率之對應增加。反之，於通道區中之壓縮應力可增加電洞之移動率，因此提供增強P型電晶體之效能之可能性。
在依照現有技術形成具有受應力通道區之場效電晶體之方法中，分別包括矽和鍺合金或矽和碳合金之層被引入到通道區以創造拉張或壓縮應力。或者，此種應力創造層(stress-creating layer)可設置於通道區之下方。於一些例子中，鄰接於通道之基板之一部分被移除，並用應力誘發矽合金取代。接著，藉由進一步之摻雜過程而將源極和汲極區形成在合金材料中。
用依照現有技術形成具有受應力通道區之場效電晶體之方法之一個問題是，形成的應力創造層需要大幅地修改用以形成場效電晶體之習知及已慣用的技術。另外一個問題是，半導體裝置之實際佈局(layout)影響局部和遍及晶圓之應力均勻性。因為佈局包含具有不同圖案密度之區，因此誘發之應力不均勻地遍及個別晶圓。高度密集主動區(active region)可能鄰接於其他具有低圖案密度之區。應力特性隨圖案密度而有不同。而且，於局部尺度(scale)上，於特定功能區塊之週邊之特徵不呈現與區塊內之特徵相同 的幾何構形(geometry)。因此，於這些特徵處之局部應力亦改變。
藉由例示之方式，考慮第1圖中所示之範例半導體裝置之剖面圖。裝置100包含形成在基板115之主動區上並由隔離結構120(例如，淺溝槽隔離結構)所分隔之複數個電晶體110A至110D。為了容易說明，圖中沒有顯示電晶體110A至110D之所有特徵。於第1圖之說明中，電晶體110A至110D為N通道裝置。應力誘發膜125形成在電晶體110A至110D之上以誘發於通道區135中之應力以增強效能。注意的是。端部(end)電晶體110A、110D具有鄰接區140，該鄰接區140具有減小之圖案密度。例如，鄰接區140可存在於不同的結構之間。因為圖案密度的改變，於鄰接於鄰接區140的電晶體110A、110D之通道區135上誘發之應力不同於中央電晶體110B、110C之通道區135上誘發之應力。應力變化之程度取決於各種因素，譬如製造電晶體110A至110D、基板115、和膜125之尺寸和材料。遍及電晶體之集合(collection)之應力變化能造成效能改變，進而能降低裝置100之等級和效益(profitability)。
本文之此段文章欲介紹可相關於下文中說明和/或請求專利之本發明之各種態樣之技術之各種態樣。此段文章提供背景資訊以幫助對本發明之各種態樣有較佳地了解。應了解到，本文之此段文章之敘述是要以上述觀點來閱讀，而不是認可先前技術。本發明係關於克服或至少減少以上所提出一個或多個問題之影響。
下文提出本發明之簡化概述，以便提供本發明之某些態樣之基本了解。此概述並非本發明廣泛之詳盡綜論。其無意用來驗證本發明之關鍵或重要元件，或用來描繪本發明之範疇。其唯一目係以簡化形式呈現一些概念作為稍後討論之更詳細說明之引言。
本發明之一個態樣係關於一種方法，該方法包含於半導體層上第一區中形成複數個功能特徵。對應於該功能特徵之非功能特徵係形成鄰接於配置在該區之週邊之該等功能特徵之至少其中一個。應力誘發層形成在該等功能特徵和該非功能特徵之至少一部分之上。
本發明之另一個態樣係關於一種裝置，該裝置包含半導體層、第一虛擬閘電極、和應力誘發層。複數個電晶體閘電極形成在半導體層上方。該複數個電晶體閘電極包含至少第一端部閘電極、第二端部閘電極、和至少一個內部閘電極。該第一虛擬閘電極係配置接近該第一端部閘電極。該應力誘發層配置在該複數個電晶體閘電極和該第一虛擬閘電極之至少一部分之上。
下文中將說明本發明之一個或多個特定實施例。特別要表明的是本發明並不受該等實施例和其中所含說明所限制，而是要包括這些實施例之修改的形式，包含了部分的實施例和不同實施例之元件的組合，如來自下述申請專利範圍之範疇內。應了解，在開發任何此種實際的實作中， 如於任何工程或設計計劃，必須作出許多實作特定之決定，以便達到開發者的特定目標(譬如符合與系統相關及與商業相關之限制條件)，其可隨著實作的不同而有所變化。此外，應當了解，此種開發工作可能是複雜且耗時的，然而，對單方面知悉本發明的揭示事項的熟悉此項技術的一般知識者而言，仍將是一種例行之從事設計、製造、加工之工作。除非說明書中已明白指出為“關鍵的(critical)”或“不可或缺的(essential)”，否則沒有任何事項於本申請專利說明書中視為關鍵的或不可或缺的。
現將參考附圖來說明本發明。各種結構和裝置係示意地繪示於圖式中僅為了說明之目的，以便不會由熟悉此項技術者已熟知之細節而模糊了本發明。不過，仍包含附圖來說明與解釋本發明之例示範例。應以熟悉該項技藝者所了解之意義來了解與解釋本文中的字彙與詞。本文前後一致使用的術語以及詞彙並無暗示特別的定義，特別定義係指與熟悉該項技藝者了解之普通慣用的定義所不同之定義。如果一術語或詞彙具有特別定義，亦即非為熟悉該項技藝者所了解之意義時，本說明書將會直接且明確的提供其特別定義。
本發明允許形成具有增加應力均勻性之半導體結構。提供非功能特徵(亦稱之為“虛擬(dummy)”特徵)鄰接於功能特徵以增強功能特徵之間的應力均勻性。虛擬特徵對應於功能特徵在於它們具有相同的一般形狀和可由相似的材料組成。於一些實施例中，虛擬特徵能夠用與功能特徵 相同的製程製成，因此具有相同的尺寸和材料。更詳言之，於功能特徵為電晶體閘極之情況，虛擬閘極形成鄰接於在主動區中之端部電晶體閘極，使得該端部閘極有效地看起來大略與內部閘極有相同的圖案密度。均勻的圖案密度促成施加至功能裝置之均勻的應力。
現參照圖式，各圖中相似的元件號碼對應於相似的組件，應以第2圖所示半導體結構200之示意剖面圖內容說明本發明。半導體結構200包含半導體層205(例如，基板之主動區)。基板電晶體元件210A至210D形成在半導體層205上，且淺溝槽隔離或場隔離結構215使電晶體元件210A至210D彼此電性絕緣以及與半導體結構200中之其他電路元件電性絕緣。
源極/汲極區220在半導體層205中，由此界定對於各電晶體210A至210D之通道區225。在通道區225之上，形成包含閘極絕緣層232和側壁間隔件235之閘極堆疊230。為了容易說明和避免模糊了本發明，圖中並未顯示電晶體210A至210D之所有的特徵。例如，閘極堆疊230可包含在閘極絕緣層232上方之導電閘電極。各種導電線和通孔(未圖示)可形成在形成於閘極堆疊230上方之一個或多個絕緣層(未圖示)中。例如，閘電極可包括多晶矽(polysilicon)，且可被矽化物層所覆蓋。源極/汲極區220亦可包含金屬矽化物區。可使用各種閘極實施例，以及其特定構成對熟悉此項技術者而言為已知。
電晶體元件210A至210D代表一群或陣列之電晶體。 可有較所顯示數目為更多或更少之電晶體。取決於特定的實施例，電晶體元件210A至210D之構成亦可改變。例如，電晶體元件可以是N型或P型。源極/汲極區220之輪廓(profile)可改變。某些的隔離結構215可予省略。例如，可形成多指裝置(multiple finger device)而無需仲裁隔離結構(interceding isolation structure)215。
如第2圖所示，於形成閘極堆疊230期間，虛擬閘極240A至240B分別形成鄰接於各個最外電晶體元件210A、210D。於例示實施例中，虛擬閘極可以用與電晶體閘極堆疊230(例如，多晶矽)相同的材料形成，但是不產生功能。一般而言，為了容易製造，虛擬閘極240A至240B和電晶體閘極堆疊230使用相同的材料。然而，亦構想到虛擬閘極240A至240B可不與電晶體閘極堆疊230於所有方面皆相同。虛擬閘極240A至240B用與電晶體閘極堆疊230不同的交叉影線顯示於圖中，以表示它們不產生功能，不需表示用不同的材料。於例示的實施例中，虛擬閘極240A至240B形成在絕緣結構215之上，然而，於某些的情況，它們可以形成在半導體層205之上，取決於裝置200之特定佈局。
於製造第2圖之裝置200中，藉由離子植入、氧化作用、沉積和光微影術之先進技術形成溝槽隔離結構215、閘極堆疊230、和虛擬閘極240A至240B。於一些實施例中，接著將摻雜劑離子植入源極/汲極區220中。然後，側壁間隔件235可形成鄰接於閘極堆疊230和虛擬閘極240A 至240B，該側壁間隔件235可藉由保形地沉積間隔件材料層於半導體層205之上並執行非等向性蝕刻製程(anisotropic etching process)而完成，如熟悉此項技術者已知。然後藉由進一步植入摻雜劑離子而完成該源極/汲極區220。於此植入中，側壁間隔件235保護鄰接於該閘極堆疊230之源極/汲極區220之部分不會被離子照射到。於是，源極/汲極區220包含較源極/汲極區220之其餘部分為淺之源極/汲極區延伸區。可使用多個間隔件或可將間隔件整個省略掉以修整源極/汲極區220之輪廓。
接著，可藉由沉積金屬層於該半導體層205之上並退火(anneal)半導體結構200以起始金屬與源極/汲極區220和閘極堆疊230中之矽之間之化學反應而形成金屬矽化物區(未圖示)。
現轉至第3圖，應力誘發層300形成在電晶體元件210A至210D之閘極堆疊230和虛擬閘極240A至240B之上。應力誘發層300具有預定的本質應力特性(intrinsic stress characteristic)並可藉由多種技術(譬如電漿增強型化學氣相沉積)而形成。
電漿增強型化學氣相沉積為用於沉積材料於沉積表面上之技術。所沉積之材料係由於氣態反應物之間的化學反應而形成，該化學反應發生在沉積表面上或附近。反應之固體產物係沉積於沉積表面上。該化學反應發生在電漿中，該電漿可藉由例如輝光放電(glow discharge)而產生。輝光放電可藉由於兩個電極之間施加射頻交流電壓而產 生，其中一個電極設置在靠近半導體結構200。除了射頻交流電壓外，直流電壓或低頻交流電壓，稱之為“偏壓(bias voltage)”，可施加於該兩個電極之間。於輝光放電中，氣態反應物之分子係分解成多種物種，包含在激發狀態(excited state)之基(radical)、離子、原子及分子。這些物種撞擊(impinge)沉積表面且對沉積表面產生化學鍵結。因此，材料層係沉積於沉積表面上。
應力誘發層300之預定的本質應力特性可由施加於形成應力誘發層300之沉積條件而決定。一般而言，預定的應力特性取決於氣體混合物、沉積速率、溫度、射頻交流電壓、和偏壓。例如，可藉由改變一個或多個該等參數而調整於層300中之拉張或壓縮應力之量。尤其是，可改變偏壓以調整於沉積製程期間之離子轟擊，由此於應力誘發層300中產生拉張或壓縮應力。可由例如氮化矽之介電材料形成應力誘發層300。可藉由明顯減少或關斷偏壓而於氮化矽應力誘發層300中產生拉張應力。另一方面，適度高的偏壓可於應力誘發層300中產生壓縮應力。
鄰接於電晶體元件210A、210D之閘極堆疊230設置之虛擬閘極240A至240B提供對於電晶體元件210A至210D更均勻之圖案密度。端部電晶體元件210A、210D有效地看起來與內部電晶體元件210B、210C關於應力誘發層300之幾何構形有相同大略結構。因此，由應力層300誘發之應力更均勻。減少施加應力的變化導致效能改進，因此，增加對完成之半導體裝置200之效益。
接著於虛擬閘極240A至240B和電晶體元件210A至210D之上形成應力誘發層300之後，繼續製程以完成裝置200。舉例來說，於一個實施例中，介電層(未圖示)形成在電晶體元件210A至210B之上，而通孔形成於該介電層中以接觸源極/汲極區220和閘極堆疊230，並用導電材料(例如，銅)填滿。使用應力誘發層構造之電晶體裝置之範例說明提供於2006年4月26日提出申請之美國專利申請案第11/114,262號中，案名為“METHOD OF FORMING A SEMICONDUCTOR STRUCTURE COMPRISING TRANSISTOR ELEMENTS WITH DIFFERENTLY STRESSED CHANNEL REGIONS”，該案讓渡給本申請案之受讓人，並併入本說明書中作為整體性的參考。
現轉至第4和5圖，參考半導體裝置400說明本發明之另一個實施例。並非使用如第3圖之實施例中之保形應力誘發層300，乃係藉由形成直接鄰接於通道之應力區而將應力施加到通道。如第4圖中可看出，設置有半導體層405(例如，基板之主動區)，而電晶體元件410A至410C和鄰接之虛擬閘極415A至415B形成於其上。再者，並非顯示了電晶體元件410A至410C之所有的特徵。第4圖所示之範例裝置為三指場效電晶體。因此，提供有隔離裝置420於該裝置之邊界，但不在該等電晶體元件410A至410C之間。應用並不限於如第4圖中所示之特定電晶體結構，因為電晶體元件之數目和由此形成之結構之類型可改變。例如，於一些情況可使用中介隔離結構(intervening isolation structure)420。
凹部425形成在半導體層405中鄰接於並延伸於電晶體元件410A至410C之通道區430之間。虛擬閘極415A至415B至少部分形成在鄰接於外側電晶體元件410A、410C之半導體層405(亦即，基板之主動區)之上，以允許位於虛擬閘極415A、415B與其各別之鄰接電晶體元件410A、410C之間的凹部425具有與配置於電晶體元件410A至410C之間之凹部425相同的一般尺寸。可使用各種製造製程形成凹部425。例如，半導體層405之表面可被氧化和可使用適當的濕式或乾式蝕刻技術剝除氧化物以留下凹部425。或者，可使用非等向性蝕刻以去除半導體層405之一部分以產生凹部425。
現參照第5圖，凹部被填滿磊晶生長材料500，於一個實施例中，該磊晶生長材料500完全填滿該凹部425。雖然磊晶生長材料500顯示為與半導體層405之表面平齊，但是於一些實施例中考量到磊晶生長材料500可於半導體層405之表面上方或下方延伸。
於一個實施例中，於沉積在半導體層405之暴露表面上後，磊晶生長材料500包含一個或多個成分，該成分形成相似於半導體層405之結晶結構的結晶結構。於一個特定的實施例中，半導體層405為矽，而磊晶生長材料500為矽和至少一種以適當比(ratio)設置之額外的成分(譬如鍺、碳等)，使得磊晶生長材料500形成相似於下方半導體層405之結晶結構，其中晶格結構之稍微不匹配(例如由不 同的晶格間距所引起)導致應變區，該應變區施加應力於鄰接之材料區，譬如通道區430。
例如，磊晶生長材料500可以是矽和鍺之混合材料，其混合比約5至60%鍺原子百分比，使得與設置於半導體層405中之純矽結構相比，對應之磊晶生長材料500呈現出增加之晶格間距。如此一來，矽鍺材料500之延伸在通道區內產生壓縮應力。於其他實施例中，為碳化矽材料之矽碳混合物可設置於磊晶生長材料500中，與矽結構相比，該磊晶生長材料500形成具有減少之晶格間距的晶格。如此一來，矽碳材料500將傾向於擴展通道區430並因此將於通道區430中產生拉張應力。藉由在通道區430中產生拉張或壓縮應力，可增強在這些區中之移動率及因此之導電率。
對於給定的裝置幾何構形可藉由選擇適當的磊晶生長材料500和/或藉由選擇凹部425之深度而控制通道區430中之拉張或壓縮應力之量。舉例而言，於磊晶生長材料500中壓縮或拉張應力產生成分之比可由磊晶生長製程之製程參數指定，其中磊晶生長材料500之厚度可顯著地影響混合比之大小，使得於某些情況減少磊晶生長材料500之厚度至相當低值同時使用適當高的混合比(例如，對於矽和鍺可達60%之鍺原子百分比)，可能為有利的。以此方式，於通道區430中之應力最終可由深度而控制。
於一個實施例中，磊晶生長材料500可包含二個或多個不同的層，譬如矽鍺層，接著是矽層，或者具有不同晶 格間距之複數個替代層可設置於磊晶生長材料500中。於一個特定的實施例中，例如，若金屬矽化物區將被形成於磊晶生長材料500中，磊晶生長材料500包括矽層作為最終層以提供與習知之製程流程之高度相容性。
當使用一般已知的材料成分，譬如於矽上矽鍺(silicon germanium on silicon)或於矽上矽碳(silicon carbon on silicon)等，則藉由已建立完備之磊晶生長製程而完成磊晶生長材料500之形成。若半導體層405包含其他半導體層，則可根據光電製造製程和/或根據實驗來建立對應生長配方(recipe)，以決定產生拉張或壓縮應力之適當混合比。
於其他實施例中，磊晶生長材料500可包括於特定濃度之摻雜劑物種(除了或替代應力產生成分)，該特定濃度使得能形成特定的摻雜劑分佈，可能除了將執行於稍後的製造階段之進一步的植入循環。例如，高摻雜劑濃度可被引入到半導體層405中而不會損害結晶結構(不同於離子植入順序之情況)，因此顯著地緩和於後續退火循環關於熱預算之限制，該退火循環需要用來再結晶受損的結晶半導體區。可藉由調整深度和藉由調整磊晶生長參數而控制摻雜劑濃度之“沉積”，其中，例如，可隨著時間而改變額外的摻雜劑種類，以便於磊晶生長材料500中建立所希望之垂直摻雜劑分佈。例如，若適當的定位高摻雜劑濃度於適度的深度，則可沉積高度摻雜之磊晶生長材料500以填滿凹部425。於其他實施例中，除了高摻雜劑濃度外，可先沉積純半導體材料，接著是應力產生成分。
如用第3圖之實施例，虛擬閘極415A至415B對於後續形成應力誘發層(例如，材料500)產生更均勻的構形(topology)。端部電晶體元件410A、410C有效地看起來與內部電晶體元件410B有關應力誘發材料500之幾何構形有相同大略的結構。因此，誘發的應力更均勻。減少的變化導致效能改進，而因此，增加對完成的半導體裝置200之效益。
接著形成磊晶生長材料500鄰接於該虛擬閘極415A至415B和電晶體元件410A至410C後，繼續製程以完成裝置400。例如，可完成源極/汲極區，介電層可形成於電晶體元件410A至410C之上，和通孔可形成於介電層中而填滿有導電材料(例如，銅)。使用凹入應力層構造之電晶體裝置之範例說明提供於2004年10月27日提出申請之美國專利申請案第10/974,232號中，案名為“A ADVANCED TECHNIQUE FOR FORMING A TRANSISTOR HAVING RAISED DRAIN AND SOURCE REGIONS”，該案讓渡給本申請案之受讓人，並併入本說明書中作為整體性的參考。
以上所揭示之特定實施例僅作例示用，因為對於熟悉該技術領域者而言，藉助此處之教示而能以不同但等效之方式修改及實施本發明是顯而易見的。再者，在此所示之構造或設計細節並非意欲限制本發明，除了以下附加之申請專利範圍所敘述者之外。因此，明顯的是，可在本發明之精神和範疇內改變或修改以上所揭示之特定實施例以及思及所有此等變化。由此，本發明所要求保護者係如附加 之申請專利範圍所提出者。
100‧‧‧裝置
110A至110D‧‧‧電晶體
115‧‧‧基板
120‧‧‧隔離結構
125‧‧‧應力誘發膜
135‧‧‧通道區
140‧‧‧鄰接區
200‧‧‧半導體結構
205、405‧‧‧半導體層
210A至210D、410A至410C‧‧‧電晶體元件
215‧‧‧淺溝槽隔離或場隔離結構
220‧‧‧源極/汲極區
225‧‧‧通道區
230‧‧‧閘極堆疊
232‧‧‧閘極絕緣層
235‧‧‧側壁間隔件
240A至240D、415A至415B‧‧‧虛擬閘極
300‧‧‧應力誘發層
400‧‧‧半導體裝置
420‧‧‧隔離裝置
425‧‧‧凹部
430‧‧‧通道區
500‧‧‧磊晶生長材料
前文中參照所附圖式而說明本發明，其中相似之元件符號表示相似的元件，以及：第1圖為包含應力誘發層之先前技術半導體裝置之剖面圖；第2和3圖為依照本發明之一個例示實施例之半導體裝置之剖面圖，顯示使用鄰接於功能特徵之非功能結構以與應力誘發層一起提供應力均勻性；以及第4和5圖為依照本發明之另一個例示實施例之半導體裝置之剖面圖，顯示使用鄰接於功能特徵之非功能結構以與形成在毗鄰功能裝置之通道區之凹部中之應力誘發層一起提供應力均勻性。
雖然本發明可容易作各種之修改和替代形式，但本發明之特定實施例已以圖式中之範例方式顯示並於此予以詳細說明。然而，應了解到此處特定實施例之說明並不欲用來限制本發明為所揭示之特定形式，反之，本發明意欲涵蓋所有落於如所附申請專利範圍所界定之本發明之精神和範圍內之修改、等效和替代內容。
200‧‧‧半導體結構
205‧‧‧半導體層
210A至210D‧‧‧電晶體元件
215‧‧‧淺溝槽隔離或場隔離結構
220‧‧‧源極/汲極區
225‧‧‧通道區
230‧‧‧閘極堆疊
232‧‧‧閘極絕緣層
235‧‧‧側壁間隔件
240A、240B‧‧‧虛擬閘極
300‧‧‧應力誘發層

Claims (31)

  1. 一種製造半導體裝置之方法，包括：於半導體層上第一區中形成複數個功能特徵；形成對應於該功能特徵之非功能特徵，該非功能特徵鄰接於配置在該第一區之週邊之該等功能特徵之至少其中一個；以及形成應力誘發層於該等功能特徵和該非功能特徵之至少一部分之上。
  2. 如申請專利範圍第1項之方法，其中，形成該應力誘發層復包括形成該應力誘發層以施加拉張應力和壓縮應力之至少其中一者於該等功能特徵上。
  3. 如申請專利範圍第1項之方法，其中，該等功能特徵包括電晶體閘電極。
  4. 如申請專利範圍第3項之方法，其中，該非功能特徵包括虛擬閘電極。
  5. 如申請專利範圍第4項之方法，其中，該電晶體閘電極和虛擬閘電極係用相同的材料形成。
  6. 如申請專利範圍第1項之方法，復包括在該半導體層上方形成該非功能特徵。
  7. 如申請專利範圍第1項之方法，復包括：於鄰接該第一區之該半導體層中形成隔離結構；以及在該隔離結構上方形成該非功能特徵。
  8. 如申請專利範圍第1項之方法，其中，形成該應力誘發 層復包括於該等功能特徵和該非功能特徵之上形成保形應力誘發層。
  9. 如申請專利範圍第8項之方法，其中，該保形應力誘發層包括介電層。
  10. 如申請專利範圍第1項之方法，其中，形成該應力誘發層復包括：去除接近該等功能特徵之各者和該非功能特徵之該半導體層之一部分，以界定複數個凹部；以及形成該應力誘發層以填滿該等凹部之至少一部分。
  11. 如申請專利範圍第10項之方法，其中，形成該應力誘發層復包括磊晶生長該應力誘發層。
  12. 如申請專利範圍第11項之方法，其中，該磊晶生長之應力誘發層包括至少一個形成具有與該半導體層之晶格常數不同之晶格常數的成分。
  13. 如申請專利範圍第11項之方法，其中，該半導體層包括矽層，且該磊晶生長之應力誘發層包括矽、以及鍺與碳之至少其中一者。
  14. 一種製造半導體裝置之方法，包括：於半導體層上方形成複數個電晶體閘電極，該複數個電晶體閘電極包含至少第一端部閘電極、第二端部閘電極、和至少一個內部閘電極；形成接近該第一端部閘電極之第一虛擬閘電極；以及形成應力誘發層於該複數個電晶體閘電極和該第 一虛擬閘電極之至少一部分之上。
  15. 如申請專利範圍第14項之方法，復包括形成接近該第二端部閘電極之第二虛擬閘電極，其中，形成該應力誘發層復包括形成該應力誘發層於該第二虛擬閘電極之至少一部分之上。
  16. 如申請專利範圍第14項之方法，其中，該複數個電晶體閘電極具有關聯之圖案密度，以及形成該第一和第二虛擬閘電極包括使該第一虛擬閘電極與該第一端部閘電極隔開以維持該圖案密度。
  17. 如申請專利範圍第14項之方法，其中，形成該應力誘發層復包括形成該應力誘發層以施加壓縮應力與拉張應力之至少其中一者於界定低於該複數個電晶體閘電極之各者的通道區上。
  18. 如申請專利範圍第14項之方法，其中，該複數個電晶體閘電極和該第一虛擬閘電極係用相同的材料形成。
  19. 如申請專利範圍第14項之方法，復包括形成該第一虛擬閘電極於該半導體層上方。
  20. 如申請專利範圍第14項之方法，復包括：於該半導體層中形成鄰接於該第一端部閘電極之至少一個隔離結構；以及在該隔離結構上方形成該第一虛擬閘電極。
  21. 如申請專利範圍第14項之方法，其中，形成該應力誘發層復包括於該複數個電晶體閘電極和該第一虛擬閘電極之上形成保形應力誘發層。
  22. 如申請專利範圍第21項之方法，其中，該保形應力誘發層包括介電層。
  23. 如申請專利範圍第14項之方法，其中，形成該應力誘發層復包括：去除接近該等電晶體閘電極之各者和該第一虛擬閘電極之該半導體層之一部分，以界定複數個凹部；以及形成該應力誘發層以填滿該凹部之至少一部分。
  24. 如申請專利範圍第23項之方法，其中，形成該應力誘發層復包括磊晶生長該應力誘發層。
  25. 如申請專利範圍第24項之方法，其中，該磊晶生長之應力誘發層包括至少一個形成具有與該半導體層之晶格常數不同之晶格常數的成分。
  26. 如申請專利範圍第24項之方法，其中，該半導體層包括矽層，以及該磊晶生長之應力誘發層包括矽、以及鍺與碳之至少其中一者。
  27. 一種半導體裝置，包括：半導體層；複數個形成在該半導體層上方之電晶體閘電極，該複數個電晶體閘電極包含至少第一端部閘電極、第二端部閘電極、和至少一個內部閘電極；配置接近該第一端部閘電極之第一虛擬閘電極；以及配置在該複數個電晶體閘電極和該第一虛擬閘電 極之至少一部分之上之應力誘發層。
  28. 如申請專利範圍第27項之裝置，復包括配置接近該第二端部閘電極之第二虛擬閘電極，其中，該應力誘發層係配置在該第二虛擬閘電極之至少一部分之上。
  29. 如申請專利範圍第27項之裝置，其中，該應力誘發層包括保形層。
  30. 如申請專利範圍第27項之裝置，其中，該應力誘發層係配置在界定於該半導體層中之鄰接於該等電晶體閘電極和該第一虛擬閘電極之複數個凹部中。
  31. 如申請專利範圍第27項之裝置，其中，該應力誘發層施加壓縮應力與拉張應力之至少其中一者於界定低於該複數個電晶體閘電極之各者的通道區上。
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