CN106992173A - 包括场效应晶体管的半导体器件 - Google Patents

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Abstract

本公开涉及半导体器件。该半导体器件包括：器件隔离层，其在衬底上以限定有源区；在有源区上的第一栅电极，其在平行于衬底的顶表面的第一方向上延伸；第二栅电极，其在器件隔离层上并且在第一方向上与第一栅电极间隔开；栅间隔物，其在第一栅电极和第二栅电极之间；以及源/漏区域，其在第一栅电极的相对侧的有源区中。源/漏区域在第二方向上彼此间隔开，该第二方向平行于衬底的顶表面并且交叉第一方向，以及，当在俯视图中被观察时，第一栅电极与有源区和器件隔离层之间的边界间隔开。

Description

包括场效应晶体管的半导体器件
技术领域
本公开涉及半导体器件，并且具体地，涉及包括场效应晶体管的半导体器件。
背景技术
半导体器件可以包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路(IC)。为了满足对具有小图案尺寸和减少的设计规则的半导体器件的增长的需求，MOS-FET正被按比例缩小。MOS-FET的按比例缩小可以导致在半导体器件的操作性质上的退化。各种研究被执行以克服与半导体器件的按比例缩小相关的技术限制并且以实现高性能半导体器件。
发明内容
实施方式提供具有改善的电特性的半导体器件。实施方式还提供高可靠性的半导体器件。
根据一些实施方式，一种半导体器件可以包括：设置在衬底上以限定有源区的器件隔离层；设置在有源区上以在平行于衬底的顶表面的第一方向上延伸的第一栅电极；设置在器件隔离层上并且在第一方向上与第一栅电极间隔开的第二栅电极；在第一和第二栅电极之间的栅间隔物；以及形成在第一栅电极两侧的有源区中的源/漏区域。源/漏区域可以在第二方向上彼此间隔开，第二方向平行于衬底的顶表面并且交叉第一方向。当在俯视图中被观察时，第一栅电极可以与有源区和器件隔离层之间的边界间隔开。
根据一些实施方式，一种半导体器件可以包括：设置在衬底上以限定有源区的器件隔离层；设置在有源区上以在平行于衬底的顶表面的第一方向上延伸的第一栅电极；设置在器件隔离层上并且在第一方向上与第一栅电极间隔开的第二栅电极；以及形成在第一栅电极两侧的有源区中的源/漏区域。第一和第二栅电极可以彼此间隔开，并且有源区和器件隔离层之间的边界可以位于第一和第二栅电极之间。
根据一些实施方式，一种半导体器件可以包括：设置在衬底上以限定有源区的器件隔离层；设置在有源区上以在平行于衬底的顶表面的第一方向上延伸的第一栅电极；设置在器件隔离层上并且在第一方向上与第一栅电极间隔开的第二栅电极；以及形成在第一栅电极两侧的有源区中的源/漏区域。第二栅电极可以从器件隔离层的顶表面延伸到有源区的顶表面上以跨过有源区和器件隔离层之间的边界。
根据一些实施方式，一种半导体器件可以包括：在衬底上以限定有源区的器件隔离层；在有源区上以在平行于衬底的顶表面的第一方向上延伸的第一栅电极，第一栅电极的边缘在有源区上并且与有源区和器件隔离层之间的边界间隔开；在器件隔离层上并且在第一方向上与第一栅电极间隔开的第二栅电极；在第一栅电极和第二栅电极之间的栅间隔物；以及在第一栅电极的相对侧的有源区中的源/漏区域。
附图说明
通过参考附图详细描述示例实施方式，对本领域技术人员来说特征将变得明显，其中：
图1示出根据一些实施方式的半导体器件的俯视图。
图2示出沿图1的线A-A'截取的剖面图。
图3示出沿图1的线B-B'截取的剖面图。
图4和7示出根据一些实施方式的在制造半导体器件的方法中的阶段的俯视图。
图5和8分别示出沿图4和7的线A-A'截取的剖面图。
图6和9分别示出沿图4和7的线B-B'截取的剖面图。
图10示出根据一些实施方式的半导体器件的俯视图。
图11示出沿图10的线A-A'截取的剖面图。
图12示出沿图10的线B-B'截取的剖面图。
图13示出沿图10的线C-C'截取的剖面图。
图14示出根据一些实施方式的制造半导体器件的方法的俯视图。
图15示出沿图14的线A-A'截取的剖面图。
图16示出沿图14的线B-B'截取的剖面图。
图17示出沿图14的线C-C'截取的剖面图。
图18示出根据一些实施方式的半导体器件的俯视图。
图19示出沿图18的线A-A'截取的剖面图。
图20示出沿图18的线B-B'截取的剖面图。
图21示出沿图18的线C-C'截取的剖面图。
图22和26示出根据一些实施方式的在制造半导体器件的方法中的阶段的俯视图。
图23和27分别示出沿图22和26的线A-A'截取的剖面图。
图24和28分别示出沿图22和26的线B-B'截取的剖面图。
图25和29分别示出沿图22和26的线C-C'截取的剖面图。
具体实施方式
现将参考附图更全面地描述示例实施方式，附图中示例实施方式被示出。
图1是示出根据一些实施方式的半导体器件的俯视图。图2和3是分别沿图1的线A-A'和B-B'截取的剖面图。
参考图1至3，器件隔离层ST可以被设置在衬底100上以限定有源区ACT。衬底100可以是半导体衬底，例如硅晶片、锗晶片或硅锗晶片。有源区ACT可以具有从衬底100向上突出的结构，例如在垂直于衬底100的顶表面的方向上突出，并且可以具有由器件隔离层ST围绕或包围的侧表面。在一些实施方式中，有源区ACT可以具有与器件隔离层ST的顶表面基本共面的顶表面。
器件隔离层ST可以包括围绕有源区ACT的侧表面的第一绝缘层102、在第一绝缘层102和有源区ACT的侧表面之间的第二绝缘层104、以及在第二绝缘层104和有源区ACT的侧表面之间的第三绝缘层106。第二绝缘层104可以被设置为围绕有源区ACT的侧表面，并且可以被插置在第一绝缘层102和衬底100之间。第三绝缘层106可以被设置为围绕有源区ACT的侧表面，并且可以被插置在第二绝缘层104和衬底100之间。第二绝缘层104可以由与第一和第三绝缘层102和106的材料不同的材料形成或可以包括与第一和第三绝缘层102和106的材料不同的材料。作为一示例，第一和第三绝缘层102和106可以是硅氧化物层，并且第二绝缘层104可以是硅氮化物层。
第一栅电极G1可以被设置在有源区ACT上并且可以在平行于衬底100的顶表面的第一方向D1上延伸。第一栅电极G1可以被局部地设置，例如可以仅被局部地设置在有源区ACT的顶表面上。换言之，当在俯视图中被观察时，第一栅电极G1可以不与有源区ACT和器件隔离层ST之间的边界BD交叠。第二栅电极G2可以被设置在器件隔离层ST上以在第一方向D1上与第一栅电极G1间隔开。在一些实施方式中，第一和第二栅电极G1和G2可以彼此间隔开，并且边界BD可以位于第一和第二栅电极G1和G2之间。
栅间隔物GSP可以被设置在第一和第二栅电极G1和G2之间。栅间隔物GSP可以被设置为覆盖第一栅电极G1的第一侧表面S1，并且可以延伸到第一和第二栅电极G1和G2之间的间隔中以覆盖第二栅电极G2的第二侧表面S2。第一栅电极G1的第一侧表面S1可以在第一方向D1上面对第二栅电极G2的第二侧表面S2。栅间隔物GSP可以被设置为填充第一和第二栅电极G1和G2之间的间隔的至少一部分。在一些实施方式中，栅间隔物GSP可以被设置在有源区ACT和器件隔离层ST之间的边界BD上。换言之，栅间隔物GSP可以在第一方向D1上从第一栅电极G1的第一侧表面S1延伸跨过边界BD以覆盖第二栅电极G2的第二侧表面S2。栅间隔物GSP可以覆盖有源区ACT和器件隔离层ST的位于第一和第二栅电极G1和G2之间的顶表面。栅间隔物GSP可以延伸以覆盖第一和第二栅电极G1和G2的其它侧表面。
第一栅电介质图案110可以被设置在第一栅电极G1和有源区ACT之间。第一栅电介质图案110可以沿第一栅电极G1的底表面延伸。第一栅覆盖图案120可以被设置在第一栅电极G1的顶表面上。第一栅覆盖图案120可以沿第一栅电极G1的顶表面延伸。栅间隔物GSP可以从第一栅电极G1的侧表面延伸以覆盖第一栅电介质图案110和第一栅覆盖图案120的侧表面。第二栅电介质图案112可以被设置在第二栅电极G2和器件隔离层ST之间并且可以沿第二栅电极G2的底表面延伸。第二栅覆盖图案122可以被设置在第二栅电极G2的顶表面上并且可以沿第二栅电极G2的顶表面延伸。栅间隔物GSP可以从第二栅电极G2的侧表面延伸以覆盖第二栅电介质图案112和第二栅覆盖图案122的侧表面。
第一和第二栅电极G1和G2可以由掺杂的半导体材料形成或可以包括掺杂的半导体材料。作为一示例，第一和第二栅电极G1和G2可以由掺杂的多晶硅层形成或可以包括掺杂的多晶硅层。第一栅电极G1可以具有与衬底100的导电类型不同的导电类型。第二栅电极G2可以具有与第一栅电极G1的导电类型相同的导电类型，但是实施方式不限于此。第一和第二栅电介质图案110和112可以由氧化物材料(例如硅氧化物)的至少一种形成或可以包括氧化物材料(例如硅氧化物)的至少一种，并且第一和第二栅覆盖图案120和122可以由氮化物材料(例如硅氮化物)的至少一种形成或可以包括氮化物材料(例如硅氮化物)的至少一种。栅间隔物GSP可以由氮化物材料(例如硅氮化物)的至少一种形成或可以包括氮化物材料(例如硅氮化物)的至少一种。
源/漏区域SD可以被设置在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第二方向D2上彼此分隔开，第二方向D2平行于衬底100的顶表面并且交叉第一方向D1。源/漏区域SD的每个可以是形成在衬底100中的掺杂区域。源/漏区域SD可以具有与衬底100的导电类型不同但是与第一栅电极G1的导电类型相同的导电类型。作为一示例，衬底100的导电类型可以是n型，并且第一栅电极G1和源/漏区域SD的每个的导电类型可以是p型。换言之，第一栅电极G1和源/漏区域SD可以构成PMOS晶体管。作为另一示例，衬底100的导电类型可以是p型，并且第一栅电极G1和源/漏区域SD的每个的导电类型可以是n型。换言之，第一栅电极G1和源/漏区域SD可以构成NMOS晶体管。在某些实施方式中，第二栅电极G2可以是虚设栅电极，没有电压被施加于此。
当栅电极跨过有源区和器件隔离层之间的边界时，热电子诱导击穿(HEIP)现象，即包括栅电极的晶体管的减小的有效沟道长度和增加的泄漏电流，可以出现在有源区和器件隔离层之间的边界区域处。作为一示例，如果沟道是被形成在边界区域以导致电流流过边界区域，则邻近于边界区域的第二绝缘层104能用作电子俘获层，这样在第二绝缘层104中被俘获的电子能导致减小的有效沟道长度和增加的泄漏电流。在由HEIP现象引起的晶体管的有效沟道长度上的减小可以导致半导体器件的电特性的退化。
相反，根据实施方式，当在俯视图中被观察时，栅间隔物GSP可以被设置在有源区ACT和器件隔离层ST之间的边界BD上，并且第一栅电极G1可以被设置为与边界BD间隔开。因此，可以抑制或防止沟道被形成在有源区ACT和器件隔离层ST之间的边界区域处。换言之，可以抑制或减少穿过有源区ACT和器件隔离层ST之间的边界区域流动的电流并且因此抑制HEIP现象。结果，可以改善半导体器件的电特性。
图4和7是示出根据一些实施方式的制造半导体器件的方法中的阶段的俯视图。图5和8分别是沿图4和7的线A-A'截取的剖面图，并且图6和9分别是沿图4和7的线B-B'截取的剖面图。
参考图4至6，沟槽T可以被形成在衬底100中以限定有源区ACT。沟槽T的形成可以包括在衬底100上形成掩模图案以限定有源区ACT的位置和形状，然后使用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100。
器件隔离层ST可以被形成在沟槽T中。器件隔离层ST的形成可以包括在衬底100上顺序形成第一绝缘层102、第二绝缘层104和第三绝缘层106以填充沟槽T，例如直接在衬底100上顺序形成第一绝缘层102、第二绝缘层104和第三绝缘层106。第二绝缘层104可以被插置在衬底100和第一绝缘层102之间，并且第三绝缘层106可以被插置在衬底100和第二绝缘层104之间。器件隔离层ST的形成可以包括平坦化第一至第三绝缘层102、104和106以暴露有源区ACT的顶表面。因此，器件隔离层ST可以具有基本与有源区ACT的顶表面共面的顶表面。
第一栅电极G1可以被形成在有源区ACT上以在第一方向D1上延伸，并且第二栅电极G2可以被形成在器件隔离层ST上以在第一方向D1上与第一栅电极G1间隔开。第一和第二栅电极G1和G2的形成可以包括在衬底100上形成在第一方向D1上跨过有源区ACT和器件隔离层ST延伸的栅图案，例如连续地延伸，然后图案化栅图案以将栅图案分成第一和第二栅电极G1和G2。栅图案可以由掺杂的半导体材料(例如掺杂的硅)形成或可以包括掺杂的半导体材料(例如掺杂的硅)，并且可以被形成为具有与衬底100的导电类型不同的导电类型。在一些实施方式中，栅图案的图案化可以包括去除栅图案的形成在有源区ACT和器件隔离层ST之间的边界BD上的一部分。结果，第一和第二栅电极G1和G2可以彼此间隔开(图5)，并且有源区ACT和器件隔离层ST之间的边界BD可以被置于第一和第二栅电极G1和G2之间。
第一栅电介质图案110可以被形成在第一栅电极G1和有源区ACT之间，并且第二栅电介质图案112可以被形成在第二栅电极G2和器件隔离层ST之间。第一栅覆盖图案120和第二栅覆盖图案122可以分别被形成在第一和第二栅电极G1和G2的顶表面上。第一和第二栅电介质图案110和112的形成可以包括形成沿栅图案的底表面延伸的栅电介质图案，并且图案化栅电介质图案以将栅电介质图案分成第一和第二栅电介质图案110和112。栅电介质图案可以由例如硅氧化物层形成或可以包括例如硅氧化物层。第一和第二栅覆盖图案120和122的形成可以包括形成沿栅图案的顶表面延伸的栅覆盖图案，并且图案化栅覆盖图案以将栅覆盖图案分成第一和第二栅覆盖图案120和122。栅覆盖图案可以由例如硅氮化物层形成或可以包括例如硅氮化物层。图案化栅电介质图案、栅图案和栅覆盖图案的步骤可以以顺序蚀刻形成在衬底100上的栅覆盖图案、栅图案和栅电介质图案的方式被执行。
参考图7至9，栅间隔物GSP可以被形成为覆盖第一和第二栅电极G1和G2的侧表面。栅间隔物GSP可以被形成为填充第一和第二栅电极G1和G2之间的间隔的至少一部分。例如，栅间隔物GSP可以覆盖第一栅电极G1的第一侧表面S1，并且可以延伸到第一和第二栅电极G1和G2之间的间隔中以覆盖第二栅电极G2的第二侧表面S2。第一栅电极G1的第一侧表面S1可以在第一方向D1上面对第二栅电极G2的第二侧表面S2。在一些实施方式中，栅间隔物GSP可以被形成在有源区ACT和器件隔离层ST之间的边界BD上。例如，栅间隔物GSP可以覆盖第一和第二栅电极G1和G2的第一和第二侧表面S1和S2，并且可以包括跨过第一和第二栅电极G1和G2之间的边界BD的一部分。
栅间隔物GSP的形成可以包括在衬底100上形成覆盖第一和第二栅电介质图案110和112、第一和第二栅电极G1和G2以及第一和第二栅覆盖图案120和122的栅间隔物层，然后各向异性蚀刻栅间隔物层。栅间隔物层可以由例如硅氮化物层形成或可以包括例如硅氮化物层。例如，如图7所示，在第一栅电极G1的第一侧表面S1和第二栅电极G2的第二侧表面S2之间沿第一方向D1的距离d可以等于或小于栅间隔物层的厚度t的两倍(即d≤2t)。因此，栅间隔物层可以被形成为填充第一和第二栅电极G1和G2之间的间隔。在这种情况下，各向异性蚀刻工艺被执行以防止有源区ACT和器件隔离层ST在第一和第二栅电极G1和G2之间被暴露。例如，在各向异性蚀刻工艺完成时，栅间隔物层的一部分留在使第一和第二栅电极G1和G2彼此分开的间隔的底部上，例如在整个底部上，从而有源区ACT和器件隔离层ST在第一和第二栅电极G1和G2之间不被暴露。换言之，第一和第二栅电极G1和G2之间的边界BD在各向异性蚀刻工艺完成时不被暴露。然而，如图7所示，各向异性蚀刻工艺可以被执行以暴露第一和第二栅覆盖图案120和122的顶表面、有源区ACT的在第一栅电极G1两侧的顶表面、以及器件隔离层ST的在第二栅电极G2两侧的顶表面。
再参考图1至3，源/漏区域SD可以被形成在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第二方向D2上彼此间隔开，并且第一栅电极G1可以被插置在源/漏区域SD之间。源/漏区域SD的形成可以包括在衬底100上执行离子注入工艺。源/漏区域SD可以具有与衬底100的导电类型不同但是与第一栅电极G1的导电类型相同的导电类型。
此后，栅接触可以被形成以向第一栅电极G1施加栅电压，并且源/漏接触可以被形成以向源/漏区域SD施加源/漏电压。在某些实施方式中，第二栅电极G2可以是虚设栅电极，没有电压被施加于此。例如，第二栅电极G2可以处于电隔离状态。
图10是示出根据一些实施方式的半导体器件的俯视图。图11、12和13分别是沿图10的线A-A'、B-B'和C-C'截取的剖面图。为了简明的描述，先前参考图1至3描述的元件可以由类似或相同的附图标记确定而不重复其重叠的描述。
参考图10至13，器件隔离层ST可以被设置在衬底100上以限定有源区ACT。器件隔离层ST可以包括围绕有源区ACT的侧表面的第一绝缘层102、在第一绝缘层102和有源区ACT的侧表面之间的第二绝缘层104、以及在第二绝缘层104和有源区ACT的侧表面之间的第三绝缘层106。
第一栅电极G1可以被设置在有源区ACT上以在第一方向D1上延伸。第一栅电极G1可以被局部地设置在有源区ACT的顶表面上。换言之，当在俯视图中被观察时，第一栅电极G1可以不与有源区ACT和器件隔离层ST之间的边界BD交叠。第二栅电极G2可以被设置在器件隔离层ST上以在第一方向D1上与第一栅电极G1间隔开。第二栅电极G2可以从器件隔离层ST的顶表面延伸到有源区ACT的顶表面，并且因此可以跨过有源区ACT和器件隔离层ST之间的边界BD。例如，第二栅电极G2可以包括位于有源区ACT和器件隔离层ST之间的边界BD上的一部分。
栅间隔物GSP可以被设置在第一和第二栅电极G1和G2之间。栅间隔物GSP可以覆盖第一栅电极G1的第一侧表面S1，并且可以延伸到第一和第二栅电极G1和G2之间的间隔中以覆盖第二栅电极G2的第二侧表面S2。第一栅电极G1的第一侧表面S1可以在第一方向D1上面对第二栅电极G2的第二侧表面S2。因此，有源区ACT的顶表面的位于第一和第二栅电极G1和G2之间的一部分可以由栅间隔物GSP覆盖。栅间隔物GSP可以延伸以覆盖第一和第二栅电极G1和G2的其它侧表面。
第一栅电介质图案110可以被设置在第一栅电极G1和有源区ACT之间以沿第一栅电极G1的底表面延伸。第一栅覆盖图案120可以被设置在第一栅电极G1的顶表面上并且沿着第一栅电极G1的顶表面设置。第二栅电介质图案112可以被设置在第二栅电极G2和器件隔离层ST之间。第二栅电介质图案112可以沿第二栅电极G2的底表面延伸并且可以被插置在第二栅电极G2和有源区ACT之间。第二栅覆盖图案122可以被设置在第二栅电极G2的顶表面上并且沿着第二栅电极G2的顶表面设置。栅间隔物GSP可以从第一栅电极G1的侧表面延伸以覆盖第一栅电介质图案110和第一栅覆盖图案120的侧表面。此外，栅间隔物GSP可以从第二栅电极G2的侧表面延伸以覆盖第二栅电介质图案112和第二栅覆盖图案122的侧表面。
第一和第二栅电极G1和G2可以由掺杂的半导体材料形成或可以包括掺杂的半导体材料。第二栅电极G2可以具有与第一栅电极G1的导电类型相同的导电类型，并且第一和第二栅电极G1和G2可以具有与衬底100的导电类型不同的导电类型。
源/漏区域SD可以被设置在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第一方向D1上延伸以被设置在第二栅电极G2两侧的有源区ACT中。源/漏区域SD可以在第二方向D2上彼此间隔开。源/漏区域SD可以具有与衬底100的导电类型不同但是与第一和第二栅电极G1和G2的导电类型相同的导电类型。
作为一示例，衬底100的导电类型可以是n型，并且第一和第二栅电极G1和G2以及源/漏区域SD的每个的导电类型可以是p型。例如，第一栅电极G1和源/漏区域SD可以构成第一PMOS晶体管，并且第二栅电极G2和源/漏区域SD可以构成第二PMOS晶体管。在这种情况下，第一和第二PMOS晶体管的阈值电压(Vth1和Vth2)可以是负的(即Vth1<0并且Vth2<0)。
施加到第一栅电极G1的第一栅电压V1可以低于第一PMOS晶体管的阈值电压Vth1(即V1<Vth1<0)。在这种情况下，沟道可以被形成在第一PMOS晶体管的有源区ACT中。也就是，第一栅电压V1的绝对值可以大于第一PMOS晶体管的阈值电压Vth1的绝对值。施加到第二栅电极G2的第二栅电压V2可以高于第二PMOS晶体管的阈值电压Vth2(即Vth2<V2)。在这种情况下，可以防止沟道被形成在第二PMOS晶体管的有源区ACT中。例如，第二栅电压V2可以是负电压，其高于第二PMOS晶体管的阈值电压Vth2(即Vth2<V2<0)，或者是零或正电压(即0≤V2)。在第二栅电压V2是负电压的情况下，第二栅电压V2的绝对值可以小于第二PMOS晶体管的阈值电压Vth2的绝对值。
在某些实施方式中，衬底100的导电类型可以是p型，并且第一和第二栅电极G1和G2以及源/漏区域SD的每个的导电类型可以是n型。例如，第一栅电极G1和源/漏区域SD可以构成第一NMOS晶体管，并且第二栅电极G2和源/漏区域SD可以构成第二NMOS晶体管。在这种情况下，第一和第二NMOS晶体管的阈值电压Vth1和Vth2可以是正的(即0<Vth1并且0<Vth2)。
在这种情况下，施加到第一栅电极G1的第一栅电压V1可以高于第一NMOS晶体管的阈值电压Vth1(即0<Vth1<V1)。结果，沟道可以被形成在第一NMOS晶体管的有源区ACT中。施加到第二栅电极G2的第二栅电压V2可以低于第二NMOS晶体管的阈值电压Vth2(即V2<Vth2)。在这种情况下，可以防止沟道被形成在第二NMOS晶体管的有源区ACT中。换言之，第二栅电压V2可以是正电压，其低于第二NMOS晶体管的阈值电压Vth2(即0<V2<Vth2)，或者是零或负电压(即V2≤0)。
根据本实施方式，当在俯视图中被观察时，第一栅电极G1可以不交叠有源区ACT和器件隔离层ST的边界BD，并且第二栅电极G2可以被形成在有源区ACT和器件隔离层ST之间的边界BD上。此外，通过控制施加到第二栅电极G2的电压(即第二栅电压V2)，可以减少或防止在第二栅电极G2下面的有源区ACT中的沟道形成。换言之，可以减少或防止在有源区ACT和器件隔离层ST之间的边界区域处的电流流动，从而减少或防止HEIP现象。这使得能够改善包括第一和第二栅电极G1和G2的半导体器件的电特性。
图14是示出根据一些实施方式的制造半导体器件的方法的俯视图。图15、16和17分别是沿图14的线A-A'、B-B'和C-C'截取的剖面图。为了简明的描述，先前参考图4至9描述的元件或步骤可以由类似或相同的附图标记确定而不重复其重叠的描述。
参考图14至17，沟槽T可以被形成在衬底100中以限定有源区ACT。器件隔离层ST可以被形成在沟槽T中。器件隔离层ST的形成可以包括在衬底100上顺序形成第一绝缘层102、第二绝缘层104和第三绝缘层106以填充沟槽T。第二绝缘层104可以被插置在衬底100和第一绝缘层102之间，并且第三绝缘层106可以被插置在衬底100和第二绝缘层104之间。器件隔离层ST的形成可以包括平坦化第一至第三绝缘层102、104和106以暴露有源区ACT的顶表面。
第一栅电极G1可以被形成在有源区ACT上以在第一方向D1上延伸，并且第二栅电极G2可以被形成在器件隔离层ST上以在第一方向D1上与第一栅电极G1间隔开。第二栅电极G2可以被形成为从器件隔离层ST的顶表面延伸到有源区ACT的顶表面，从而跨过有源区ACT和器件隔离层ST之间的边界BD。第一和第二栅电极G1和G2的形成可以包括在衬底100上形成在第一方向D1上跨过有源区ACT和器件隔离层ST延伸的栅图案，然后图案化栅图案以将栅图案分成第一和第二栅电极G1和G2。栅图案可以由掺杂的半导体材料(例如掺杂的硅)形成或者可以包括掺杂的半导体材料(例如掺杂的硅)，并且可以被形成为具有与衬底100的导电类型不同的导电类型。栅图案的图案化可以包括去除栅图案的与有源区ACT交叠的一部分。因此，第二栅电极G2可以被形成在有源区ACT和器件隔离层ST之间的边界BD上。第一和第二栅电极G1和G2可以具有相同导电类型。
第一栅电介质图案110可以被形成在第一栅电极G1和有源区ACT之间，并且第二栅电介质图案112可以被形成在第二栅电极G2和器件隔离层ST之间。第二栅电介质图案112可以沿第二栅电极G2的底表面延伸，并且因此其可以包括插置在第二栅电极G2和有源区ACT之间的一部分。第一栅覆盖图案120和第二栅覆盖图案122可以分别被形成在第一和第二栅电极G1和G2的顶表面上。第一和第二栅电介质图案110和112以及第一和第二栅覆盖图案120和122可以以与先前参考图4至9描述的方法基本相同的方式被形成。
再参考图10至13，栅间隔物GSP可以被形成为覆盖第一和第二栅电极G1和G2的侧表面。栅间隔物GSP可以被形成为填充第一和第二栅电极G1和G2之间的间隔的至少一部分。例如，栅间隔物GSP可以覆盖第一栅电极G1的第一侧表面S1，并且可以延伸到第一和第二栅电极G1和G2之间的间隔中以覆盖第二栅电极G2的第二侧表面S2。第一栅电极G1的第一侧表面S1可以在第一方向D1上面对第二栅电极G2的第二侧表面S2。有源区ACT的顶表面的位于第一和第二栅电极G1和G2之间的一部分可以由栅间隔物GSP覆盖。栅间隔物GSP可以以与先前参考图4至9描述的方法基本相同的方式被形成。
源/漏区域SD可以被形成在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第一方向D1上延伸并且可以被形成在第二栅电极G2两侧的有源区ACT中。源/漏区域SD的形成可以包括在衬底100上执行离子注入工艺。源/漏区域SD可以具有与衬底100的导电类型不同但是与第一和第二栅电极G1和G2的导电类型相同的导电类型。
此后，栅接触可以被形成以分别向第一和第二栅电极G1和G2施加栅电压，并且源/漏接触可以被形成以向源/漏区域SD施加源/漏电压。
图18是示出根据一些实施方式的半导体器件的俯视图。图19、20和21分别是沿图18的线A-A'、B-B'和C-C'截取的剖面图。为了简明的描述，先前参考图10至13描述的元件可以由类似或相同的附图标记确定而不重复其重叠的描述。
参考图18至21，第一和第二栅电极G1和G2可以由掺杂的半导体材料形成或可以包括掺杂的半导体材料。第二栅电极G2可以具有与第一栅电极G1的导电类型不同的导电类型。第一栅电极G1可以具有与衬底100的导电类型不同的导电类型，并且第二栅电极G2可以具有与衬底100的导电类型相同的导电类型。
源/漏区域SD可以被设置在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第一方向D1上延伸以被设置在第二栅电极G2两侧的有源区ACT中。源/漏区域SD可以在第二方向D2上彼此间隔开。源/漏区域SD可以具有与衬底100的导电类型不同的导电类型。源/漏区域SD可以具有与第一栅电极G1的导电类型相同的导电类型，并且可以具有与第二栅电极G2的导电类型不同的导电类型。
作为一示例，衬底100和第二栅电极G2的每个的导电类型可以是n型，并且第一栅电极G1和源/漏区域SD的每个的导电类型可以是p型。换言之，第一栅电极G1和源/漏区域SD可以构成具有p型栅电极的第一PMOS晶体管，并且第二栅电极G2和源/漏区域SD可以构成具有n型栅电极的第二PMOS晶体管。在这种情况下，第一和第二PMOS晶体管可以具有负阈值电压Vth1和Vth2(即Vth1<0并且Vth2<0)，并且第二PMOS晶体管的阈值电压Vth2可以低于第一PMOS晶体管的阈值电压Vth1(即Vth2<Vth1<0)。换言之，第二PMOS晶体管的阈值电压Vth2的绝对值可以大于第一PMOS晶体管的阈值电压Vth1的绝对值。
施加到第一栅电极G1的第一栅电压V1可以低于第一PMOS晶体管的阈值电压Vth1(即V1<Vth1<0)。在这种情况下，沟道可以被形成在第一PMOS晶体管的有源区ACT中。也就是，第一栅电压V1的绝对值可以大于第一PMOS晶体管的阈值电压Vth1的绝对值。施加到第二栅电极G2的第二栅电压V2可以高于第二PMOS晶体管的阈值电压Vth2(即Vth2<V2)。在这种情况下，可以防止沟道被形成在第二PMOS晶体管的有源区ACT中。例如，第二栅电压V2可以是负电压，其高于第二PMOS晶体管的阈值电压Vth2(即Vth2<V2<0)，或者是零或正电压(即0≤V2)。在第二栅电压V2是负电压的情况下，第二栅电压V2的绝对值可以小于第二PMOS晶体管的阈值电压Vth2的绝对值。
作为另一示例，衬底100和第二栅电极G2的每个的导电类型可以是p型，并且第一栅电极G1和源/漏区域SD的每个的导电类型可以是n型。例如，第一栅电极G1和源/漏区域SD可以构成具有n型栅电极的第一NMOS晶体管，并且第二栅电极G2和源/漏区域SD可以构成具有p型栅电极的第二NMOS晶体管。在这种情况下，第一和第二NMOS晶体管可以具有正阈值电压Vth1和Vth2(即0<Vth1并且0<Vth2)，并且第二NMOS晶体管的阈值电压Vth2可以高于第一NMOS晶体管的阈值电压Vth1(即0<Vth1<Vth2)。
施加到第一栅电极G1的第一栅电压V1可以高于第一NMOS晶体管的阈值电压Vth1(即0<Vth1<V1)。在这种情况下，沟道可以被形成在第一NMOS晶体管的有源区ACT中。施加到第二栅电极G2的第二栅电压V2可以低于第二NMOS晶体管的阈值电压Vth2(即V2<Vth2)。在这种情况下，可以防止沟道被形成在第二NMOS晶体管的有源区ACT中。换言之，第二栅电压V2可以是正电压，其低于第二NMOS晶体管的阈值电压Vth2(即0<V2<Vth2)，或者是零或负电压(即V2≤0)。
根据本实施方式，第二栅电极G2可以具有与第一栅电极G1的导电类型不同的导电类型，并且因此由第一和第二栅电极G1和G2控制的晶体管可以具有不同的阈值电压。因此，即使当第一和第二栅电极G1和G2被施加有相同的电压(即V1＝V2)时，也可以防止沟道被形成在第二栅电极G2下面的有源区ACT中。换言之，可以防止电流流动在有源区ACT和器件隔离层ST之间的边界区域处产生并且因此防止HEIP现象。这使得能够改善包括第一和第二栅电极G1和G2的半导体器件的电特性。
图22和26是示出根据一些实施方式的制造半导体器件的方法的俯视图。图23和27分别是沿图22和26的线A-A'截取的剖面图，图24和28分别是沿图22和26的线B-B'截取的剖面图，并且图25和29分别是沿图22和26的线C-C'截取的剖面图。为了简明的描述，先前参考图14至17描述的元件或步骤可以由类似或相同的附图标记确定而不重复其重叠的描述。
参考图22至25，栅图案130可以被形成为跨过有源区ACT和器件隔离层ST并且在第一方向D1上延伸。栅图案130可以被形成为跨过有源区ACT和器件隔离层ST之间的边界BD。栅图案130可以包括第一和第二部分P1和P2，它们的导电类型彼此不同。第一部分P1可以是第一导电类型的掺杂区域，并且第二部分P2可以是第二导电类型的掺杂区域。第一和第二导电类型中的一个可以是p型，并且另一个可以是n型。栅图案130的第一部分P1可以被设置在有源区ACT上，并且栅图案130的第二部分P2可以被设置在有源区ACT和器件隔离层ST之间的边界BD上。栅电介质图案114可以被形成在栅图案130和衬底100之间。栅电介质图案114可以沿栅图案130的底表面延伸。沿栅图案130的顶表面延伸的栅覆盖图案124可以被形成在栅图案130的顶表面上。
栅电介质图案114和栅图案130的形成可以包括在衬底100上形成栅电介质层，在栅电介质层上形成第一导电类型的栅层，在栅层上形成掩模图案以限定暴露栅层的顶表面的一部分的开口，使用掩模图案作为离子注入掩模将第二导电类型的杂质注入到栅层中，去除掩模图案，在栅层上形成栅覆盖图案124以限定栅图案的位置和形状，以及然后使用栅覆盖图案124作为蚀刻掩模顺序蚀刻栅层和栅电介质层。
参考图26至29，图案化工艺可以被执行以将栅图案130分成第一栅电极G1和第二栅电极G2。栅图案130的图案化可以包括从第一和第二部分P1和P2之间的边界去除栅图案130的一部分。在一些实施方式中，第一栅电极G1可以包括栅图案130的第一部分P1，并且第二栅电极G2可以包括栅图案130的第二部分P2。换言之，第一和第二栅电极G1和G2可以具有彼此不同的导电类型。第一栅电极G1可以被设置在有源区ACT上以在第一方向D1上延伸。第一栅电极G1可以被局部地形成在有源区ACT的顶表面上。换言之，当在俯视图中被观察时，第一栅电极G1可以不与有源区ACT和器件隔离层ST之间的边界BD交叠。第二栅电极G2可以被设置在器件隔离层ST上并且可以在第一方向D1上与第一栅电极G1分隔开。第二栅电极G2可以被形成为从器件隔离层ST的顶表面延伸到有源区ACT的顶表面，从而跨过有源区ACT和器件隔离层ST之间的边界BD。
栅电介质图案114可以被图案化以形成彼此间隔开的第一栅电介质图案110和第二栅电介质图案112。第一栅电介质图案110可以被插置在第一栅电极G1和有源区ACT之间。第二栅电介质图案112可以被插置在第二栅电极G2和器件隔离层ST之间，并且在某些实施方式中，第二栅电介质图案112可以沿第二栅电极G2的底表面延伸，从而包括插置在第二栅电极G2和有源区ACT之间的一部分。栅覆盖图案124可以被图案化以形成彼此间隔开的第一栅覆盖图案120和第二栅覆盖图案122。第一和第二栅覆盖图案120和122可以分别被形成在第一和第二栅电极G1和G2的顶表面上，并且可以分别沿第一和第二栅电极G1和G2的顶表面延伸。图案化栅电介质图案114、栅图案130和栅覆盖图案124的步骤可以以顺序蚀刻形成在衬底100上的栅覆盖图案124、栅图案130和栅电介质图案114的方式被执行。
再参考图18至21，栅间隔物GSP可以被形成为覆盖第一和第二栅电极G1和G2的侧表面。栅间隔物GSP可以被形成为填充第一和第二栅电极G1和G2之间的间隔。有源区ACT的顶表面的位于第一和第二栅电极G1和G2之间的一部分可以由栅间隔物GSP覆盖。
源/漏区域SD可以被形成在第一栅电极G1两侧的有源区ACT中。源/漏区域SD可以在第一方向D1上延伸并且可以被形成在第二栅电极G2两侧的有源区ACT中。源/漏区域SD的形成可以包括在衬底100上执行离子注入工艺。源/漏区域SD可以具有与衬底100和第二栅电极G2的导电类型不同但是与第一栅电极G1的导电类型相同的导电类型。
根据一些实施方式，在有源区和器件隔离层之间的边界区域处的沟道形成可以被抑制或防止。换言之，穿过有源区和器件隔离层之间的边界区域流动的电流可以被抑制或防止，因此抑制或防止热电子诱导击穿(HEIP)现象，其导致在有源区和器件隔离层之间的边界区域处晶体管具有减小的有效沟道长度。因此，通过抑制或防止HEIP，半导体器件的电特性和/或操作特性(例如可靠性)可以被改善。
示例实施方式已经在此被公开，并且尽管具体术语被使用，但是它们仅在一般的和描述性的意义上被使用和被解释而不是为了限制的目的。在一些情况下，如同对本领域普通技术人员是明显的那样，在本申请的提交时，有关特定实施方式描述的特征、特性和/或元件可以被单独使用或可以与有关其它实施方式描述的特征、特性和/或元件结合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离如所附权利要求中阐述的本发明的精神和范围。
2016年1月5日在韩国知识产权局提交的题为“包括场效应晶体管的半导体器件”的韩国专利申请第10-2016-0001001号通过全文引用合并于此。

Claims (25)

1.一种半导体器件，包括：
器件隔离层，其在衬底上以限定有源区；
在所述有源区上的第一栅电极，其在平行于所述衬底的顶表面的第一方向上延伸；
第二栅电极，其在所述器件隔离层上并且在所述第一方向上与所述第一栅电极间隔开；
栅间隔物，其在所述第一栅电极和所述第二栅电极之间；以及
源/漏区域，其在所述第一栅电极的相对侧的所述有源区中，
其中所述源/漏区域在第二方向上彼此间隔开，所述第二方向平行于所述衬底的所述顶表面并且交叉所述第一方向，以及
其中，当在俯视图中被观察时，所述第一栅电极与所述有源区和所述器件隔离层之间的边界间隔开。
2.如权利要求1所述的半导体器件，其中：
所述栅间隔物覆盖所述第一栅电极的侧表面并且延伸到所述第一栅电极和所述第二栅电极之间的间隔中以覆盖所述第二栅电极的侧表面，以及
所述第一栅电极的所述侧表面在所述第一方向上面对所述第二栅电极的所述侧表面。
3.如权利要求2所述的半导体器件，其中所述栅间隔物跨过所述有源区和所述器件隔离层之间的所述边界。
4.如权利要求3所述的半导体器件，其中所述第二栅电极是虚设栅电极，没有电压被施加到所述第二栅电极。
5.如权利要求1所述的半导体器件，其中所述第二栅电极从所述器件隔离层的顶表面延伸到所述有源区的顶表面上以跨过所述有源区和所述器件隔离层之间的所述边界。
6.如权利要求5所述的半导体器件，其中所述第二栅电极具有与所述第一栅电极的导电类型相同的导电类型。
7.如权利要求6所述的半导体器件，其中所述源/漏区域延伸到在所述第二栅电极的相对侧处的所述有源区中并且具有与所述第一栅电极和所述第二栅电极的导电类型相同的导电类型。
8.如权利要求7所述的半导体器件，其中：
所述第一栅电极和所述第二栅电极分别是第一PMOS晶体管和第二PMOS晶体管的栅电极，以及
施加到所述第二栅电极的栅电压高于所述第二PMOS晶体管的阈值电压。
9.如权利要求7所述的半导体器件，其中：
所述第一栅电极和所述第二栅电极分别是第一NMOS晶体管和第二NMOS晶体管的栅电极，以及
施加到所述第二栅电极的栅电压低于所述第二NMOS晶体管的阈值电压。
10.如权利要求5所述的半导体器件，其中所述第二栅电极具有与所述第一栅电极的导电类型不同的导电类型。
11.如权利要求10所述的半导体器件，其中所述源/漏区域延伸到在所述第二栅电极的相对侧处的所述有源区中并且具有与所述第一栅电极的导电类型相同的导电类型。
12.如权利要求11所述的半导体器件，其中所述衬底具有与所述第二栅电极的导电类型相同的导电类型。
13.如权利要求12所述的半导体器件，其中所述第一栅电极的导电类型是p型，以及所述第二栅电极的导电类型是n型。
14.如权利要求13所述的半导体器件，其中所述第一栅电极和所述第二栅电极分别是第一PMOS晶体管和第二PMOS晶体管的栅电极，以及
所述第二PMOS晶体管的阈值电压的绝对值大于所述第一PMOS晶体管的阈值电压的绝对值。
15.如权利要求14所述的半导体器件，其中施加到所述第二栅电极的栅电压高于所述第二PMOS晶体管的所述阈值电压。
16.如权利要求12所述的半导体器件，其中所述第一栅电极的导电类型是n型，以及所述第二栅电极的导电类型是p型。
17.如权利要求16所述的半导体器件，其中：
所述第一栅电极和所述第二栅电极分别是第一NMOS晶体管和第二NMOS晶体管的栅电极，以及
所述第二NMOS晶体管的阈值电压高于所述第一NMOS晶体管的阈值电压。
18.如权利要求17所述的半导体器件，其中施加到所述第二栅电极的栅电压低于所述第二NMOS晶体管的所述阈值电压。
19.如权利要求1所述的半导体器件，其中所述栅间隔物覆盖所述第一栅电极的侧表面和所述第二栅电极的侧表面，并且填充所述第一栅电极和所述第二栅电极之间的间隔。
20.如权利要求1所述的半导体器件，其中：
所述器件隔离层在限定所述有源区的沟槽中，
所述器件隔离层包括在所述沟槽中的第一绝缘层和在所述第一绝缘层和所述有源区之间的第二绝缘层，以及
所述第二绝缘层包括与所述第一绝缘层不同的材料。
21.如权利要求20所述的半导体器件，其中所述第一绝缘层是氧化物层，以及所述第二绝缘层是氮化物层。
22.一种半导体器件，包括：
器件隔离层，其在衬底上以限定有源区；
在所述有源区上的第一栅电极，其在平行于所述衬底的顶表面的第一方向上延伸；
第二栅电极，其在所述器件隔离层上并且在所述第一方向上与所述第一栅电极间隔开；以及
源/漏区域，其在所述第一栅电极的相对侧的所述有源区中，
其中所述第一栅电极和所述第二栅电极彼此间隔开，以及所述有源区和所述器件隔离层之间的边界在所述第一栅电极和所述第二栅电极之间。
23.一种半导体器件，包括：
器件隔离层，其在衬底上以限定有源区；
在所述有源区上的第一栅电极，其在平行于所述衬底的顶表面的第一方向上延伸；
第二栅电极，其在所述器件隔离层上并且在所述第一方向上与所述第一栅电极间隔开；以及
源/漏区域，其在所述第一栅电极的相对侧的所述有源区中，
其中所述第二栅电极从所述器件隔离层的顶表面延伸到所述有源区的顶表面上以跨过所述有源区和所述器件隔离层之间的边界。
24.一种半导体器件，包括：
器件隔离层，其在衬底上以限定有源区；
在所述有源区上的第一栅电极，其在平行于所述衬底的顶表面的第一方向上延伸，所述第一栅电极的边缘在所述有源区上并且与所述有源区和所述器件隔离层之间的边界间隔开；
第二栅电极，其在所述器件隔离层上并且在所述第一方向上与所述第一栅电极间隔开；
栅间隔物，其在所述第一栅电极和所述第二栅电极之间；以及
源/漏区域，其在所述第一栅电极的相对侧的所述有源区中。
25.如权利要求24所述的半导体器件，其中所述栅间隔物的至少一部分覆盖所述有源区和所述器件隔离层之间的所述边界。
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