KR20020096684A - 트랜지스터의 게이트 라인 구조 - Google Patents

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KR20020096684A
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곽병일
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주식회사 하이닉스반도체
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract

본 발명은 트랜지스터의 게이트 라인 구조에 관한 것으로, 특히 이 구조는 소자 영역과 소자 분리 영역의 경계에 배치된 게이트 라인이 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝하거나, 소자 영역과 소자 분리 영역의 경계에 배치된 게이트 라인 상부 또는 하부에 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝된 보조 게이트 라인을 더 포함한다.
그러므로, 본 발명은 소자 분리 영역의 경계와 오버랩되는 게이트 라인을 설정된 폭보다 넓게 함으로써 게이트 라인과 소자분리막의 에지사이에 일어나는 험프 현상을 방지하여 트랜지스터의 문턱 전압을 높일 수 있다.

Description

트랜지스터의 게이트 라인 구조{Gate line structure of transistor}
본 발명은 반도체 기술에 관한 것으로서, 특히 소자분리막 에지에서 발생하는 험프 현상을 방지할 수 있는 트랜지스터의 게이트 라인 구조에 관한 것이다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 로커스(LOCalOxidation of Silicon: 이하 LOCOS라 함) 기술이 최근까지 주종을 이루었다. 그러나, 상기 LOCOS 기술은 소자분리막의측면확산 및 버즈비크(bird's beak)에 의해 소자분리영역의 폭을 감소시킬 수 없었다. 따라서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 대용량의 메모리소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 따라, 새로운 소자분리기술의 필요성과 식각(etching) 기술의 발달로 반도체기판에 폭 1Å이하, 깊이가 수십 내지수백Å 정도의 트렌치를 형성하여 소자간을 전기적으로 분리할 수 있는 트렌치(trench) 구조의 소자분리 기술이 나오게되었다. 더욱이, 최근에는 웨이퍼기판에 가해지는 스트레스를 크게 줄이면서 트렌치 소자분리막의 문제점을 개선한 STI(ShallowTrench Isolation) 공정이 등장하게 되었다. STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 화학기상증착법으로 산화막을 증착하고서 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 불필요한산화막을 식각하여 소자분리막을 형성하는 기술이다. 그러나, STI의 식각 제조 공정시 기판의 소자 영역(active)과 소자 분리 영역(isolation)의 경계에서 소자분리막의 에지 부분이 과도하게 식각되는 모트(moat)가 발생하게 된다.
도 1은 일반적인 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도이다. 도 1에 도시된 바와 같이, 게이트 라인(14)은 소자 영역(10)뿐만 아니라 그 경계(18)를 지나서 소자 분리 영역(12)까지 형성된다. 그런데, 이 소자 영역(10)과 소자분리 영역(12)의 경계(18)의 게이트 라인에서 험프(hump) 현상이 발생하게 된다. 이러한 험프 현상은 소자분리막의 에지부분에서 전기장이 집중되어 항복전압이 낮아지고 트랜지스터가 문턱 전압 아래에서 턴온되어 전류가 흐르게 된다. STI 소자분리막의 모트 영역에서 게이트산화막이 얇아질 경우 심각해진다. 도 1에서 미설명된 도면 부호 16은 콘택 전극을 나타낸 것이다.
그러므로, 반도체 소자의 고집적화로 소자의 선폭이 축소됨에 따라 INWE(inverse narrow width effect)에 의해 험프 현상이 심각해질 수 있고 오프 상태에서도 전류가 많이 흐르게 되면 결국 트랜지스터가 오작동하는 등 전기적인 특성이 저하된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자 영역과 소자 분리 영역의 경계와 오버랩되는 게이트 라인을 설정된 폭보다 넓게 하여 문턱 전압을 높임으로써 소자분리막 에지에서 발생하는 험프 현상을 방지할 수 있는 트랜지스터의 게이트 라인 구조를 제공하는데 있다.
도 1은 일반적인 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도,
도 2는 본 발명의 일 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도,
도 3은 본 발명의 다른 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도,
도 4는 본 발명의 또 다른 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 소자 영역 12 : 소자 분리 영역
14 : 게이트 라인 16 : 콘택 전극
18 : 소자 영역과 소자분리 영역의 경계
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 소자 영역과 소자 분리 영역의 경계를 지나가는 게이트 라인에 있어서, 소자 영역과 소자 분리 영역의 경계에 배치된 게이트 라인이 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝된 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판의 소자 영역과 소자 분리 영역의 경계를 지나가는 게이트 라인에 있어서, 소자 영역과 소자 분리 영역의 경계에 배치된 게이트 라인 상부 또는 하부에 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝된 보조 게이트 라인을 더 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도이다. 도 2에 도시된 바와 같이, 본 발명에 따른 트랜지스터의 게이트 라인 구조의 일 실시예는 다음과 같다.
일 실시예에 따른 게이트 라인(14)은 소자 영역(10)과 소자 분리 영역(12)에서는 종래와 동일하게 설정된 폭으로 배치되나, 소자 영역(10)와 소자 분리 영역(12)의 경계를 지나는 부분에서는 게이트 라인(20)이 설정된 소정 폭보다 넓게 패터닝되어 있다. 바람직하게는, 소자 영역(10)과 소자 분리 영역(12)의 경계에 있는 게이트 라인(20)은 설정된 게이트 라인(14)의 폭보다 10%∼100% 넓다.
그러므로, 소자분리막의 에지에서 모트가 발생하더라도 경계 부위에 있는 게이트 라인(20)에 의해 트랜지스터의 문턱 전압을 높인다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 트랜지스터는 상술한 일 실시예와 다르게, 소자 영역(10)의 경계뿐만 아니라 소자 분리 영역(12)까지 보조 게이트 라인(22)을 배치할 수 있다. 이 보조 게이트 라인(22)은 게이트 라인(14)의 상부 또는 하부에 설정된 게이트 라인(14)의 폭보다 소정 폭(10%∼100% ) 넓게 패터닝된다. 여기서, 보조 게이트 라인(22)의 패턴은 사각형 구조이다.
도 4는 본 발명의 또 다른 실시예에 따른 트랜지스터의 게이트 라인 구조를 나타낸 레이아웃도이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 트랜지스터는 상술한 도 3의 실시예와 동일하게 소자 영역(10)의 경계뿐만 아니라 소자 분리 영역(12)까지 보조 게이트 라인(24)을 배치한 것이다. 그러나, 이 보조 게이트 라인(24)의 패턴은 사다리꼴 구조를 갖는다. 이때, 사다리꼴 패턴(24)은 소자 영역(10)쪽 길이보다 소자 분리 영역(12)쪽이 넓어야만 한다.
이상 설명한 바와 같이, 본 발명은 소자 영역과 소자 분리 영역의 경계와 오버랩되는 게이트 라인을 설정된 폭보다 넓게 함으로써 게이트 라인과 소자분리막의 에지사이에 일어나는 험프 현상을 방지하여 트랜지스터의 문턱 전압을 높일 수 있어 반도체 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (6)

  1. 반도체 기판의 소자 영역과 소자 분리 영역의 경계를 지나가는 게이트 라인에 있어서,
    상기 소자 영역과 소자 분리 영역의 경계에 배치된 상기 게이트 라인이 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝된 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
  2. 제 1항에 있어서, 상기 경계뿐만 아니라 상기 경계영역에서 소자 분리 영역까지 상기 게이트 라인의 폭이 넓게 패터닝된 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
  3. 제 1항 또는 제 2항에 있어서, 상기 경계 영역의 게이트 라인의 폭은 설정된 게이트 라인의 폭보다 10%∼100% 넓은 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
  4. 반도체 기판의 소자 영역과 소자 분리 영역의 경계를 지나가는 게이트 라인에 있어서,
    상기 소자 영역과 소자 분리 영역의 경계에 배치된 상기 게이트 라인 상부 또는 하부에 설정된 게이트 라인의 폭보다 소정 폭 넓게 패터닝된 보조 게이트 라인을 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
  5. 제 4항에 있어서, 상기 경계뿐만 아니라 상기 경계영역에서 소자 분리 영역까지 상기 보조 게이트 라인의 폭이 넓게 패터닝된 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
  6. 제 4항 또는 제 5항에 있어서, 상기 경계 영역의 보조 게이트 라인의 폭은 설정된 게이트 라인의 폭보다 10%∼100% 넓은 것을 특징으로 하는 트랜지스터의 게이트 라인 구조.
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Cited By (2)

* Cited by examiner, † Cited by third party
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CN111048524A (zh) * 2019-11-26 2020-04-21 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130774A (ja) * 1990-09-21 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04254381A (ja) * 1991-02-06 1992-09-09 Hitachi Ltd 半導体集積回路装置
JP2000114536A (ja) * 1998-10-06 2000-04-21 Mitsubishi Electric Corp Ｓｏｉ半導体デバイス

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04130774A (ja) * 1990-09-21 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
JPH04254381A (ja) * 1991-02-06 1992-09-09 Hitachi Ltd 半導体集積回路装置
JP2000114536A (ja) * 1998-10-06 2000-04-21 Mitsubishi Electric Corp Ｓｏｉ半導体デバイス

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10141400B2 (en) 2016-01-05 2018-11-27 Samsung Electronics Co., Ltd. Semiconductor devices including field effect transistors with dummy gates on isolation
CN111048524A (zh) * 2019-11-26 2020-04-21 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示面板

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