JPH04130774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04130774A JPH04130774A JP2252478A JP25247890A JPH04130774A JP H04130774 A JPH04130774 A JP H04130774A JP 2252478 A JP2252478 A JP 2252478A JP 25247890 A JP25247890 A JP 25247890A JP H04130774 A JPH04130774 A JP H04130774A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 13
- 230000000694 effects Effects 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000009467 reduction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に写真製版
技術を用いて半導体ウェハ上に所定のパターンを有する
膜を形成する方法に関する。
技術を用いて半導体ウェハ上に所定のパターンを有する
膜を形成する方法に関する。
写真製版技術による膜パターンの形成は、今日大規模集
積回路（ＬＳＩ）等の半導体装置を製造する上で不可欠
のプロセスとなっている。
積回路（ＬＳＩ）等の半導体装置を製造する上で不可欠
のプロセスとなっている。
１に３図（ａ）はこの種の膜パターンの一例を示し、素
子分離領域Ｉ Ｋｌ！Ｉすれた索子領域２の中央を横切
って、ゲート電極３が配置されている。
子分離領域Ｉ Ｋｌ！Ｉすれた索子領域２の中央を横切
って、ゲート電極３が配置されている。
半導体装置の高集積化が進むＫつれ、その中く形成され
る腹パターンの微細化に伴って、第３図（ａ）に示した
ような設計上のパターンと実際に半導体ウェハ上に形成
されるパターンとの相違が問題となってきた。
る腹パターンの微細化に伴って、第３図（ａ）に示した
ような設計上のパターンと実際に半導体ウェハ上に形成
されるパターンとの相違が問題となってきた。
このようなパターンは、最終的に実現しようとする素子
特性に応じて形状寸法や配置が決定される。ところが、
例えば第３図（ｉ）に示したようなパターンを用いて実
際に写真製版プロセスを行なうと、半導体ウェハ上で素
子分離領域１と素子領域２との間に生じている段差によ
り、レジスト膜厚の不均一や露光時の反射光の影響など
で、第３９伽）に示すように当該段差部においてゲート
電極３のパターン幅（ゲート電極長寸法）が本来必要な
寸法Ｌｌよシも細くなってしまうことがある（３ｉ部分
）。この場合、細くなった部分でショートチヤネル効果
が増大し、ゲート電極のマージンが寸分くとれなくなる
。
特性に応じて形状寸法や配置が決定される。ところが、
例えば第３図（ｉ）に示したようなパターンを用いて実
際に写真製版プロセスを行なうと、半導体ウェハ上で素
子分離領域１と素子領域２との間に生じている段差によ
り、レジスト膜厚の不均一や露光時の反射光の影響など
で、第３９伽）に示すように当該段差部においてゲート
電極３のパターン幅（ゲート電極長寸法）が本来必要な
寸法Ｌｌよシも細くなってしまうことがある（３ｉ部分
）。この場合、細くなった部分でショートチヤネル効果
が増大し、ゲート電極のマージンが寸分くとれなくなる
。
とのよう々膜パターン幅の部分的な変化率は、パターン
の微細化につれて一層大きくな）、％にハーフミクロン
以下のパターンを有する半導体装置の製造においては重
大な問題となる。
の微細化につれて一層大きくな）、％にハーフミクロン
以下のパターンを有する半導体装置の製造においては重
大な問題となる。
この発明の目的は、半導体ウェハ上の段差面の上下にわ
たる膜パターンを形成するに当）、プロセス中に段差部
に生じるパターン幅の部分的な変化によって所望の素子
特性が損われるのを防止することＫある。
たる膜パターンを形成するに当）、プロセス中に段差部
に生じるパターン幅の部分的な変化によって所望の素子
特性が損われるのを防止することＫある。
この発明は、膜パターンの設計上、半導体ウェハ上で段
差部に当たる部位Ｋ、所望の素子特性に応じて決まる本
来のパター／＠と意図的に異ならしめ九パターン幅を有
する部分を設けるものでおる。
差部に当たる部位Ｋ、所望の素子特性に応じて決まる本
来のパター／＠と意図的に異ならしめ九パターン幅を有
する部分を設けるものでおる。
例えば写真製版プロセスにおいて上述したような部位に
パターン幅の細シが予測される場合にはその部分で意図
的にパターン幅を広くとっておくことによシ、実際にプ
ロセスでパターン幅の減少が生じて本、本来のパターン
幅を割込まなければ所望の特性がなお確保される。
パターン幅の細シが予測される場合にはその部分で意図
的にパターン幅を広くとっておくことによシ、実際にプ
ロセスでパターン幅の減少が生じて本、本来のパターン
幅を割込まなければ所望の特性がなお確保される。
第１図に、この発明の一実施例のゲート電極パターンを
示す。第３図葎フと比較して明らかなように１本実施例
のゲート電極４は、パターン幅の細シが予測される素子
分離領域１と素子領域２との境界の段差部に、本来のパ
ターン＠Ｌ２より広いパターン幅とした部分４Ａを設け
ている。この部分４＾のパターン幅は、写真製版プロセ
スでその部分にパターン幅の減少が生じても、なおＬ２
の幅は確保されるように設定される。換言すれば、プロ
セス中におけるパターン幅の変化（減少）を許容し、こ
れを吸収する設計としである。
示す。第３図葎フと比較して明らかなように１本実施例
のゲート電極４は、パターン幅の細シが予測される素子
分離領域１と素子領域２との境界の段差部に、本来のパ
ターン＠Ｌ２より広いパターン幅とした部分４Ａを設け
ている。この部分４＾のパターン幅は、写真製版プロセ
スでその部分にパターン幅の減少が生じても、なおＬ２
の幅は確保されるように設定される。換言すれば、プロ
セス中におけるパターン幅の変化（減少）を許容し、こ
れを吸収する設計としである。
このような思想に基くものである限り、パターン幅の異
なる部分の具体的な形状は全く限定されない。第２図に
、ステップ状に広くした部分５Ａをもつゲート電極５を
配置した一例を示したが、他にも種々の変形が可能であ
る。
なる部分の具体的な形状は全く限定されない。第２図に
、ステップ状に広くした部分５Ａをもつゲート電極５を
配置した一例を示したが、他にも種々の変形が可能であ
る。
これにより、局部的なゲート電極長のｌ１ａｌりでショ
ートチャネル効果が増大するのを防ぎ、半導体装置の信
頼性を向上させることができる。
ートチャネル効果が増大するのを防ぎ、半導体装置の信
頼性を向上させることができる。
以上ゲート電極パターンの形成について説明したが、こ
の発明はＣＭＯ８集積回路やＢ ｉ −ＣＭＯ５集積回
路その他の半導体装置に広く適用可能である。
の発明はＣＭＯ８集積回路やＢ ｉ −ＣＭＯ５集積回
路その他の半導体装置に広く適用可能である。
以上のようにこの発明によれば、写真製版プロセスによ
）形成される膜パターンの設計上、半導体つｘ ハの段
変部に予測されるパターン幅のｆｆｉ化を吸収しうる構
成とすることにょシ、所望の素子特性が損われるのを防
止し、半導体装置の信頼性の同上に寄与しりる効果を有
する。
）形成される膜パターンの設計上、半導体つｘ ハの段
変部に予測されるパターン幅のｆｆｉ化を吸収しうる構
成とすることにょシ、所望の素子特性が損われるのを防
止し、半導体装置の信頼性の同上に寄与しりる効果を有
する。
第１図はこの発明の一実施例の設計パターンを示す図、
第２図は他の実施例の設計パターンを示す図、第３図−
）、ｔｂ）は従来例の設計パターンおよび実際に形成さ
れるパターンを示す図である。 １・・・・素子分離領域、２・・・蕾素子領域、４ ＋
ｓ”ｅｅゲート電極、４１．５Ｂｍｍｍｍパターン幅を
広くした部分。
第２図は他の実施例の設計パターンを示す図、第３図−
）、ｔｂ）は従来例の設計パターンおよび実際に形成さ
れるパターンを示す図である。 １・・・・素子分離領域、２・・・蕾素子領域、４ ＋
ｓ”ｅｅゲート電極、４１．５Ｂｍｍｍｍパターン幅を
広くした部分。
Claims (1)
- 写真製版技術を用いて半導体ウェハ上に所定のパターン
を有する膜を形成する工程を含む半導体装置の製造方法
において、膜パターンの設計上、半導体ウェハ上で段差
部に当たる部位に、所望の素子特性に応じて決まる本来
のパターン幅と意図的に異ならしめたパターン幅を有す
る部分を設けることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252478A JPH04130774A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2252478A JPH04130774A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04130774A true JPH04130774A (ja) | 1992-05-01 |
Family
ID=17237942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2252478A Pending JPH04130774A (ja) | 1990-09-21 | 1990-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04130774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US5675165A (en) * | 1994-08-02 | 1997-10-07 | Lien; Chuen-Der | Stable SRAM cell using low backgate biased threshold voltage select transistors |
| KR20020096684A (ko) * | 2001-06-21 | 2002-12-31 | 주식회사 하이닉스반도체 | 트랜지스터의 게이트 라인 구조 |
-
1990
- 1990-09-21 JP JP2252478A patent/JPH04130774A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US6144081A (en) * | 1994-07-12 | 2000-11-07 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| US5675165A (en) * | 1994-08-02 | 1997-10-07 | Lien; Chuen-Der | Stable SRAM cell using low backgate biased threshold voltage select transistors |
| US5786245A (en) * | 1994-08-02 | 1998-07-28 | Integrated Device Technology, Inc. | Method for forming a stable SRAM cell using low backgate biased threshold voltage select transistors |
| KR20020096684A (ko) * | 2001-06-21 | 2002-12-31 | 주식회사 하이닉스반도체 | 트랜지스터의 게이트 라인 구조 |
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