WO2002047167A1 - Dispositif a semi-conducteur - Google Patents

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stress
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Yukihiro Kumagai
Hiroyuki Ohta
Fumio Ootsuka
Shuji Ikeda
Takahiro Onai
Hideo Miura
Katsuhiko Ichinose
Toshifumi Takeda
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Hitachi, Ltd.
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Definitions

  • the results shown in Fig. 2 are obtained by conducting a stress load experiment on a transistor formed on the Si (001) plane so that the drain current flows parallel to the ⁇ 110> axis. .
  • the gate length of the evaluated field-effect transistor is 0.2 m.
  • the direction of the stress is the uniaxial stress in the channel plane parallel to the drain current flowing through the channel of the field-effect transistor (stress parallel to the channel), and the uniaxial stress in the channel plane perpendicular to the drain current (stress in the channel).
  • the sign of the stress is plus sign for tensile stress and minus sign for compressive stress.
  • the stress distribution in the depth direction of the substrate formed at the channel portion of the Si substrate of the field effect transistor has a stress concentration field near the gate electrode.
  • the diffusion layer formation region of the 0.1 / m-generation transistor having a small gate length is formed in a shallower region closer to the substrate surface than a conventional transistor having a large gate length. As a result, in the 0.1 ⁇ generation transistor, it is considered that the element operation region is easily affected by stress.
  • the semiconductor device may have a structure in which a channel portion of the n-channel field-effect transistor flows in a direction along a direction along which a drain current flows.
  • the residual stress is larger on the tensile stress side than the residual stress in the direction along the direction in which the drain current flows in the channel portion of the p-channel field effect transistor.
  • the drain current characteristics of both the n-channel type and the p-channel type can be improved, so that a semiconductor device excellent in overall performance can be realized.
  • the current characteristics of the semiconductor device including the n-channel field-effect transistor and the p-channel field-effect transistor can be improved as a whole. Furthermore, according to the above configuration, the current characteristics are not affected even by the adjustment change of the insulating film, so that the above effect can be effectively achieved.
  • a gate of the n-channel field-effect transistor has a greater compressive film stress than the gate electrode of the p-channel field effect transistor.
  • the impurity concentration of the gate electrode of an n-channel field-effect transistor has a concentration gradient in the direction perpendicular to the main plane of the silicon substrate, and the impurity concentration distribution of the gate electrode of the p-channel field-effect transistor is It is uniform in the direction perpendicular to the main plane.
  • the crystal lattice spacing when observing the channel portion of the ⁇ -channel field-effect transistor with ⁇ is wider than the crystal lattice spacing when observing the channel portion of the ⁇ -channel field-effect transistor with ⁇ .
  • the insulating film contains silicon nitride as a main component, and the etching rate of the insulating film of the ⁇ channel type field effect transistor and the etching rate of the ⁇ channel type field effect transistor It is different from the etching rate of the insulating film.
  • an insulating layer adjacent to a longitudinal side surface of a gate electrode of the n-channel field-effect transistor is different from the film quality of the insulating film adjacent to the longitudinal side surface of the gut electrode of the p-channel field effect transistor.
  • the active region in which the first p-channel field-effect transistor is disposed and the active region in which the corresponding first n-channel field-effect transistor is disposed are also provided.
  • the stress control film can be formed. Further, the stress control film can be disposed on the n-channel type field effect transistor.
  • the n-channel electric field An insulating film having a compressive stress is formed on the channel-type field effect transistor and the p-channel type field-effect transistor, and the first p-channel A region located between a first n-channel field-effect transistor corresponding to the field-effect transistor and a second n-channel field-effect transistor corresponding to the second channel-type field-effect transistor,
  • the insulating film which is thinner than the insulating film formed in a region located between one p-channel field-effect transistor and a second p-channel field-effect transistor adjacent to the first p-channel field-effect transistor; The force for forming the film or the insulating film is not provided.
  • the first p-channel field-effect transistor is formed in the field region that is a region that intersects (eg, is orthogonal to) the longitudinal direction of the gate electrode of the first p-channel field-effect transistor.
  • the force for forming the insulating film thinner than the insulating film formed in the field region adjacent to the active region, or the insulating film is not provided.
  • the insulating film is mainly made of silicon nitride.
  • FIG. 9 is a graph showing the result of analyzing the influence of the intrinsic stress of the SiN film enclosing the gate electrode from the upper surface on the stress in the channel portion.
  • FIG. 14 is a schematic view showing a cross section of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 16 is a schematic view showing a cross section of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 2 is a schematic diagram showing a cross section of an example in which a contact plug, a wiring, and the like are formed in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 11 is a schematic view showing a cross section of a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 3 is a schematic plan view (a partially enlarged view of FIG. 37) of a semiconductor device according to a eleventh embodiment of the present invention.
  • FIG. 1 is a schematic diagram showing a cross section of a semiconductor device according to an eleventh embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention
  • FIG. 2 is a view showing the stress dependence of the drain current of an n-channel and p-channel field-effect transistor
  • FIG. Fig. 8 shows the results of a stress analysis of the effect of the intrinsic stress of the SiN film that is included on the channel partial stress (stress in the channel plane parallel to the drain current).
  • Fig. 8 shows the etching rate of the SiN film stress.
  • FIG. 31 is a diagram showing dependency
  • FIG. 31 is a diagram showing an example in which wiring and the like are formed in the semiconductor device shown in FIG.
  • the n-channel field-effect transistor includes an n-type source drain (12, 13) formed in a p-type well 11, a gate insulating film 14, and a gate electrode 15; Silicides 17 and 18 are formed on the upper surfaces of the gate and source / drain (12, 13).
  • the n-type source / drain means a source region or a drain region indicated by reference numerals 12 and 13 with the gate electrode 14 interposed therebetween.
  • the difference between the source and the drain is the difference in which direction the current flows from, and there is no fundamental difference in structure. Therefore, in this specification, the source and the drain are denoted as (1 2 and 1 3) .
  • the source and the drain are denoted as (1 2 and 1 3) . The same applies to the p-channel field-effect transistor described below, and so on.
  • the p-channel field-effect transistor includes a p-type source / drain (32, 33) formed in an n-type well 31, a gate insulating film 34, and a gate electrode 35, an upper surface of the gate electrode 35, Silicides 37 and 38 are formed on the upper surfaces of the source and drain (32 and 33).
  • These transistors silicon Sani ⁇ (S i 0 2) and consists of silicon nitride (S i N), the shallow trench isolation 2 are insulated from each other and other transistors.
  • Gate Sani ⁇ 14, 34 for example, a silicon oxide film (S i 0 2), a silicon nitride film (S i N), titanium oxide (T I_ ⁇ 2), zirconium oxide (Z R_ ⁇ 2), acid I spoon hafnium (H f ⁇ 2), tantalum pentoxide (Ta 2 ⁇ 5) dielectric films, such as, some Or a laminated structure of these.
  • the gate electrodes 15 and 35 are made of, for example, a polycrystalline silicon film, a metal film of tungsten (W), platinum (Pt), ruthenium (Ru) or the like, or a laminated structure thereof.
  • Stress control films 19 and 39 are formed on the upper surface of the n-channel and p-channel field-effect transistors, and the upper surfaces of the stress control films 19 and 39 are, for example, BPSG (Boron-doped Phospho Silicate Glass) Beria ⁇ , SOG (Spin On Glass) B ⁇ , or TE ⁇ S (Tetra-Ethyl-Ortho- Silicate) film, or silicon formed by chemical vapor deposition or sputtering It is covered with an interlayer insulating film 3 serving as an acid film.
  • BPSG Bion-doped Phospho Silicate Glass
  • SOG Spin On Glass
  • TE ⁇ S Tetra-Ethyl-Ortho- Silicate
  • the improvement of the drain current (increase in drain current) of field effect transistors has been progressing year by year.
  • the present inventors have clarified that the drain current changes due to stress, and have found that in a P-channel field-effect transistor and a complementary field-effect transistor having an n-channel field-effect transistor, an n-channel, p-channel Drain current of both transistors And found a way to improve it effectively.
  • FIG. 2 is a graph showing the stress dependence of the drain current of the field effect transistor. From FIG. 2, it is clear that the drain current increases due to the tensile stress in the n-channel type field effect transistor, and conversely, the drain current increases due to the compressive stress in the p-channel type field effect transistor.
  • the film covering the gate electrode of the n-channel field-effect transistor has a film with a film stress on the tensile stress side.
  • the film that covers the gate electrode of the P- channel field-effect transistor has a film stress that is smaller than that of the n-channel type by using a film on the compressive stress side, so that both the n-channel and p-channel types are used.
  • An improvement in drain current can be expected. For this reason, the characteristics as a whole can be improved.
  • the present inventors have also revealed that the etching rate of the silicon nitride (SiN) film has stress dependency.
  • the contact plug 7 and the wiring 21 and the like after the formation of the contact hole are, for example, as shown in FIG. A plurality of wiring layers are formed.
  • the contact plug 7 and the wiring 21 are made of, for example, tungsten, aluminum, copper, titanium, titanium nitride, or a laminated structure of these. Further, as shown in FIG. 31, the contact plug 7 and the wiring 21 may be formed together with the barrier metals 8 and 22 made of a laminated film such as titanium nitride / titanium.
  • the stress control film 19 and the stress control film 39 can be obtained by changing the film forming conditions using the same film forming apparatus, there is an effect that it is possible to cope without introducing a new apparatus. can get.
  • the first embodiment and the state of the first embodiment are different from each other in that the thicknesses of the stress control films 192 and 392 are different from each other between the n-channel field effect transistor and the p-channel field effect transistor.
  • the stress control film has a tensile stress, as shown in FIG. 9, the structure is different from that of the n-channel type stress control film 1992.
  • the p-channel type stress control film 392 is thinned.
  • the stress control film has a compressive stress
  • the n-channel type stress control film 1992 be thinner than the stress control film 392 (not shown).
  • These stress control films 1992 and 3992 are formed on the entire upper surface of the n-channel and p-channel field-effect transistors by silicon nitride (SiN) by chemical vapor deposition or sputtering. ) After the film is formed, it is obtained by, for example, etching back to a desired film thickness.
  • the p-channel type when the stress control film has a tensile stress, the p-channel type is thinner as shown in FIG. Current can be improved.
  • the stress control film has a compressive stress
  • the n-channel type thinner, the drain current of the n-channel type field effect transistor is improved.
  • both the n-channel field effect transistor and the p-channel field effect transistor extend in the direction in which the gate electrodes 15 and 35 extend. On the other hand, increase the area (Fig. 15).
  • the stress control film 1993 and the stress control film 393 are made of silicon nitride (SiN).
  • SiN silicon nitride
  • the stress control films 191, 3 are used as means for controlling the stress in the n-channel type and p-channel type field-effect transistor. This is an example using 91, and other structures and materials may be used for other parts.
  • FIG. 16 is a schematic sectional view of a semiconductor device according to a third embodiment of the present invention
  • FIG. 5 is a graph showing the relationship between the stress in the channel portion of the field-effect transistor (the stress in the channel plane parallel to the drain current) and the silicide film.
  • 9 is a graph showing an analysis result of thickness dependency.
  • the third embodiment describes the use of silicides 18 1 and 38 1 as means for controlling the stress in the channel portion of the n-channel and P-channel field effect transistors.
  • the other portions may have structures and materials other than those of the third embodiment.
  • the stress in the channel portion of the n-channel field-effect transistor becomes more stress on the tensile side than the stress in the channel portion of the p-channel type, and the drain current of both the n-channel type and the p-channel type can be improved. The effect is obtained.
  • FIG. 18 is a schematic view of a cross-sectional structure of a semiconductor device according to a fifth embodiment of the present invention
  • FIGS. 19 to 21 illustrate a part of a manufacturing process of the semiconductor device according to the fifth embodiment of the present invention. It is a cross section schematic diagram showing.
  • the difference between the fifth embodiment and the fourth embodiment is that the crystal grains constituting the gate electrodes 15 2 a and 15 2 b of the n-channel field-effect transistor 10 have a plurality of layers in the vertical direction of the substrate 1. , But the crystal grains constituting the p-channel type gate electrode 352 do not form a layer, or the n channel type gate electrodes 152a and 152b The average crystal grain size is smaller than the average crystal grain size of the p-channel gate electrode 352.
  • the stress control films 19 and 39 of the first embodiment shown in FIG. 1 may be omitted.
  • the fifth embodiment described that the gate electrodes 15a, 15b, and 352 were used as means for controlling the stress in the channel portion of the n-channel and p-channel field-effect transistors. Things.
  • the other parts may have structures and materials other than those of the fifth embodiment.
  • the manufacturing process of the gate electrodes 15a, 152b, and 352 of the semiconductor device according to the fifth embodiment is as follows, for example.
  • the gate electrode is processed to form the gate electrodes 152 a and 152 b of the n-channel field-effect transistor and the gate electrode 352 of the p-channel field-effect transistor, and the sidewalls 16 and 36 and the source 'Form drain electrodes 12, 13, 32, 33, silicides 17, 18, 37, 38 and interlayer insulating film 3 (Fig. 18).
  • the stress in the channel portion becomes a compressive stress.
  • the gate electrodes 152a and 152b of the n-channel type field effect transistor are formed twice, the grain size of the crystal grains of the gate electrodes 152a and 152b is reduced, and the generated stress is reduced. As a result, the stress in the channel portion is reduced. As a result, in both the p-channel field-effect transistor and the n-channel field-effect transistor, an effect that the drain current can be improved can be obtained.
  • the gate electrode of the semiconductor device according to the fifth embodiment does not necessarily need to be formed in two steps, but may be formed in two or more times.
  • an n-channel type or a channel-type gate electrode is formed in a separate process by changing the film forming conditions and the like so that the crystal grain is small for the n-channel type and the crystal grain is large for the p-channel type. Is also good.
  • the gut electrode structure in the field-effect transistor structure is used as a means for controlling the stress in the channel portion, a new material is used. There is no need to introduce The effect that it can respond by mouth is obtained.
  • FIG. 22 is a schematic diagram of a cross section (cross section taken along line a--a in FIG. 23) of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. FIG. 4 is a schematic diagram viewed from the top showing that the distance between the STI) and the gate electrode is different between the ⁇ -channel field-effect transistor and the p-channel field-effect transistor.
  • FIG. 23 shows only the shallow trench isolation 2, the gate electrodes 15 and 35, the wiring 6 connected to the source / drain, and the active region 5 (transistor formation region).
  • FIG. 7 is a graph showing an analysis result of the STI oxidation-induced stress dependence of the stress in the channel portion (the stress in the channel plane parallel to the drain current).
  • the difference between the sixth embodiment and the first embodiment is that the distance from the gate electrode 15 of the n-channel field effect transistor 10 to the shallow trench isolation 2 (the distance in the direction parallel to the channel) is P It is larger than the distance from the gate electrode 35 of the channel type field effect transistor 30 to the shallow groove element separation 2 (the distance in the direction parallel to the channel).
  • the stress control films 19 and 39 of the first embodiment shown in FIG. 1 may be omitted.
  • the distance between the gate electrode 15 and the shallow trench isolation 2 and the distance between the gate electrode 35 and the gate electrode 35 are used as means for controlling the stress in the channel portion of the II-channel and p-channel field-effect transistors. It is stated that the distance to shallow trench isolation 2 is used.
  • the other parts may have structures and materials other than the sixth embodiment.
  • the channel portion of the n-channel field effect transistor is formed at a distance from the STI, and conversely, the channel portion of the p-channel field effect transistor is formed near the STI.
  • the compressive stress due to this STI is
  • the semiconductor device of the sixth embodiment is characterized in that the distance from the STI to the channel is different between the n-channel type and the p-channel type. The same effect can be obtained by making the STI trench width wider on the n-channel field-effect transistor side and narrower on the p-channel field-effect transistor side.
  • the groove width of the STI in the direction perpendicular to the channel is wider for both field effect transistors.
  • FIG. 26 is a schematic diagram of a cross-sectional structure of a semiconductor device according to a seventh embodiment of the present invention.
  • 27 is a graph showing an analysis result of the dependency of the stress of the channel portion of the field-effect transistor on the sidewall film stress.
  • the difference between the seventh embodiment and the first embodiment is that the film quality of the side wall 16 on the n-channel type field effect transistor side is different from the film quality of the side wall 36 on the p channel type field effect transistor side.
  • the main component of these sidewalls 16 and 36 is preferably silicon nitride, but may be other than that.
  • the average Young's modulus of the sidewalls 16 is larger than the average Young's modulus of the sidewalls 36,
  • the sidewalls 16 are mainly made of silicon nitride, and the sidewalls 36 are mainly made of silicon oxide.
  • the sidewalls 16 and 36 may have a laminated structure made of a plurality of materials.
  • a phenomenon that a large amount of stress covering the gate electrode and the sidewall from the upper surface is transmitted to the channel portion or not due to the Young's modulus (hardness) of the sidewall is used. is there.
  • a film that covers the gate electrode and the sidewall is important, and the stress control film 9 may be omitted.
  • the side wall 1 The Young's modulus of the sidewalls 6 is made larger than the Young's modulus of the sidewalls 36, and when the stress of the interlayer insulating film 3 is a compressive stress, the Young's modulus of the sidewalls 16 is made smaller than the Young's modulus of the sidewalls 36.
  • Figure 29 is a graph showing the analysis results of the dependence of the stress in the channel on the sidewall material.
  • the result shown in FIG. 29 is a result obtained by assuming that silicon oxide is used for the material having a low Young's modulus and silicon nitride is used for the material having a high Young's modulus as the sidewall material.
  • the Young's modulus of the film can also be measured by a small indentation test or the like.
  • the sidewalls 16 and 36 are films mainly composed of silicon nitride, but they may be a laminated structure with silicon oxide or the like, or may be other materials.
  • the stress control films 19 and 39 and the side walls 16 and 36 are used as means for controlling the stress of the channel portion of the n-channel and p-channel field effect transistors. This is an example of use. For this reason, the other portions may have structures and materials other than the ninth embodiment.
  • the stress control layer 1 9 tensile stress, since the stress control film 3 9 is a compressive stress, n-channel type, channel type field Both drain currents of the effect transistor can be improved.
  • FIG. 32 is an electric circuit diagram showing a 2-NAND circuit to which the present invention is applied. Is a schematic view of a planar layout of the semiconductor device of the present invention (FIG. 33 is an enlarged schematic view of a part of FIG. 34 (near the frame indicated by X)), and FIG. 35 is a plan view of A to D of FIG.
  • FIG. 3 is a schematic diagram showing a cross-sectional structure of FIG.
  • the electric circuit to which the present invention is applied is a 2NAND circuit including two p-channel field effect transistors P1 and P2 and two n-channel field effect transistors N1 and N2. These transistors N1, N2, Pl, and P2 correspond to the transistors Nl, N2, Pl, and P2 shown in FIG. 33, respectively.
  • one 2NAND circuit consists of a p-channel field-effect transistor P1 and an n-channel field-effect transistor N2 that share the gate electrode FG, and similarly, P2 and N1. It consists of a contact plug CONT and wiring ML for electrical connection.
  • the p-channel field effect transistors P1 and P2 are formed on one active ACT1
  • the n-channel field effect transistors N1 and N2 are formed on one active ACT2. .
  • the stress control film described in the second embodiment has a tensile stress of S, which is a part of the formation of the n-channel and channel-type field effect transistors. Are formed in the plane pattern shown in FIG. In other words, of the stress control films that cover the entire surface of the circuit Stress control film in the direction in which the drain current flows
  • the stress control film 209 is a portion other than on the field sandwiched between the actives of the p-channel field-effect transistor, the longitudinal direction of the gate electrode of the transistor, and the n-channel field-effect transistor.
  • the stress control film is formed continuously on other elements in the continuous direction of the data.
  • many p-channel field-effect transistors are formed as shown in Figure 34. In the region PM, slits (portions where the film is discontinuous) are formed in the stress control film 209.
  • FIG. 35 is a schematic diagram showing cross-sectional structures A to D in the plan layout diagram of FIG.
  • the semiconductor device of the present embodiment includes an n-channel type field effect transistor 210, a p-channel thin field effect transistor 230 formed on the main surface of a silicon substrate 201, and And a stress control film 209 formed on the upper surface of these transistors.
  • An n-channel field-effect transistor is composed of a II-type source / drain (2,2,2,13) formed in a p-type well, a gate insulating film, and a gate electrode.
  • Silicides 217 and 218 are formed on the upper surface of the gate electrode 215 and the upper surfaces of the source / drain (2122, 213).
  • the P-channel field-effect transistor is composed of a p-type source / drain (232, 233) formed in an n-type well 231, a gate insulating film 34, and a gate electrode 35.
  • Silicides 237 and 238 are formed on the upper surface of the gate electrode 235 and the upper surfaces of the source and drain (232, 233).
  • the side walls of the gate insulating films 2 14 and 23 4 and the gate electrodes 2 15 and 2 35 and the silicides 2 17 and 2 18 2 3 6 is formed. These transistors are insulated from other transistors by the shallow trench isolation 202.
  • a stress control film 209 is formed on the upper surface of the n-channel and p-channel field-effect transistors, and furthermore, a wiring 223 electrically connected by a contact plug 207 is formed on the upper surface.
  • An interlayer insulating film 203 is formed.
  • the stress control film 209 is made of the material described in the first embodiment, in which the film stress becomes a tensile stress.
  • A-B cross section in Fig. 34, Fig. 35 (a) a discontinuous formation is formed in the shallow trench isolation.
  • the stress control film becomes discontinuous between transistors adjacent to each other across the shallow trench element isolation, for example, 202 a.
  • the stress control film is continuous between adjacent transistors. That is, the stress control film is continuous on the shallow trench isolation, for example, on 202 d and 202 e.
  • a stress control film 209 is also formed on c, and is continuous with the stress control film on the star in the longitudinal direction of the gate electrode or on another element.
  • the 2NAND circuit shown in the present embodiment is one of the examples in which the present invention is applied to an actual electric circuit unit.
  • the planar layout may be other than that of the present embodiment, and the applied electric circuit may be, for example, an AND circuit, a NOR circuit, an OR circuit, or an input / output buffer circuit. Further, structural materials and manufacturing methods other than the stress control film may be other than the present embodiment.
  • FIG. 14 of the second embodiment mainly shows that the stress in the direction parallel to the channel is optimized by the n-channel and p-channel field effect transistors.
  • the n-channel field effect transistor As for the n-channel field effect transistor, an improvement in the characteristics can be expected because the tensile stress increases the drain current both in the direction parallel to and perpendicular to the channel.
  • the tensile stress in the direction parallel to the channel reduces the drain current, so it is necessary to reduce the tensile stress.
  • the drain current can be increased in the direction perpendicular to the channel, and we want to make effective use of this.
  • the p-channel type is removed by removing the stress control film in the direction parallel to the channel of the p-channel type field effect transistor out of the stress control film covering the entire circuit.
  • the tensile stress in the direction parallel to the channel of the field effect transistor can be reduced.
  • a direction parallel to the channel of the n-channel field-effect transistor and a direction perpendicular to the channel of the n-channel or p-channel field-effect transistor a tensile stress can be applied.
  • the stress is controlled in the biaxial direction in the channel plane, so that the drain current can be increased in both the ⁇ -channel type and the ⁇ -channel type. .
  • the stress control film As a material of the stress control film, silicon nitride is mentioned as one example in the first embodiment.
  • the stress control film can be used also as a film for a self-aligned contact for making a contact hole in an interlayer insulating film mainly composed of silicon oxide.
  • the stress control film is removed only on the field region sandwiched between the active regions of the p-channel field effect transistor. That is, since the stress control film is formed in the portion where the contact plug is connected to the source / drain of the ⁇ -channel field effect transistor, the effect can be obtained that this can be used as a film for the self-aligned contact.
  • the processing of the stress control film described in the present embodiment involves forming a self-aligned contact hole.
  • the mask can be shared with self-aligned contacts, since it can be done in the same step. That is, after the stress control film 209 is uniformly formed, the self-aligned contact hole forming process and the stress control film processing process (the stress on the shallow trench element separation 202 c and 202 b) are performed simultaneously. Control film). Subsequent processing may continue with the conventional process of performing self-aligned contacts. As described above, according to the present embodiment, the conventional process can be used only by changing the mask layout, so that a semiconductor device excellent in manufacturing cost can be obtained.
  • the tensile stress applied in the direction parallel to the channel of the p-channel field effect transistor be as small as possible. Therefore, it is desirable that the stress control film on the p-channel field effect transistor side is formed only in the contact hole formation region, that is, only in the portion used as a self-aligned contact.
  • the slit portion of the stress control film does not necessarily need to be completely free of the film.
  • a slightly thin film may be formed.
  • a region located between a first p-channel field-effect transistor and a second p-channel field-effect transistor adjacent to the first p-channel field-effect transistor for example, And a region located between the first p-channel field-effect transistor and a first n-channel field-effect transistor corresponding to the first p-channel field-effect transistor (eg, a field region).
  • a force for forming the stress control film thinner than the thickness of the stress control film formed on the first P-channel field-effect semiconductor, or not providing the stress control film. can also.
  • a region located between a first p-channel field-effect transistor and a second p-channel field-effect transistor adjacent to the first p-channel field-effect transistor;
  • a first n-channel field-effect transistor corresponding to a first p-channel field-effect transistor and a second n-channel field-effect transistor adjacent to the first n-channel field-effect transistor and corresponding to the second ⁇ -channel field-effect transistor In a region (for example, a field region) between the two ⁇ -channel field-effect transistors, the stress having a thickness smaller than that of the stress relaxation layer formed on the first ⁇ -channel field-effect transistor is provided.
  • a relaxation layer is formed It is also conceivable that the force or the stress relaxation layer is not provided.
  • a region (for example, a field region) located between the first p-channel field-effect transistor and a first n-channel field-effect transistor corresponding to the first p-channel field-effect transistor;
  • the force for forming the stress control film thinner than the thickness of the stress control film formed on the p-channel type field effect semiconductor described above, or the stress control film can be omitted.
  • the thickness may be smaller than the thickness of the stress control film or may not be provided.
  • FIG. 2 shows the experimental results of the stress dependence of the drain current of the n-channel and p-channel field-effect transistors.
  • Figs. 36 and 37 are schematic diagrams of the plane layout of the semiconductor device of the present invention (Fig. 3). 6 is an enlarged schematic view of a part of Fig. 37 (near the frame indicated by X)), and Figs. 38A, 38B and 38C are cross-sections from A to D in the planar layout of Fig. 36 It is the schematic diagram which showed the structure.
  • the difference between this embodiment and the tenth embodiment is that the film stress of the stress control film 209 is a compressive stress and that the region where the stress control film 209 is formed is different. That is, the semiconductor device of the present embodiment has a circuit layout as shown in the schematic plan views of FIGS. 36 and 37 and the schematic cross-sectional structures of FIGS. 38A, 38B and 38C.
  • the stress control film covering the entire surface on the field region (shallow trench isolation) perpendicular to the drain current, adjacent to the active of the p-channel field-effect transistor, and the active region of the n-channel field-effect transistor It is characterized in that no film is formed on the field region surrounding.
  • the stress control film 209 is formed continuously on adjacent elements in the repetition direction (parallel to the channel) of the p-channel field-effect transistor, and the stress control film is formed on the n-channel field-effect transistor side. It is characterized that the formation of is only on the active.)
  • the arrangement of the transistors other than the stress control film, the wiring ML, and the contact plugs C ⁇ NT are the same as those described in the tenth embodiment.
  • the stress control film when the stress control film has a compressive stress, a compressive stress is generated in the channel portion in a direction perpendicular to and parallel to the channel.
  • the stress control film 200 in the direction parallel to the channel, is discontinuous on the ⁇ -channel type field effect transistor side and continuously on the ⁇ -channel type field effect transistor side. May be formed.
  • the stress control film 209 can also be used as a film for a self-aligned contact for forming the contact plugs CNT and 207.
  • the stress control film 209 is formed on the shallow trench isolation, for example, in the direction parallel to the channel of the p-channel field-effect transistor, as shown in FIG. 38A.
  • the stress control film 209 is not formed on the shallow trench element isolation 202 h, and the stress control film 209 acting in the direction perpendicular to the channel is not formed.
  • the area is kept to a minimum. Therefore, a compressive stress is applied to the channel portion of the p-channel field-effect transistor in the direction parallel to the channel, and the compressive stress is suppressed in the direction perpendicular to the channel. The effect that the current can be increased is obtained.
  • the stress control film 209 does not need to be formed since the stress control film for compressive stress acts in a direction to reduce the drain current.
  • the stress control film 209 is also formed on the n-channel type field effect transistor side as in this embodiment.
  • the formation region of the stress control film only needs to be formed in a portion necessary for forming the contact plug CONT, 207, and as shown in FIG. 38C, the shallow groove element is formed. It is desirable not to form them on the element separation, for example, on 202 i and 202 j.
  • the semiconductor device of this embodiment is one of the embodiments in which the method of controlling the stress in the direction perpendicular to the channel is also described using an actual 2NAND circuit.
  • the circuit to be applied is not limited to this embodiment.
  • a field effect transistor 230, silicide 218, 217, etc. are formed on a silicon substrate 201, and a stress control film 209 is formed on the entire upper surface. (Fig. 39)
  • a mask 204 for processing the stress control film 209 is formed on the upper surface of the stress control film 209.
  • the mask pattern is used for both the processing for controlling the stress and the processing for forming the contact plug 207.
  • the stress control film 209 is processed by etching. (Fig. 41)
  • FIG. 35A An upper wiring layer 222, an interlayer insulating film 220 and the like are formed.
  • the manufacturing method shown in the present embodiment is merely an example of a method of manufacturing the tenth embodiment.
  • the manufacturing method of the tenth embodiment and the eleventh embodiment may be other than this embodiment.

Description

技術分野
本発明は、 半導体装置に関し、 特に、 nチャネル電界効果型トランジスタと p チャネル電界効果型トランジスタからなる相補型電界効果トランジスタを有する 半導体装置に係る。 明
背景技術
近年、 情報通信機器の発達に伴い L S I等の半導体装置に要求される処理能力 は年々厳しくなつており、 トランジスタの動作書速度の高速化が図られている。 特 に、 nチャネル型電界効果トランジスタと pチャネル型電界効果トランジスタで 構成される相補型電界効果トランジスタは、 低消費電力であることから広く用い られているが、 その高速化は、 主として構造の微細化によって進められ、 半導体 素子を加工するリソグラフィー技術の進歩に支えられてきた。
しかしながら、 最近では、 要求される最小加工寸法 （ゲートの最小加工寸法） がリソグラフィ一に用いる光の波長レベル以下になってきており、 より一層の微 細化加工は困難になりつつある。
そこで、 シリコン結晶をひずませると電子の移動度 （有効質量） が変化するこ とを利用して、 特開平 1 1一 3 4 0 3 . 7号公報では、 電界効果トランジスタを 形成する下地膜に、 シリコンより格子定数の大きなシリコンゲルマニウムを用い、 その上にシリコン層をェピタキシャル成長させることにより、 チャネル部分とな るシリコンにひずみを与えて、 移動度を高めて、 トランジスタの高速化を図ると いう方法が開示されている。
また、 特開平 6— 2 3 2 1 7 0号においては、 電界効果トランジスタのゲート 電極の応力制御によって、 ドレイン電流の立ち上がり遅延を制御するという方法 が開示されている。
発明の開示
近年の半導体装置においては、 電界効果トランジスタの動作速度の高速化が進 められており、 その為の手段の一つとして、 シリコンより格子定数の大きなシリ コンゲルマニゥム材料をチャネル部分のシリコンの下地に用いて、 シリコンにひ ずみを与え移動度を高める、 といった方法が検討されている。
しかしながら、 特開平 1 1一 3 4 0 3 3 7号公報のように、 結晶の格子定数の 異なる材料を格子整合させるようにェピタキシャル成長させると、 結晶に生じる ひずみのエネルギーが大きく、 ある臨界膜厚以上の膜厚では、 結晶に転位が発生 するといつた問題や、 L S I等の半導体装置の製造プロセスにおいて、 一般的で はないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴 うコストの増加など実用化は容易ではない。
また、 相補型電界効果トランジスタは、 電子をキャリアとする nチャネル型電 界効果トランジスタと、 正孔をキヤリアとする pチャネル型電界効果トランジス タにより構成されるが、 半導体装置の高速化の為には、 nチャネル型、 および p チャネル型各々の高速化を図ることが好ましい。
また、 特開平 6— 2 3 2 1 7 0号公報においては、 その対象となるトランジス タは、 化合物半導体で作られるトランジスタであり、 現在、 LSIや DRAM等に、 主 として用いられているシリコン基板上に作られるトランジスタは考慮されておら ず、 また、 その電界効果トランジスタは、 nチャネル型のみで、 応力の制御方向 も一軸のみしか考慮されていないなど不十分なものであった。
上述したように、 L S I等の半導体装置においては、 トランジスタの高速化が 必須となっているが、 リソグラフィ技術も限界に近づきつつあり、 微細化以外の 方法による、 ドレイン電流の向上も検討されているが、 結晶欠陥や、 製造装置の 新規導入によるコストの問題などがあつた。
本発明の目的は、 nチャネル型電界効果トランジスタと pチャネル型電界効果 トランジスタを有する半導体装置において、 ηチャネル型電界効果トランジスタ、 ρチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効 果的に実現することである。
本願発明者らは、 電界効果トランジスタのドレイン電流の応力依存性を測定し、 ηチャネル型電界効果トランジスタと、 ρチャネル型電界効果トランジスタとで は、 その応力依存性が異なることを明らかにした。 なお、 本明細書においては、 窒化珪素は S i N、 酸化シリコンは S i O 2とし て示す。
図 2は、 nチヤネル型電界効果トランジスタ及ぴ pチヤネル型電界効果トラン ジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
図 2に示す結果は、 S i ( 0 0 1 ) 面上に、 ドレイン電流が 〈1 1 0〉 軸に平 行に流れるように形成されたトランジスタに対して応力負荷実験を行ったもので ある。 なお、 評価した電界効果トランジスタのゲート長は 0 . 2 mである。 ま た、 応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対し て平行方向のチャネル面内一軸応力 （チャネルに平行な応力） と、 ドレイン電流 に対して直角方向のチャネル面内一軸応力 （チャネルに直角な応力） であり、 応 力の符号は、 プラスは引張応力、 マイナスは圧縮応力を表す。
図 2において、 nチャネル型電界効果トランジスタの場合、 引張応力に対して ドレイン電流が増加する （チャネルに平行な応力では約 4 %/ 1 0 O M P a、 チ ャネルに直角な応力では約 2 %/ 1 0 O M P a ) 。
—方、 pチャネル型電界効果トランジスタの場合には、 チャネルに直角な方に 対してはドレイン電流は増加するが （約 4 %Z l◦ O M P a ) 、 チャネルに平行 な方向に対しては、 ドレイン電流は減少する （約 7 %/ 1 0 O M P a ) ことを明 らカにした。
また、 この結果から、 チャネル面内の二軸応力の場合には、 nチャネル型電界 効果トランジスタでは、 絶対値によらず引張応力に対してドレイン電流は増加し、 逆に pチヤネノレ型電界効果トランジスタでは、 絶対値の同じ二軸応力が作用した 場合に、 圧縮応力に対して増加すると考えられる。
弾性変形内の議論では応力とひずみは比例関係にある。 したがって、 上述の実 験結果で、 例えば、 nチャネル電界効果トランジスタに対してチャネルに平行に 引張応力を負荷した場合に、 ドレイン電流が増加したのは、 チャネルを構成する シリコンの結晶格子が、 応力負荷前に比べて、 チャネル面内平行引張方向にひず んだ為、 電子の移動度が増加したものと考えられる。
つまり、 本願発明者らは、 nチャネル型電界効果トランジスタ、 pチャネル型 電界効果トランジスタのドレイン電流特性が、 チャネルを構成するシリコンの結 晶格子に生じるひずみの方向、 及び絶対値に依存することを明らかにした。 なお、 シリコン結晶に生じるひずみは T EMや、 電子線回折や、 ラマン分光法などによ つて測定することも可能である。
ところで、 トランジスタのような多層膜の積層構造では、 材料間の線膨張係数 の違いによる熱応力や、 格子定数の違いや結晶化時の膜収縮などによる真性応力 が発生し、 構造内部には残留応力が発生する。 一般に、 年々、 微細化が進む電界 効果トランジスタは、 そのグート長で世代が表現される。
本願発明者らは、 電界効果トランジスタ構造の応力解析を行い、 グートの加工 寸法の縮小が進むと、 構造の微細化や新規材料の利用などによって、 構造内部に 発生する応力が大きくなることを明らかにした。 特に、 ゲート長 0 . Ι μ πι世代 の電界効果トランジスタでは、 浅溝素子分離 （STI ： Shallow Trench Isolation) による酸化起因応力、 シリサイドの反応誘起応力、 多結晶シリコン の結晶化応力などが応力の発生源となる。
図 2 4はグート長各世代の電界効果トランジスタのチャネル部分の応力を有限 要素法により応力解析した結果を示すグラフである。 図 2 4において、 ゲート長 が比較的大きな 2 m世代のトランジスタではゲート下のチャネル部分に発生す る応力は低いが、 ゲート長が 0 . 2 5 /z m以下の世代のトランジスタになると、 急激に応力は高くなり、 0 . 1 m世代では 2 μ m世代の約 3倍に達する。 電界 効果トランジスタに発生する応力のトランジスタ特性への影響については研究が なされている。 例えば、 電界効果トランジスタの特性の一つである相互コンダク タンス （Gm) の応力依存性についての研究がなされている （Akemi Hamada、 et al.、 IEEE Trans. Electron Devices, vol. 38、 No. 4、 pp. 895-900、 1991) 。
しかしながら、 従来は電界効果トランジスタの特性が応力によつて変動すると いったことは問題になっていなかった。 これは、 0 . 2 以前、 つまり、 0 .
2 5 / m以上の電界効果トランジスタでは、 図 2 4に示すように、 トランジスタ 構造に発生する応力が小さかつた為と考えられる。
さらに、 トランジスタそのものの応力に対する感受性も低かったことも考えら れる。 図 2 5は、 上述の文献 (Akemi Hamada、 et al.、 IEEE Trans. Electron Devices, vol. 38、 No. 4、 pp. 895- 900、 1991) の相互コンダクタンス G mの 応力依存性の実験結果 （ゲート長： 2 z m) と、 本願発明者らの G mの応力依存 性の実験結果 （ゲート長： 0 . 2 μ πι) を比較して示すグラフである。
なお、 図 2 5における比較は、 ηチャネル型電界効果トランジスタに対する、 チャネルに平行方向の応力負荷で行った。 ゲート長が 2 μ mの世代のトランジス タに対して、 ゲート長 0 . 2 Ai m世代のトランジスタは、 応力に対する G mの依 存性が約 4倍大きい。 つまり、 トランジスタの世代が進むことによって、 応力に 対するトランジスタ特性の感受性が高まっていることを示している。
また、 応力解析によれば、 電界効果トランジスタの S i基板のチャネル部分に 形成される基板深さ方向の応力分布は、 ゲート電極近傍に応力集中場が形成され る。 ゲート長の小さな 0 . 1 / m世代のトランジスタの拡散層の形成領域は、 従 来のゲート長の大きなトランジスタに比べて、 基板表面に近い浅い領域に形成さ れる。 その結果、 0 . 1 μ ιη世代のトランジスタでは、 素子動作領域が応力の影 響を受け易くなつているとも考えられる。
そこで、 本願発明者らは、 電界効果トランジスタ構造について有限要素法によ る応力解析を行い、 電界効果トランジスタを構成する材料、 およびその周辺の材 料が、 ドレイン電流が流れるチャネル部分の応力に与える影響について、 感度解 析を行った。
その結果、 本願発明者らは、 ゲート電極を上面から内包する膜と、 シリサイド 膜、 ゲート電極、 及びサイドウォールが、 それぞれ、 チャネル部分の応力に影響 が大きいことを明らかにした。
本発明により、 例えば、 チャネル部分の応力を引張応力側にするには、 ゲート 電極を覆う S i N膜真性応力の増大、 また、 その膜厚の増加、 あるいは、 シリサ イド膜厚の増加、 あるいは、 ゲート電極膜真性応力の増大、 あるいは S T Iの酸 化起因応力の低下によって、 達成することができることを明らかにした （図 3— 図 7 ) 。
ところで、 S i Nの膜応力は、 その膜のエッチングレートと、 後述する図 8に 示すような関係が有り、 エッチングレートの大きな膜の場合には、 応力が高いと レヽうことをも本願発明者らは明らかにした。
上記事項に鑑み、 次のような状態を構成することが好ましい。
基板上に形成された、 nチャネル型電界効果トランジスタと、 pチャネル型電 界効果トランジスタとを有する半導体装置において、 上記 nチャネル型電界効果 トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力 は、 上記 pチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れ る方向に沿った方向の残留応力より、 引張応力側に大である。
または、 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタとを有する半導体装置において、 上記 nチャネル型 電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の 残留応力は引張応力であり、 上記 Pチャネル型電界効果トランジスタのチャネル 部のドレイン電流が流れる方向に沿った方向の残留応力は圧縮応力である。
これにより、 nチャネル型、 pチャネル型、 共にドレイン電流特性を向上できる ので全体としての性能に優れた半導体装置を実現することができる。
また、 本発明の半導体装置は、 欠陥等を抑制した信頼性の高い半導体装置を実 現することができる。
または、 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタを有する半導体装置において、 上記各トランジスタ . は、 ゲート電極を内包し、 ソース · ドレインの領域に隣接する位置まで伸びた絶 縁膜を備え、 上記 nチャンネル型電界効果トランジスタの上記絶縁膜は、 上記 p チャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。 上記隣接する位置とは、 例えば、 上記絶縁膜が前記ソース · ドレイン領域の上 部にかかっている状態をいう。 ソース ' ドレイン領域にシリサイド領域が形成さ れている場合は、 その領域にかかるように形成させることができる。
上記の何れかの形態をとる為に具体的には、 以下の構成をとることが好ましレ、。
( 1 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタを有する半導体装置において、 上記各トランジスタ は、 ゲート電極を内包し、 ソース ' ドレインの領域に隣接する位置まで伸びた絶 縁膜を備え、 上記絶縁膜は窒化珪素を主成分とし、 上記 nチャネル型電界効果ト ランジスタの上記絶縁膜の膜厚と上記 pチャネル型電界効果トランジスタの上記 絶縁膜の膜厚とは、 相違することを特徴とする。
これにより、 nチャネル型電界効果トランジスタと pチャネル型電界効果トラ ンジスタを備えた半導体装置の電流特性を全体として向上させることができる。 更に、 上記構成により、 上記絶縁膜の調整変更によっても電流特性に影響を及ぼ さないので効果的に上記効果を達成できる。
なお、 例えば、 上記絶縁膜は、 上記 pチャネル型電界効果トランジスタの上記 絶縁膜よりも大きい引張応力を有する。
例えば、 上記 nチャネル型電界効果トランジスタ及び pチャネル型電界効果ト ランジスタの絶縁膜が引張応力を残留するものである場合は、 nチャネル型電界 効果トランジスタの絶縁膜を pチャネル型電界効果トランジスタの絶縁膜より厚 くする。 また、 例えば、 nチャネル型電界効果トランジスタ及び pチャネル型電 界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、 nチヤネ ル型電界効果トランジスタの絶縁膜を pチャネル型電界効果トランジスタの前記 絶縁膜より薄くする。 絶縁膜厚さは、 例えば半導体装置における平均膜厚を基に 比較してもよい。
または、 前記半導体装置において、 上記絶縁膜は窒化珪素を主成分とし、 上記 pチャネル型電界効果トランジスタの上記絶縁膜は、 シリコン （S i ) 、 窒素 (N) 、 酸素 （O ) 、 アルゴン （A r ) 、 ヘリウム （H e ) 、 ゲルマニウム (G e ) の内、 少なくとも を、 上記 nチャネル型電界効果トランジスタの上 記絶縁膜より、 多く含有している。
( 2 ) また、 好ましくは、 上記 ( 1 ) において、 上記絶縁膜は窒化珪素を主成 スタの絶縁膜の面積より大きくする。
また、 例えば、 nチャネル型電界効果トランジスタ及び pチャネル型電界効果 トランジスタの絶縁膜が圧縮応力を残留するものである場合は、 nチャネル型電 界効果トランジスタの絶縁膜の面積を pャネル型電界効果トランジスタの絶縁膜 の面積より小さくする。 上記面積は、 例えば半導体装置における平均面積を基に 比較してもよい。
なお、 上記面積に代えて、 絶縁膜のソースからドレインを横切る方向の長さを 比較してもよい。 具体的には、 例えば、 nチャネル型電界効果トランジスタ及ぴ pチヤネル型電界効果トランジスタの絶縁膜が弓 I張応力を残留するものである場 合は、 nチャネル型電界効果トランジスタの絶縁膜の長さを pチャネル型電界効 果トランジスタの絶縁膜の長さより長くする。
また、 例えば、 nチャネル型電界効果トランジスタ及ぴ pチャネル型電界効果 トランジスタの絶縁膜が圧縮応力を残留するものである場合は、 nチャネル型電 界効果トランジスタの絶縁膜の長さを pチャネル型電界効果トランジスタの絶縁 膜の長さより小さくする。
これにより、 nチャネル型電界効果トランジスタと pチャネル型電界効果トラ ンジスタを備えた半導体装置の電流特性を全体として向上させることができる。 更に、 上記構成により、 上記絶縁膜の調整変更によっても電流特性に影響を及ぼ さないので効果的に上記効果を達成できる。
( 3 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、 上記トランジスタの それぞれには、 ソース或いはドレイン領域にシリサイド領域が形成され、 上記 n チャネル型電界効果トランジスタのシリサイド領域の膜厚は、 上記 pチャネル型 電界効果トランジスタのシリサイド領域の膜厚より厚い。
上記膜厚は半導体装置における平均膜厚さをもとに比較してもよい。
これにより、 前記の全体としての向上効果に加えて、 上記構成により、 上記絶 縁膜の調整変更によつても電流特性に影響を及ぼさないので効果的に _t記効果を 達成できる。
( 4 ) 好ましくは、 上記 ( 3 ) において、 上記シリサイド領域の主成分は、 コ バルトシリサイ ド （C 0 S i 2 ) もしくは、 チタンシリサイド （T i S i 2 ) 、 もしくはニッケルシリサイドである。
( 5 ) なお、 他の形態としては、 基板上に形成された、 nチャネル型電界効果 トランジスタと、 pチャネル型電界効果トランジスタとを有する半導体装置にお いて、 上記 nチャネル型電界効果トランジスタのゲート電極は、 上記 pチャネル 型電界効果トランジスタのゲート電極より、 大きい圧縮膜応力を有するようにす る。
( 6 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、 上記 nチャネル型電 界効果トランジスタの上記ゲート電極に含まれる不純物は、 上記シリコン基板の 主平面の垂直方向に濃度勾配を持ち、 上記 pチャネル型電界効果トランジスタの 上記ゲート電極に含まれる不純物は上記シリコン基板の主平面の垂直方向には測 定限界内に いて濃度勾配を持たないか、 或いは nチャネル型電界効果トランジ スタの上記ゲート電極における濃度勾配より少ない勾配を有する。
例えば、 nチヤンネル型電界効果トランジスタのゲート電極の不純物濃度は、 シリコン基板の主平面の垂直方向に濃度勾配を持ち、 pチャネル型電界効果トラ ンジスタのゲ一ト電極の不純物濃度分布はシリコン基板の主平面の垂直方向に均 一である。
( 7 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ノレ型電界効果トランジスタを有する半導体装置において、 上記 nチヤネノレ型電界 効果トランジスタの上記ゲート電極の平均結晶粒径は、 上記 pチャネル型電界効 果トランジスタの上記グート電極の平均結晶粒径より小さい。
これにより、 nチャネル型電界効果トランジスタと pチャネル型電界効果トラ ンジスタを備えた半導体装置の電流特性を全体として向上させることができる。 更に、 上記構成により、 チャネル部の直上に位置するゲート電極を結晶粒径を調 整することにより応力をコント ΰールするので、 チヤネル部に効果的に応力を課 すことができる。
( 8 ) 基板上に形成された、 ηチャネル型電界効果トランジスタと、 ρチヤネ ル型電界効果トランジスタと、 隣接するトランジスタ素子を電気的に分離する素 子分離手段とを有する半導体装置において、 上記 11チャネル型電界効果
スタのチャネル部分と上記素子分離手段との距離は、 上記 pチャネル型電界効果 トランジスタのチヤネル部分と上記素子分離手段との距離より大きい。
これにより、 nチャネル型電界効果トランジスタと pチャネル型電界効果トラ ンジスタを備えた半導体装置の電流特性を全体として向上させることができる。 更に、 上記構成により、 マスクパターンを調整すれば良いので容易に効果的に上 記効果を達成できる。
( 9 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、 上記 ϋチャネル型電 界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシ フトが、 上記 ρチャネル型電界効果トランジスタのチャネル部にレーザを照射し た際のラマン分光のラマンシフトより小さい。
例えば、 ηチャネル型電界効果トランジスタのチャネル部を Τ ΕΜで観察した 際の結晶格子間隔は、 ρチャネル型電界効果トランジスタのチャネル部を Τ ΕΜ で観察した際の結晶格子間隔より広くなっている。
上記の各試料は、 ソース · ドレインを横切るような方向に沿つて形成した試料 を用いることが好ましい。
( 1 0 ) 好ましくは、 上記 （1 ) において、 上記絶縁膜は窒化珪素を主成分と し、 上記 ηチヤネノレ型電界効果トランジスタの上記絶縁膜のェッチングレートと、 上記 ρチャネル型電界効果トランジスタの上記絶縁膜のェッチングレートとは異 なる。
例えば、 上記 ηチャンネル型電界効果トランジスタ側の上記絶縁膜のエツチン グレートは、 上記 ρチヤンネル型電界効果トランジスタの絶縁膜のェツチングレ ートより小さい。
( 1 1 ) 基板上に形成された、 ηチャネル型電界効果トランジスタと、 ρチヤ ネル型電界効果トランジスタとを有する半導体装置の製造方法において、 上記基 板上に素子分離構造を形成する工程と、 上記素子分離構造により分離された領域 に ηチャネル型電界効果トランジスタのゲート電極及び ρチャネル型電界効果ト ランジスタのゲ一ト電極を形成する工程と、 上記ゲート電極の上にゲート電極を 覆う絶縁層を形成する工程と、 上記 nチヤネル型電界効果トランジスタのチヤネ ル部に、 上記 pチャネル型電界効果トランジスタのチャネル部より、 ソースとド レインを連絡する方向に引張応力を残留させる工程とを備える。
また、 他の形態としては、 基板上に形成された、 nチヤネノレ型電界効果トラン ジスタと、 pチャネル型界効果トランジスタとを有する半導体装置の製造方法に おいて、 上記基板上に素子分離構造を形成する工程と、 上記素子分離構造により 分離された領域に 11チャネル型電界効果トランジスタのゲート電極及び pチヤネ ル型電界効果トランジスタのゲート電極を形成する工程と、 上記ゲート電極の上 にゲート電極を覆う絶縁層を、 上記 ηチヤンネル型電界効果トランジスタの絶縁 層に、 シリコン、 窒素、 酸素、 アルゴン、 ヘリウム、 ゲルマニウムのうちの少な くとも一つを、 上記 ηチャネル型電界効果トランジスタの絶縁層より多く含ませ る工程とを備える。
他にも、 エッチングによって一方の前記絶縁膜の厚さを薄く Ζ厚くしてもよレ、。 また、 ゲート電極を形成した後に不純物を ηチャネル型電界効果トランジスタの ゲート電極に導入するようにしてもよい。 ηチャネル型電界効果トランジスタの 電極の粒径を ρチャネル型電界効果型トランジスタの電極の粒径より小さくする 工程を有してもよい。
例えば、 詳細には、 前記 ηチャネル型電界効果トランジスタと前記 ρチャネル 型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成される場合に、 第一の ρチャネル型電界効果トランジスタと前記第一の ρチャネル型電界効果ト ランジスタに隣合う第二の ρチャネル型電界効果トランジスタとの間に位置する 領域に、 前記第一或いは第二の Ρチャネル型電界効果トランジスタ上に形成され る前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、 或いは前記絶縁膜を非 設置になるようエッチングする。
前記 ηチャネル型電界効果トランジスタと前記 ρチャネル型電界効果
スタの上部には圧縮応力を有する絶縁膜が形成される場合、 前記第- ル型電界効果トランジスタに対応する第一の ηチャネル型電界効果
と前記第二の Ρチャネル型電界効果トランジスタに対応する第二の ηチャネル型 電界効果トランジスタとの間に位置する領域には、 第一の Ρチャネル型電界効果 トランジスタと前記第一の pチャネル型電界効果トランジスタに隣合う第二の p チャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜 より薄い前記絶縁膜が形成される力 或いは前記絶縁膜を非設置になるようエツ チングする。
または、 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタとを有する半導体装置において、 上記 nチャネル型 電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質は、 上記 pチャネル型電界効果トランジスタのグート電極の長手方向の側面に隣接す る絶縁膜の膜質と異なる。
または、 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタとを有する半導体装置において、 上記 nチヤネノレ型 電界効果トランジスタのグート電極の長手方向の側面に隣接する絶縁膜の膜応力 は、 上記 pチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣 接する絶縁膜の膜応力より、 引張応力側に大である。
好ましくは、 上記において、 上記絶縁膜は窒化珪素を主成分とする。
( 1 2 ) 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネノレ型電界効果トランジスタとを有する半導体装置において、 上記各トランジス タのゲート電極を内包し、 ソース ' ドレイン領域に隣接する領域まで伸びた絶縁 膜の膜応力が引張応力の場合には、 ゲート電極の長手方向の側面に隣接する絶縁 膜のヤング率が、 nチャネル型電界効果トランジスタより pチャネル型電界効果 トランジスタの方が小さく、 上記各トランジスタのゲート電極を内包し、 ソース • ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が圧縮応力の場合には、 ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、 nチャネル型電界 効果トランジスタより Pチャネル型電界効果トランジスタの方が大きレ、。
これにより、 IIチャネル型電界効果トランジスタと pチャネル型電界効果トラ ンジスタを備えた半導体装置の電流特性を全体として向上させることができる。 更に、 上記構成によっても、 電気特性への影響を与えないので効果的に上記効果 を達成できる。
( 1 3 ) 好ましくは、 上記 （1 2 ) において、 ゲート電極の長手方向の側面に 隣接する絶縁膜のヤング率が大である絶縁膜の材質は窒化珪素を主成分とし、 ャ ング率が小さレ、絶縁膜の材質は酸化シリコンを主成分とする。
( 1 4 ) 基板上に形成された、 nチャネル型電界効果トランジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、 前記 nチャネル型電界 効果トランジスタと前記 pチャネル型電界効果トランジスタとを複数有し、 前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果トランジスタの 上部には引張応力を有する絶縁膜が形成され、 第一の pチャネル型電界効果トラ ンジスタと前記第一の pチヤネル型電界効果トランジスタに隣合う第二の pチヤ ネル型電界効果トランジスタとの間に位置する領域に、 前記第一或いは第二の p チヤネノレ型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記 絶縁膜が形成されるか、 或いは前記絶縁膜を非設置にする。
なお、 前記半導体装置前記 nチャネル型電界効果トランジスタが隣合つて配置 される nチャネル電界効果トランジスタ領域と、 前記 pチャネル型電界効果トラ ンジスタが隣合って配置される pチャネル電界効果トランジスタ領域と、 形成し ていることが好ましい。
また、 言い換えれば、 前記 nチャネル型電界効果トランジスタのゲート電極と 前記 pチヤネル型電界効果トランジスタゲート電極の上部には引張応力を有する 第一の絶縁膜 （例えば前記応力制御膜） が形成され、 第一の pチャネル型電界効 果トランジスタと前記第一の pチャネル型電界効果トランジスタに隣合う第二の チャネル型電界効果トランジスタとの間に位置する領域に、 前記第一の絶縁膜 の厚さより薄い前記第一の絶縁膜が形成される力 \ 或いは前記第一の絶縁膜を非 設置にする。 そして、 前記第一の絶縁膜の上に成分の異なる第二の絶縁膜 （例え ば、 層間絶縁膜） を形成することができる。
なお、 他に、 半導体主表面に埋め込まれた絶縁層を有するフィールド領域と， 各々上記フィールド領域により囲まれた第 1から第 4のアクティブ領域と， 該第 1、 第 2のアクティブ領域に形成された， 第 1， 第 2の pチャネル型電界効果トランジス タと， 該第 3、 第 4のアクティブ領域に形成された， 第 3， 第 4の nチャネル型電界 効果トランジスタと、 上記第 1から第 4のトランジスタにおいて， ゲート電極を内 包し、 ソース · ドレインの領域に隣接する位置に伸びた， 膜応力が引張応力であ る絶縁膜とを具備してなり、 上記第 1、 第 2のアクティブは、 上記第 1、 第 2のトラ ンジスタのドレイン電流が主として流れる方向は一致するように、 上記フィール ドを介して隣接するように配置され、 上記第 3、 第 4のアクティブは、 上記第 1、 第 2のトランジスタのドレイン電流が主として流れる方向は一致するように、 上 記フィールドを介して隣接するように配置され、 上記絶縁膜は第 1から第 4のトラ ンジスタを內包し、 上記第 1、 第 2のアクティブに挟まれたフィールド領域におい て、 スリットが設けられている。
( 1 5 ) 基板上に形成された、 nチャネル型電界効果トランジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、 前記 nチャネル型電界 効果トランジスタと前記 pチヤネル型電界効果トランジスタとを複数有し、 前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果トランジスタの 上部には引張応力を有する絶縁膜が形成され、 第一の pチャネル型電界効果トラ ンジスタと前記第一の pチャネル型電界効果トランジスタに隣合う第二の pチヤ ネル型電界効果トランジスタとの間に位置する領域には、 前記第一の pチャネル 型電界効果トランジスタに対応する第一の nチヤネノレ型電界効果トランジスタと 前記第二の pチャネル型電界効果トランジスタに対応する前記第二の nチャネル 型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い 前記絶縁膜が形成される力、 或いは前記絶縁膜を非設置とする。
なお、 前記絶縁膜とは、 例えば応力制御膜が相当する。 また、 前記応力制御膜 の上には層間絶縁膜が形成されるようにすることができる。
または、 基板上に形成された、 nチャネル型電界効果トラレジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果トランジ スタとを複数有し、 前記 nチャネル型電界効果トランジスタと前記 pチャネル型 電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、 第一の p チャネル型電界効果トランジスタと前記第一の pチャネル型電界効果トランジス タに隣合う第二の Pチャネル型電界効果トランジスタとの間に位置する領域には、 前記第一の Pチヤネノレ型電界効果トランジスタと前記第一の pチャネル型電界効 果トランジスタに対応する第一の nチャネル型電界効果トランジスタとの間に位 置する領域に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、 或いは前記絶縁膜を非設置とする。
なお、 前記何れかの形態において、 前記第一の pチャネル型電界効果トランジ スタが配置されるァクティプ領域とそれに対応する第一の nチャネル型電界効果 トランジスタが配置されるァクティプ領域との間にも、 前記応力制御膜が形成さ れるようにすることができる。 また、 前記 nチャネル型電界効果トランジスタの 上部には前記応力制御膜を配置することができる。
または、 第一の pチャネル型電界効果トランジスタと第二の pチヤネノレ型電界 効果トランジスタとの間に位置する領域には、 前記第一の nチャネル型電界効果 トランジスタ上部に配置される前記絶縁膜 （例えば前記応力制御膜） の厚さより 薄 、前記応力制御膜が形成される。
または、 第一の pチャネル型電界効果トランジスタのゲート電極の長手方向と 交わる （例えば直交） 方向の領域には、 前記第一の nチャネル型電界効果トラン ジスタ上部に形成される前記絶縁膜 （例えば前記応力制御膜） より薄い前記絶縁 膜が形成される力、 或いは前記絶縁膜を非設置とすることができる。 或いは更に、 前記第一の pチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交 わる （例えば直交） 方向の領域であって前記第一の pチャネル型電界効果トラン ジスタが形成されるアクティブ領域に隣接するフィールド領域には、 前記第一の nチャネル型電界効果トランジスタのゲート電極の長手方向と交わる （例えば直 交） 方向の領域であって前記第一の nチャネル型電界効果トランジスタが形成さ れるァタティブ領域に隣接するフィールド領域に形成される絶縁膜より、 薄い前 記絶縁膜が形成されるか、 或いは前記絶縁膜を非設置とする。
または、 他の形態としては、 第一の pチャネル型電界効果トランジスタのゲー ト電極の長手方向と交わる （例えば直交） 方向の領域には、 前記第一の pチヤネ ル型電界効果トランジスタ上部に形成される前記絶縁膜 （例えば前記応力制御 膜） より薄い前記絶縁膜が形成されるカヽ 或いは前記絶縁膜を非設置とすること ができる。
( 1 6 ) 基板上に形成された、 nチャネル型電界効果トランジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、 前記 nチャネル型電界 効果トランジスタと前記 pチャネル型電界効果トランジスタとを複数有し、 前記 チヤネノレ型電界効果トランジスタと前記 pチャネル型電界効果トランジスタの 上部には圧縮応力を有する絶縁膜が形成され、 前記第一の pチャネル型電界効果 トランジスタに対応する第一の nチヤネノレ型電界効果トランジスタと前記第二の チャネル型電界効果トランジスタに対応する第二の nチャネル型電界効果トラ ンジスタとの間に位置する領域には、 第一の pチャネル型電界効果トランジスタ と前記第一の Pチャネル型電界効果トランジスタに隣合う第二の pチヤネノレ型電 界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記 絶縁膜が形成される力 \ 或いは前記絶縁膜を非設置にする。
または、 前記第一の pチャネル型電界効果トランジスタと前記第一の pチヤネ ノレ型電界効果トランジスタに対応する第一の nチャネル型電界効果トランジスタ との間に位置する領域には、 第一の pチャネル型電界効果トランジスタと前記第 一の pチャネル型電界効果トランジスタに隣合う第二の pチャネル型電界効果ト ランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が 形成されるか、 或いは前記絶縁膜を非設置にすることができる。
または、 半導体主表面に埋め込まれた絶縁層を有するフィールド領域と， 各々 上記フィールド領域により囲まれた第 1から第 3のァクティブ領域と， 該第 1、 第 2のアクティブ領域に形成された， 第 1， 第 2の pチャネル型電界効果トラン ジスタと， 該第 3のァクティブ領域に形成された， 第 3の nチャネル型電界効果 トランジスタと、 上記第 1から第 3のトランジスタにおいて， ゲート電極を内包 し、 ソース ' ドレインの領域に隣接する位置に伸びた， 膜応力が圧縮応力である 絶縁膜とを具備してなり、 上記第 1、 第 2のアクティブは、 上記第 1、 第 2のト ランジスタのドレイン電流が主として流れる方向は一致するように、 上記フィー ルドを介して隣接するように配置され、 上記絶縁膜は記第 1から第 3のトランジ スタを内包し、 上記第 1、 第 2のアクティブに隣接するフィールド領域上の、 上 記第 1、 第 2のトランジスタのドレイン電流が主として流れる方向に直角方向と、 上記第 3のアクティブに隣接するフィールド領域の周囲に、 スリツトが設けられ ているようにする。
または、 第一の nチャネル型電界効果トランジスタと第二の nチャネル型電界 効果トランジスタとの間に位置する領域には、 前記第一の pチャネル型電界効果 トランジスタ上部に配置される前記絶縁膜 （例えば前記応力制御膜） の厚さより 薄 、前記応力制御 B が形成される。
または、 第一の pチャネル型電界効果トランジスタのゲート電極の長手方向の 領域に位置する領域には、 前記第一の nチャネル型電界効果トランジスタ上部に 形成される前記絶縁膜 （例えば前記応力制御膜） より薄い前記絶縁膜が形成され る力、 或いは前記絶縁膜を非設置とすることができる。 或いは更に、 前記第一の nチャネル型電界効果トランジスタのゲート電極の長手方向と交わる （例えば直 交） 方向の領域であって前記第一の nチャネル型電界効果トランジスタが形成さ れるアクティブ領域に隣接するフィールド領域には、 前記第一の pチャネル型電 界効果トランジスタの前記ゲート電極の長手方向と交わる （例えば直交） 方向の 領域であって前記第一の pチャネル型電界効果トランジスタが形成されるァクテ ィプ領域に隣接するフィールド領域に形成される前記絶縁膜より薄レヽ前記絶縁膜 が形成される力、 或いは前記絶縁膜を非設置とする。
(1 7) 上記の半導体装置において、 上記絶縁膜は窒化珪素を主成分とするこ とを特徴とする。
なお、 公知例を調査したところチャネル部に応力を課すために、 以下の関連技 術が抽出されたが、 何れも本願発明の構成及ぴ作用効果を奏するものは見出せな かった。
例えば、 特開 60- 52052号公報には、 チャネル部の下地の層を pチヤネ ル部の下にスピネル層、 nチャネル部の下に Si02層を配置に作り分けること、 特 開平 7— 321 22号公報、 特開平 10— 92947号公報、 特開平 2000— 243854号公報、 特開平 2000—160599号公報には、 pチャネルを 下地に S i層を配置した S i Ge層とし、 nチャネルを下地に S i Ge層を配置 した S i層とするように， 作り分けることが開示されているが、 下地領域 （チヤ ネル部の電流が流れる領域より下の領域 （例えば， ゲート絶縁膜との界面から約 5 nm以上， ゲート絶縁膜とは反対方向に離れた領域） ) に層を挿入するので、 その端部に欠陥が生じると電気特性に影響を及ぼす恐れがある。 また、 特開 20 00— 36567号公幸 特開平 2000— 36605号公報に、 特開平 200 1 - 2 4 4 6 8号公報には、 P MO S部のトランジスタに隣接する素子分離部を L O C O Sの酸化量をコント口ールして圧力を加えること力 S、 開示されているが L O C O Sによるため高集積ィ匕に効果的に対応することが困難であり、 作り分け るのが工程の大幅ァップになる恐れがある。
図面の簡単な説明
【図 1】
本発明の第 1実施例である半導体装置の断面を示す模式図である。
【図 2】
nチャネル型及ぴ pチャネル型電界効果トランジスタのドレイン電流の応力依 存性の実験結果を示すグラフである。
【図 3】
ゲート電極を上面より内包する S i N膜の真性応力が、 チャネル部分の応力に 与える影響を解析した結果を示すグラフである。
【図 4】
ゲート電極を上面より内包する S i N膜の膜厚が、 チャネル部分の応力に与え る影響を解析した結果を示すグラフである。
【図 5】
シリサイドの膜厚が、 チャネル部分の応力に与える影響を解析した結果を示す グラフである。
【図 6】
ゲート電極の真性応力が、 チャネル部分の応力に与える影響を解析した結果を 示すグラフである。
【図 7】
S T Iの酸化起因応力が、 チャネル部分の応力に与える影響を解析した結果を 示すグラフである。
【図 8】
S i N膜応力のエッチングレート依存性の実験結果を示すグラフである。
【図 9】
本発明の第 1実施例である半導体装置の断面を示す模式図である。 【図 1 0】
本発明のその他の第 1実施例である半導体装置の断面を示す模式図である。
【図 1 1】
本発明のその他の第 1実施例である半導体装置の製造工程の一部を示す断面模 式図である。
【図 1 2】
本発明のその他の第 1実施例である半導体装置の製造工程の一部を示す断面模 式図である。
【図 1 3】
本発明のその他の第 1実施例である半導体装置の製造工程の一部を示す断面模 式図である。
【図 1 4】
本発明の第 2実施例である半導体装置の断面を示す模式図である。
【図 1 5】
本発明の第 2実施例である半導体装置の平面模式図である。
【図 1 6】
本発明の第 3実施例である半導体装置の断面を示す模式図である。
【図 1 7】
本発明の第 4実施例である半導体装置の断面を示す模式図である。
【図 1 8】
本発明の第 5実施例である半導体装置の断面を示す模式図である。
【図 1 9】
本発明の第 5実施例である半導体装置の製造工程の一部を示す断面模式図であ る。
【図 2 0】
本発明の第 5実施例である半導体装置の製造工程の一部を示す断面模式図であ る。
【図 2 1】
本発明の第 5実施例である半導体装置の製造工程の一部を示す断面模式図であ る。
【図 2 2】
本発明の第 6実施例である半導体装置の断面を示す模式図である。
【図 2 3】
本癸明の第 6実施例である半導体装置の平面模式図である。
【図 2 4】
ゲート長各世代のチャネル部分の応力を解析した結果を示すグラフである。
【図 2 5】
電界効果トランジスタの世代による相互コンダクタンス （G m) の応力に対す る依存性の違レ、を示した実験結果を示すグラフである。
【図 2 6】
本発明の第 7実施例である半導体装置の断面を示す模式図である。
【図 2 7】
サイドゥォ一ルの膜応力がチャネル部分の応力に与える影響を解析した結果を 示すグラフである。
【図 2 8】
本発明の第 8実施例である半導体装置の断面を示す模式図である。
【図 2 9】
サイドウオールの材料が、 チャネル部分の応力に与える影響を解析した結果を 示すグラフである。
【図 3 0】
本発明の第 9実施例である半導体装置の断面を示す模式図である。
【図 3 1】
本発明の第 1実施例である半導体装置においてコンタクトプラグや配線等を形 成した一例の断面を示す模式図である。
【図 3 2】
本発明の第 1 0実施例である半導体装置の電気回路図である。
【図 3 3】
本発明の第 1 0実施例である半導体装置の平面模式図 （図 3 4の部分拡大図） である。
【図 3 4】
本発明の第 1 0実施例である半導体装置の平面模式図である。
【図 3 5 A， 3 5 B , 3 5 C】
本努明の第 1 0実施例である半導体装置の断面を示す模式図である。
【図 3 6】
本発明の第 1 1実施例である半導体装置の平面模式図 （図 3 7の部分拡大図） である。
【図 3 7】
本発明の第 1 1実施例である半導体装置の平面模式図である。
【図 3 8 A, 3 8 B , 3 8 C】
本発明の第 1 1実施例である半導体装置の断面を示す模式図である。
【図 3 9】
本発明の第 1 0実施例である半導体装置の製造工程の一部を示した断面模式図 である。
【図 4 0】
本発明の第 1 0実施例である半導体装置の製造工程の一部を示した断面模式図 である。
【図 4 1】
本発明の第 1 0実施例である半導体装置の製造工程の一部を示した断面模式図 である。
【図 4 2】
本発明の第 1 0実施例である半導体装置の製造工程の一部を示した断面模式図 である。
【図 4 3】
本発明の第 1 0実施例である半導体装置の製造工程の一部を示した断面模式図 である。
発明を実施するための最良の形態
以下、 本発明の第 1実施例を図 1から図 3、 図 8および図 3 1を用いて説明す る。
図 1は本発明の第 1実施例の半導体装置の断面模式図、 図 2は nチャネル、 及 び pチャネル型電界効果トランジスタのドレイン電流の応力依存性を示す図、 図 3はゲート電極を上面より内包する S i N膜の真性応力が、 チャネル部分応力 (ドレイン電流に平行でチャネル面内の応力） に与える影響を応力解析した結果 を示す図、 図 8は S i N膜応力のエッチングレート依存性を示す図、 図 3 1は図 1に示した半導体装置に配線等を形成した一例を示す図である。
本発明の第 1の実施例の半導体装置は、 図 1に示すように、 シリコン基板 1の 主面に形成された nチャネル型電界効果トランジスタ 10と、 pチャネル型電界 効果トランジスタ 30と、 これらトランジスタ 1 0、 30の上面に形成された応 力制御絶縁膜 1 9、 39で構成される。
nチャネル型電界効果トランジスタは、 p型ゥエル 1 1に形成された n型ソー ス ' ドレイン （1 2、 1 3) と、 ゲート絶縁膜 14と、 ゲート電極 1 5とを備え、 ゲート電極 1 5の上面、 およびソース · ドレイン （12、 13) の上面には、 シ リサイド 1 7、 1 8が形成される。 なお、 n型ソース · ドレインとは、 ゲート電 極 14を挟んで対向する 12、 13で示された、 ソース領域、 もしくはドレイン 領域のことである。 ソースとドレインの違いは、 電流がどちらからどちらへ流す かという違いであり、 基本的な構造上の違いはないので、 本明細書では、 ソース • ドレイン （1 2、 1 3) として、 表記する。 次に説明する pチャネル型電界効 果トランジスタ、 および、 それ以降についても同様である。
また、 pチャネル型電界効果トランジスタは、 n型ゥエル 31に形成された p 型ソース · ドレイン （32、 33) と、 ゲート絶縁膜 34と、 ゲート電極 35と を備え、 ゲート電極 35の上面、 およびソース ' ドレイン （32、 33) の上面 には、 シリサイド 37、 38が形成される。 これらのトランジスタは、 シリコン 酸ィ匕膜 （S i 02) や、 窒化珪素 （S i N) からなる、 浅溝素子分離 2によって、 他のトランジスタと互いに絶縁される。
ゲート酸ィ匕膜 14、 34は、 例えば、 シリコン酸化膜 （S i 02) 、 窒化珪素 膜 （S i N) 、 酸化チタン （T i〇2) 、 酸化ジルコニウム （Z r〇2) 、 酸ィ匕 ハフニウム （H f 〇2) 、 五酸化タンタル （Ta 2〇5) などの誘電体膜、 ある いはこれらの積層構造からなる。 また、 ゲート電極 1 5、 3 5は、 例えば、 多結 晶シリコン膜、 あるいはタングステン （W) 、 白金 （P t ) 、 ルテニウム （R u ) 等の金属膜、 あるいはこれらの積層構造からなる。
上記ゲート絶縁膜 1 4、 3 4とゲート電極 1 5、 3 5、 シリサイド 1 7、 1 8、 3 7、 3 8の側壁には、 窒化珪素 （S i N) や、 シリコン酸化膜 （S i〇2 ) らなるサイドウオール 1 6、 3 6が形成される。
nチヤネル型電界効果トランジスタ、 pチヤネル型電界効果トランジスタの上 面には、 応力制御膜 1 9、 3 9が形成され、 さらに、 この応力制御膜 1 9、 3 9 の上面には、 例えば、 B P S G (Boron-doped Phospho Silicate Glass) B奠ゃ、 S O G (Spin On Glass) B莫、 あるいは T E〇 S (Tetra- Ethyl- Ortho— Silicate) 膜、 あるいは化学気相成長法、 あるいはスパッタ法で形成したシリコン酸ィヒ膜な る層間絶縁膜 3で覆われてレヽる。
シリコン基板 1上に形成された nチャネル型電界効果トランジスタ、 pチヤネ ル型電界効果トランジスタは、 所望の回路が構成されるように、 図 3 1に示すよ うに、 コンタクトプラグや配線等によって電気的に接続される。 なお、 本発明の 第 1実施例は nチヤネル型、 pチヤネル型電界効果トランジスタのチヤネル部分 の応力を制御する手段として、 応力制御膜 1 9、 3 9を用いる例である。 その他 の部分については本発明の第 1実施例以外の構造や材料であっても構わない。 また、 図 1の例については、 コンタクトプラグや配線等は省略してあり、 図 3 1の例を除き、 他の実施例についても同様にコンタクトプラグや配線等は省略し てある。
応力制御膜 1 9と応力制御膜 3 9とは、 主として窒化珪素 （S i N) からなり、 化学気相成長法、 あるいはスパッタ法によって形成される。 応力制御膜 1 9の膜 応力は、 応力制御膜 3 9の膜応力よりも引張側の応力である。
L S I等の半導体装置の開発においては、 電界効果トランジスタのドレイン電 流の向上 （ドレイン電流の増加） が年々進められている。 本願発明者らは、 ドレ イン電流が応力によって変化することを明らかにし、 Pチャネル型電界効果トン ジスタと、 nチャネル型電界効果トランジスタを有する相補型電界効果トランジ スタにおいて、 nチヤネノレ型、 pチャネル型双方のトランジスタのドレイン電流 を効果的に向上させる方法を見出した。
図 2は、 電界効果トランジスタのドレイン電流の応力依存性を示すグラフであ る。 図 2より、 nチャネル型電界効果トランジスタでは、 引張応力によってドレ イン電流が増加し、 pチャネル型電界効果トランジスタでは、 逆に、 圧縮応力に よってドレイン電流が増加することが明らかとなっている。
一方、 図 3はグート電極上面を覆う S i Nの膜応力が、 ドレイン電流が流れる 部分 （チャネル） の応力 （ドレイン電流に平行方向でチャネル面内の応力） に与 える影響を有限要素法により応力解析した結果を示すグラフである。 図 3に示す ように、 ゲート電極を覆う膜の膜応力が引張側に強くなると、 チャネル部分の応 力も引張^ Jに強くなることを明らかとなっている。
これは、 ゲート電極を内包する膜がソース ' ドレイン領域の上面にまで拡張し て形成されており、 この部分の膜の引張応力 （膜の収縮） —がチャネル部分の応力 を引張側にシフトさせるためには発生する現象であると考えられる。
したがって、 nチャネル型電界効果トランジスタと、 pチャネル型電界効果ト ランジスタとを有する半導体装置においては、 nチャネル型電界効果トランジス タのゲート電極を覆う膜には、 膜応力が引張応力側の膜を用い、 Pチャネル型電 界効果トランジスタのゲート電極を覆う膜には、 膜応力が、 nチャネル型の膜よ り、 圧縮応力側の膜を用いることにより、 nチャネル型、 pチャネル型の両方の ドレイン電流の向上が期待できる。 このため、 全体としての特性を向上させるこ とができる。
なお、 本願発明者らは、 窒化珪素 （S i N) 膜のエッチングレートに応力依存 性が有ることも明らかにした。
図 8は、 窒化珪素 （S i N) 膜のエッチングレートの応力依存性の実験結果の 一例を示すグラフである。 この図 8に示す結果から、 膜応力が違うと、 エツチン グレートに差が生じることが分かる。
本発明の第 1実施例の半導体装置は、 図 1に示すように、 nチャネル型電界効 果トランジスタ 1 0の上面には、 ゲート電極 1 5の少なくとも一部を内包し、 シ リサイド 1 8が形成されているソース · ドレイン領域 1 2、 1 3に接する応力制 御膜 1 9が形成され、 pチャネル型電界効果トランジスタ 3 0のゲート電極 3 5 の少なくとも一部を内包し、 シリサイド 3 8の形成されているソース . ドレイン 領域 3 2、 3 3に接する応力制御膜 3 9が形成されており、 応力制御膜 1 9の膜 応力は、 応力制御膜 3 9の膜応力より引張側の応力、 より好ましくは、 応力制御 膜 1 9は引張応力、 応力制御膜 3 9は圧縮応力である。
その結果、 チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、 nチャネル型では、 強い引張応力が得られ、 逆に、 pチャネル型では、 nチヤネ ル型より圧縮側の応力が得られるため、 nチャネル型、 pチャネル型の両方のド レイン電流の向上できるという効果が得られる。
また、 応力制御膜 1 9と応力制御膜 3 9とは窒化珪素 （S i N) からなるため、 層間絶縁膜 3の形成後、 ソース ' ドレイン領域に上層配線から電気的接続を図る ための、 シリコン酸ィ匕膜からなる層間絶縁膜 3にコンタクトホールを開ける時の エッチストツパとしても利用することが出来るという効果が得られる。
コンタクトホール形成後のコンタクトプラグ 7と配線 2 1等は、 例えば、 図 3 1に示すようになる。 配線層は複数層形成される。 コンタクトプラグ 7と配線 2 1は、 例えばタングステン、 アルミニウム、 銅、 チタン、 窒化チタンなど、 ある いはこれらの積層構造からなる。 また、 コンタクトプラグ 7や配線 2 1は図 3 1 に示すように、 例えば窒化チタンゃチタンなど積層膜からなるパリアメタル 8、 2 2とともに構成されていてもよい。
また、 応力制御膜 1 9と応力制御膜 3 9は、 同じ成膜装置を用いて、 成膜条件 を変えることによつても得られるので、 新規に装置を導入しなくとも対応できる という効果が得られる。
なお、 丰発明の第 1実施例の半導体装置は、 nチャネル型電界効果トランジス タのチャネル部分のドレイン電流に平行方向のチャネル面内の応力は、 ρチヤネ ル型電界効果トランジスタのチャネル部分の応力よりも引張応力側であり、 より 好ましくは nチャネル型のチャネル部の応力は引張応力、 pチャネル型のチヤネ ル部の応力は圧縮応力にする一手段を述べたものであり、 応力制御膜 1 9、 3 9 に用いる膜は、 応力制御膜 1 9の膜応力が、 応力制御膜 3 9の膜応力より引張側 の応力、 より好ましくは、 応力制御膜 1 9が引張応力、 応力制御膜 3 9が圧縮応 力であれば、 必ずしも S i Nである必要はない。 これらに対して、 前記状態を構成する詳細な内容について以下に図 9及び図 4 を用いて説明する。
図 9は本発明の第 1実施例である半導体装置の断面構造の模式図、 図 4は、 電 界効果トランジスタのチャネル部分の応力の、 ゲート電極を覆う S i N膜厚依存 性の解析結果を示すグラフである。
この第 1実施例と前述の第 1実施例状態とは、 応力制御膜 1 9 2、 3 9 2の膜 厚が、 nチャネル型電界効果トランジスタと、 pチャネル型電界効果トランジス タの部分で互いに異なるように構成することで前述の状態を作り出すことであり、 応力制御膜が引張応力の場合には、 図 9に示すように、 nチヤンネル型の応力制 御膜 1 9 2に比較して、 pチャネル型の応力制御膜 3 9 2を薄くする。
一方、 応力制御膜が圧縮応力の場合には、 逆に、 nチャネル型の方の応力制御 膜 1 9 2を応力制御膜 3 9 2に比較して薄く （図は省略） することが好ましい。 これらの応力制御膜 1 9 2、 3 9 2は、 nチャネル型、 及ぴ pチャネル型電界効 果トランジスタの上面全面に、 化学気相成長法ゃスパッタ法などにより、 窒化珪 素 （S i N) 膜を成膜した後、 所望の膜厚までエッチバックする等によって得ら れる。
なお、 本発明の第 1実施例は、 nチャネル型、 pチャネル型電界効果トランジ スタのチャネル部分の応力を制御する手段として、 応力制御膜 1 9 2、 3 9 2を 用いる例である。 その他の部分については、 本発明の第 3実施例以外の構造ゃ材 料であっても構わない （ただし、 図 4に示したデータによって膜厚が決定され る） 。
次に、 本発明の第 3実施例である半導体装置の作用効果を説明する。
図 4は、 チャネル部応力の、 グート電極を覆う応力制御膜の膜厚依存性の解析 結果を示すグラフである。 図 4より、 応力制御膜が引張応力の場合、 膜厚が厚け れば、 チャネル部分の応力は、 引張応力側にシフトすることが分かる。 このこと は逆に、 応力制御膜が圧縮応力の場合には、 膜厚が厚ければ、 チャネルの応力は 圧縮側にシフトすることを意味する。
本発明の第 1実施例によれば、 応力制御膜が引張応力の場合には、 図 9に示す ように、 pチャネル型の方が薄く、 pチャネル型電界効果トランジスタのドレイ ン電流の向上が得られる。
一方、 応力制御膜が圧縮応力の場合には、 逆に nチャネル型の方を薄くするこ とにより、 nチャネル型電界効果トランジスタのドレイン電流が向上するという 効果が得られる。
また、 第 1実施例に述べたように、 応力制御膜 1 9 2と応力制御膜 3 9 2とは 窒化珪素 （S i N) からなるため、 層間絶縁膜 3の形成後、 ソース · ドレイン領 域に上層配線から電気的接続を図るための、 シリコン酸化膜からなる層間絶縁膜 3にコンタクトホールを開ける時のエッチストツパとしても利用することが出来 るという効果が得られる。 なお、 膜は S i Nに限定されるものではない。
なお、 絶縁膜等が引張応力が残留している力圧縮応力が残留しているかは、 例 えば、 半導体装置を基板側から或いはさらに絶縁膜の上の積層構造側から、 上記 絶縁膜を残して薄くする。 そして、 残った薄膜が基板側を外側にして、 反ってい れば引張応力が残留する膜であることが分かる。 一方、 上記残った薄膜が基板側 を内側にして反っていれば圧縮応力が残留す膜であることが分かる。
また、 本発明の第 1実施例の半導体装置は、 チャンネル部分の応力制御の一例 を示したものであり、 以下に述べる実施例のような他の手段によって、 チヤネノレ 部分の応力を制御しても構わない。
次に、 本発明の第 2実施例を図 1 4、 図 1 5を用いて説明する。 図 1 4は本発 明の第 2実施例である半導体装置の断面 （図 1 5の a— a， 線に沿った断面） 構 造の模式図、 図 1 5は、 応力制御膜 1 9 3、 3 9 3の形状を示す上面からみた模 式図である。 なお、 図 1 5は、 ゲート電極 1 5、 3 5、 ソース · ドレインに接続 する配線 6、 アクティブ領域 5 (トランジスタ形成領域） 、 および、 応力制御膜 1 9 3、 3 9 3の外形のみを示してある。 また、 図 1 4、 図 1 5は応力制御膜 1 9 3 , 3 9 3が引張応力の場合について示したものである。
第 2実施例と第 1実施例との違いは、 第 2実施例においては応力制御膜 1 9 3、 3 9 3の平面形状が nチャネル型電界効果トランジスタ側と、 pチャネル型電界 効果トランジスタ側とで異なることである。 図 1 4に示すように、 応力制御膜 1 9 3 , 3 9 3の膜応力が引張応力の場合には、 応力制御膜 3 9 3のゲート電極 3 5の側面部分の面積が、 応力制御膜 1 9 3のグート電極 1 5の側面部分の面積よ り小さく、 応力制御膜 1 9 3、 3 9 3の膜応力が圧縮応力の場合には、 応力制御 膜 3 9 3のゲート電極 3 5の側面部分の面積が、 応力制御膜 1 9 3のゲート電極 1 5の側面部分の面積より大きいことを特徴としている。
より好ましくは、 応力制御膜 1 9 3、 3 9 3が引張応力の場合には、 nチヤネ ル型電界効果トランジスタと pチャネル型電界効果トランジスタとも、 ゲート電 極 1 5、 3 5の延びる方向に対して面積を大きくする （図 1 5 ) 。
逆に、 応力制御膜 1 9 3、 3 9 3が圧縮応力の場合には、 nチャネル型電界効 トランジスタと pチャネル型電界効果トランジスタとも、 ゲート電極 1 5、 3 5 の延びる方向に対しては面積を小さくする （図は省略） 。
なお、 この第 2実施例は、 nチャネル型、 pチャネル型電界効果トランジスタ のチャネル部分の応力を制御する手段として、 応力制御膜 1 9 3、 3 9 3を用い る例である。 その他の部分については、 この第 2実施例以外の構造や材料であつ ても構わない。
次に、 本発明の第 2実施例である半導体装置の作用効果を説明する。
この第 2実施例によれは、 電界効果トランジスタのチャネル部分の応力は、 応 力制御膜 1 9 3、 3 9 3の面積によって制御される。 ソース · ドレイン領域に延 ぴる応力制御膜が、 引張応力の場合には、 nチャネル型では、 面積を広くするこ とで、 チャネル部分に強い引張応力を与え、 pチャネル型では、 出来るだけ面積 を狭くして、 チャネル部分の応力を低減する。 一方、 応力制御膜が圧縮応力の場 合には、 これが逆になる。
さらに、 より好ましくは、 ドレイン電流に直角な方向については、 応力制御膜 が引張応力の場合には、 両方のトランジスタともに、 面積を大きく取り、 両方の 電界効果トランジスタのチャネルに引張応力を与え、 応力制御膜が圧縮応力の場 合には、 逆に面積を小さくすることで、 チャネル部分の応力を低減させる。
したがって、 本発明の第 2実施例の半導体装置では、 上述のように、 応力制御 膜 1 9 3、 3 9 3によってチャネル部分の応力を pチャネル型より、 nチャネル 型の方を引張応力にすることができ、 ドレイン電流の向上が図られるという効果 が得られる。
また、 本発明の第 2実施例によれば、 チャネルに直角な方向についても、 応力 の制御がなされるので、 より一層、 ドレイン電流の向上が得られるという効果が 得られる。
また、 本発明の第 2の実施例によれば、 前述のように、 応力制御膜 1 9 3と応 力制御膜 3 9 3は窒化珪素 （S i N) からなるため、 層間絶縁膜 3の形成後、 ソ 一ス · ドレイン領域に上層配線から電気的接続を図るための、 シリコン酸化膜か らなる層間絶縁膜 3にコンタクトホールを開ける時のエッチストツノ、。としても利 用することが出来るという効果が得られる。
なお、 この第 2実施例の半導体装置は、 nチャネル型電界効果トランジスタと pチヤネノレ型電界効果トランジスタとがーつずつ形成された構造についてである i この第 2実施例において、 応力制御膜の面積を大きくと表現している部分は、 ηチャネル型あるいは ρチヤネル型電界効果トランジスタどうしが連続して形成 されている部分は、 応力制御膜は不連続である必要はない。
次に、 その他の形態としての例を図 1 0から図 1 3を用いて説明する。
図 1 0は、 その他の形態である半導体装置の断面構造の模式図、 図 1 1から図 1 3は、 その他の形態である半導体装置の製造工程の一部を表した断面模式図で ある。
このその他の形態と第 1実施例との違いは、 応力制御膜 1 9 1及び 3 9 1で示 される二つの膜の応力を異ならせるために、 膜の組成が互いに異なるようにした ことである。
第 1実施例においては、 膜の組成を仮に変えない場合であっても効果がある点 で好ましい。 し力 し、 別な組成を作る為の工程が増す恐れを受け入れればこの構 成を採ることも好ましい。
具体的には、 主として窒化珪素 （S i N) からなる応力制御膜 1 9 1に対して、 応力制御膜 3 9 1は、 応力制御膜 1 9 1と同様な膜に、 窒化珪素 （S i N) 膜力 シリコン ( S i ) , 窒素 （N) 、 酸素 (O) 、 ゲルマニウム （G e ) 、 アルゴン (A r ) 、 ヘリウム （H e ) の内、 少なくとも一つを過剰に含有するように、 打 ち込んで形成している。
なお、 その他の形態の第 1実施例は、 nチャネル型、 pチャネル型電界効果ト ノ部分の応力を制御する手段として、 応力制御膜 1 9 1、 3 91を用いる例であり、 その他の部分については、 他の構造や材料であっても構 わない。
本実施例の半導体装置の応力制御膜 191、 391の製造工程は、 例えば次の ようになる。
(1)シリコン基板 1の主面上に nチャネル型電界効果トランジスタ 10と、 p チャネル型電界効果トランジスタ 30とを形成し、 サイドウォール 1 6、 36、 シリサイド 1 7、 18、 37、 38を形成する （図 1 1 ) 。
(2) nチャネル型、 pチャネル型電界効果トランジスタの上面全面に、 応力 制御膜 1 91になる窒化珪素 （S i N) 膜を、 例えばスパッタ法、 あるいは、 ィ匕 学気層成長法等により成膜する （図 12) 。
(3) pチャネル型電界効果トランジスタ 30の上面以外の部分はマスク 4を して、 シリコン （S i) 、 ゲルマニウム （Ge) 、 あるいは窒素 （N) 、 あるい は酸素 （O) 、 あるいはアルゴン （Ar) 等の不活性元素をイオン注入する （図 1 3) 。
(4) マスク 4を除去した後、 層間絶縁膜 3を形成する。 これにより、 図 10 に示す構造の半導体装置が製造される。
次に、 本発明のその他の形態の第 1実施例である半導体装置の作用効果を説明 する。
本発明の第 2実施例によれば、 応力制御膜 191が上面全面に成膜された （図 1 2) 後に、 pチャネル型電界効果トランジスタを覆う部分にはイオン注入さ れ、 その部分の膜の原子密度はイオン注入前に比べて密になる。 その結果、 応力 制御膜 391の膜応力は、 応力制御膜 1 91に比べて圧縮側にシフトする。
したがって、 チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧 縮側にシフトし、 pチャネル型電界効果トランジスタのドレイン電流を向上でき る効果が得られる。
また、 本発明のその他の形態の第 1実施例によれば、 応力制御膜の主成分の窒 化珪素 （S i N) の成膜は一度だけでもよい。 第 1実施例のように、 異なる膜応 力の窒化珪素を成膜する場合には、 成膜装置を二台使用するか、 もしくは、 一台 で成膜条件をその都度変えることが好ましい。 成膜条件を変えることが困難な場 合や、 装置を複数台用意できない場合であっても、 本発明のその他の形態の第実 施例であれば、 一台の成膜装置を用いて、 nチャネル型、 pチヤネノレ型、 両方の 電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる。 このように、 例えば、 応力制御膜 1 9と応力制御膜 3 9とで、 不純物濃度が異 なるようにすれば、 応力制御膜 1 9と応力制御膜 3 9とで、 応力が互いに異なる ように構成することができるので、 新規に装置を導入しなくとも対応できる。 また、 第 1実施例の説明において述べたように、 応力制御膜 1 9 1と応力制御 膜 3 9 1とは、 窒化珪素 （S i N) からなるため、 層間絶縁膜 3の形成後、 ソー ス ' ドレイン領域に上層配線か電気的接続を図るための、 シリコン酸化膜からな る層間絶縁膜 3にコンタクトホールを開ける時のエッチストップとしても利用す ることが出来るという効果が得られる。
次に、 本発明の第 3実施例を図 1 6及び図 5を用いて説明する。
図 1 6は本発明の第 3実施例である半導体装置の断面構造模式図であり、 図 5 は電界効果トランジスタのチャネル部分の応力 （ドレイン電流に平行でチャネル 面内の応力） の、 シリサイド膜厚依存性の解析結果を示すグラフである。
この第 3実施例と第 1実施例との違いは、 nチャネル型電界効果トランジスタ 側のシリサイド 1 8 1の膜厚が、 pチャネル型電界効果トランジスタ側のシリサ イド 3 8 1よりも厚いことである。 これらシリサイド （チタンシリサイド、 コバ ルトシリサイド、 ニッケルシリサイド等） はチタン、 コバルト、 ニッケル等をス パッタ法やィヒ学気相成長法等を用いて成膜した後、 熱処理してシリサイド反応さ せることにより得る。 なお、 図 1に示した第 1実施例の応力制御膜 1 9、 3 9は 無くても構わない。
なお、 この第 3の実施例は nチャネル型、 Pチャネル型電界効果トランジスタ のチャネル部分の応力を制御する手段として、 シリサイド 1 8 1、 3 8 1を用い ることを述べたものである。 その他の部分については、 この第 3実施例以外の構 造や材料であっても構わない。
以下、 このの半導体装置の作用効果を説明する。
nチャネル型、 pチャネル型電界効果トランジスタに形成されるシリサイドは、 コンタクトプラグとトランジスタの電気的な接続を低抵抗で図る為に必須なもの であるが、 熱処理によって強い引張応力を発生する材料でもある。
そこで、 本願努明者らは、 このシリサイドの応力を利用して、 チャネル部分に 応力を負荷し、 ドレイン電流を向上させることを検討した。 図 5は、 チャネル部 分の応力の、 シリサイド膜厚依存性の解析結果を示すグラフである。 図 5から、 シリサイド膜厚の増加に伴い、 チャネル部分の応力も、 引張応力が強くなる方に シフトすることが明らかとなった。
この第 3実施例によれば、 図 1 6に示すように、 nチャネル型電界効果トラン ジスタのシリサイド 1 8 1の膜厚を厚くすることによって、 ηチャネル型電界効 果トランジスタのドレイン電流を向上させ、 逆に ρチャネル型電界効果トランジ スタ側のシリサイド 3 8 1の Β莫厚を薄くすることにより、 ρチャネル型のドレイ ン電流の低下を抑えることができるという効果が得られる。
また、 この第 3実施例によれば、 相補型電界効果トランジスタを形成する上で 必須となっているシリサイドを用いるので、 新規に材料を導入する必要がなく、 従来の製造プロセスで対応できるという効果が得られる。
次に、 本発明の第 4実施例を図 1 7及び図 6を用いて説明する。
図 1 7は、 本発明の第 4実施例である半導体装置の断面構造の模式図であり、 図 6は、 チャネル部分の応力 （ドレイン電流に平行でチャネル面内の応力） のゲ 一ト電極真性応力依存性の解析結果である。
この第 4実施例と第 1実施例との違レ、は、 第 4実施例における ηチヤネル型電 界効果トランジスタ 1 0のゲート電極 1 5 1の不純物濃度分布が、 シリコン基板 1の主面に垂直方向に、 勾配を有しており、 さらに ρチャネル型電界効果トラン ジスタ 3 0のゲート電極 3 5 1の不純物は均一になっていることである。
この第 4実施例のゲート電極 1 5 1は、 ゲート電極形成後にリン （Ρ ) 、 ポロ ン （Β ) 、 ひ素 （A s ) 等の不純物をイオン注入することによって得られ、 ゲー ト電極 3 5 1は、 リン （P ) 、 ボロン （B ) 、 ひ素 （A s ) 等の不純物を予め添 カロし形成することによって得られるものである。 なお、 この第 4実施例において は、 図 1に示した第 1実施例の応力制御膜 1 9、 3 9は無くても構わない。 なお、 この第 4実施例は nチャネル型、 pチャネル型電界効果トランジスタの チャネル部分の応力を制御する手段として、 ゲート電極 1 5 1、 3 5 1を用いる ことを述べたものである。 その他の部分についてはこの第 4実施例以外の構造や 材料であっても構わない。
以下、 この第 4実施例である半導体装置の作用効果を説明する。
図 6は、 チャネル部分の応力 （ドレイン電流に平行でチャネル面内の応力） の ゲート真性応力依存性の解析結果を示すグラフである。 図 6に示すように、 グー ト電極の真性応力を弓 I張応力にした場合に、 チャネル部分の応力は圧縮応力にな ることが明らかになった。
通常、 ゲート電極に用いられる多結晶シリコンは、 不純物を添加したァモルフ ァスシリコンを形成し、 結晶化及ぴ添加不純物の活性化を目的にした熱処理によ り得られる。 このとき、 膜収縮による引張の結晶化応力が発生する。 一方、 不純 物添加のないアモルファスシリコンを結晶化熱処理すると、 引張応力となる結晶 化応力が発生するが、 その後、 不純物元素をイオン注入すると、 圧縮側に応力が シフトする。
上記の二種類のゲート電極の形成方法によれば、 前者は膜内ほぼ均一に不純物 が分布する多結晶シリコンをなるが、 後者はシリコン基板 1の主面に対して、 垂 直方向に不純物が分布 （ガウス分布、 もしくは、 シリコン基板 1の主面垂直方向 に濃度が減少する分布） した多結晶シリコンとなる。
この第 4実施例によれば、 pチヤネル型電界効果トランジスタのゲート電極に は、 不純物濃度が膜中ほぼ均一な引張応力の多結晶シリコンが用いられ、 nチヤ ネル型電界効果トランジスタのゲ一ト電極には、 不純物濃度が基板 1側に向かつ て減少するような、 nチャネル型に用いられるゲート電極の応力より圧縮側の応 力を持つ、 多結晶シリコンが用いられる。
その結果、 nチャネル型電界効果トランジスタのチャネル部分の応力は、 pチ ャネル型のチャネル部分の応力より、 引張側の応力になり、 nチャネル型、 pチ ャネノレ型両方のドレイン電流が向上できるという効果が得られる。
また、 この第 4実施例によれば、 電界効果トランジスタ構造におけるゲート電 極構造を、 チャネル部分の応力を制御する手段として用いているので、 新規に材 料を導入する必要がなく、 従来の製造プロセスで対応できるという効果が得られ る。 なお、 この第 4実施例の半導体装置は、 チャネル部分の応力を制御する手段に ゲート電極の応力を用いたものである。 したがって、 ゲート電極材料としては多 結晶シリコンに限定されるものではなく、 例えば、 ルテニウム （R u ) 、 白金 ( P t ) 、 タングステン （W) 、 チタン （T i ) 、 窒化チタン （T i N) 等の金 属材料を用いても良いし、 これら金属材料と多結晶シリコンとの積層構造であつ ても良い。 例えば、 ルテニウム R u膜は熱処理により膜応力が強い引張応力とな る。
そこで、 pチャネル型電界効果トランジスタのゲート電極には、 高温熱処理に より高い引張応力とした Ru膜を形成し、 nチャネル型電界効果トランジスタの ゲート電極には、 熱処理を加えず低い応力とした Ru膜を形成することで、 nチ ャネル型、 ρチャネル型両方のチャネル部分の応力を制御する。
次に、 本発明の第 5実施例を図 1 8から図 2 1を用いて説明する。
図 1 8は本発明の第 5実施例である半導体装置の断面構造の模式図、 図 1 9か ら図 2 1は、 本発明の第 5実施例である半導体装置の製造工程の一部を表す断面 模式図である。
この第 5実施例と第 4実施例との違いは、 nチャネル型電界効果トランジスタ 1 0のゲート電極 1 5 2 a , 1 5 2 bを構成する結晶粒は、 基板 1の鉛直方向に 複数層の界面を有しているが、 pチャネル型のゲート電極 3 5 2を構成する結晶 粒は層を形成していないこと、 あるいは、 nチヤネノレ型のゲート電極 1 5 2 a、 1 5 2 bの平均結晶粒径は、 pチャネル型のゲート電極 3 5 2の平均結晶粒径よ りも小さいことである。 なお、 この第 5実施例においては、 図 1に示した第 1実 施例の応力制御膜 1 9、 3 9は無くても構わない。
なお、 この第 5実施例は nチャネル型、 pチャネル型電界効果トランジスタの チャネル部分の応力を制御する手段として、 ゲート電極 1 5 2 a、 1 5 2 b , 3 5 2を用いることを述べたものである。 その他の部分についてはこの第 5実施例 以外の構造や材料であっても構わない。
この第 5実施例である半導体装置のゲート電極 1 5 2 a、 1 5 2 b、 および 3 5 2の製造工程は、 例えば次のようになる。
( 1 )シリコン基板 1の主面上に、 浅溝素子分離 2と、 nチャネル型電界効果ト ランジスタ 10の領域の pゥエル 1 1、 pチャネル型電界効果トランジスタ 30 の領域の nゥ ル 31を形成する （図 1 9) 。
(2)次に、 ゲート絶縁膜 14と、 ゲート電極 1 52 aを形成する （図 20) 。
( 3 )続いて、 pチャネル型電界効果トランジスタ側のグート電極膜 152 aを 除去し、 ゲート電極 1 52 bを成膜する （図 21) 。
(4)次に、 ゲート電極を加工し、 nチャネル型電界効果トランジスタのゲート 電極 152 a、 1 52 b, pチャネル型電界効果トランジスタのゲート電極 35 2を形成し、 サイドウォール 16、 36、 ソース ' ドレイン電極 12、 13、 3 2、 33、 シリサイド 1 7、 1 8、 37、 38、 層間絶縁膜 3を形成する （図 1 8) 。
以下、 この第 5実施例の半導体装置の作用効果を説明する。
非晶質で形成したシリコンは、 熱処理すると結晶粒の成長に伴い、 引張応力が 発生する。 この結晶化応力は、 結晶粒の成長により増大するので、 結晶粒の粒径 を小さくすることにより、 結晶化応力を抑えることが出来る。
この第 5実施例によれば、 pチャネル型電界効果トランジスタの強い引張応力 を発生するゲート電極 352が用いられるので、 チャネル部分の応力は圧縮応力 となる。 一方、 nチャネル型電界効果トランジスタのゲート電極 152 a, 1 5 2 bは、 二回にわたって成膜されるので、 ゲート電極 152 a、 152 bの結晶 粒の粒径は小さくなり、 発生する応力は緩和され、 チャネル部分の応力も低減さ れる。 その結果、 pチャネル型電界効果トランジスタと、 nチャネル型電界効果 トランジスタの両方において、 ドレイン電流が向上できるという効果が得られる。 なお、 この第 5実施例の半導体装置のゲート電極は、 必ずしも二回に分けて成 膜する必要はなく、 二回以上で成膜しても構わない。 あるいは、 nチャネル型、 チャネル型のゲート電極を、 nチャネル型は結晶粒が小さく、 pチャネル型は 結晶粒が大きくなるように、 成膜条件等を変えて、 それぞれ、 別工程で形成して も良い。
また、 この第 5の実施例においては、 第 4実施例について述べたように、 電界 効果トランジスタ構造におけるグート電極構造を、 チャネル部分の応力を制御す る手段として用いているので、 新規に材料を導入する必要がなく、 従来の製造プ 口セスで対応できるという効果が得られる。
次に、 本発明の第 6実施例を図 2 2、 図 2 3及ぴ図 7を用いて説明する。 図 2 2は、 本発明の第 6実施例である半導体装置の断面 （図 2 3の a— a， 線 に沿った断面） 構造の模式図であり、 図 2 3は、 浅溝素子分離 （S T I ) とグー ト電極までの距離が、 ϊΐチャネル型電界効果トラレジスタと pチャネル型電界効 果トランジスタとで異なることを示す上面からみた模式図である。
なお、 図 2 3は、 浅溝素子分離 2、 ゲート電極 1 5、 3 5、 ソース · ドレイン に接続する配線 6、 アクティブ領域 5 (トランジスタ形成領域） のみを示してい る。 また、 図 7はチャネル部分の応力 （ドレイン電流に平行でチャネル面内の応 力） の S T I酸化起因応力依存性の解析結果を示すグラフである。
この第 6実施例と第 1実施例との違レ、は、 nチヤネル型電界効果トランジスタ 1 0のゲート電極 1 5から浅溝素子分離 2までの距離 （チャネルに平行な方向の 距離） 、 Pチヤネル型電界効果トランジスタ 3 0のゲート電極 3 5から浅溝素 子分離 2までの距離 （チャネルに平行な方向の距離） よりも大きいことである。 なお、 この第 6実施例においては、 図 1に示した第 1実施例の応力制御膜 1 9、 3 9は無くても構わない。
なお、 この第 6実施例は、 IIチャネル型、 pチャネル型電界効果トランジスタ のチャネル部分の応力を制御する手段として、 ゲート電極 1 5から浅溝素子分離 2までの距離と、 ゲート電極 3 5から浅溝素子分離 2までの距離を用いることを 述べたものである。 その他の部分については、 この第 6実施例以外の構造や材料 であっても構わない。
以下、 この第 6実施例の半導体装置の作用効果を説明する。
図 7は、 チャネル部分の応力 （ドレイン電流に平行でチャネル面内の応力） の S T I酸ィヒ起因応力依存性の解析結果を示すグラフである。 図 7に示すように、 S T I酸化起因応力を低減した場合に、 チャネル部分の高い圧縮応力は低下する ことが明らかになった。
S T Iはトランジスタ形成領域を囲むように形成され、 トランジスタ同士の絶 縁を図るものであるが、 シリコン基板表面に浅い溝を掘って、 その中をシリコン 酸化膜を埋め込むものであるために、 製造プロセスにおいて酸ィ匕プロセスがある と、 シリコン酸化膜形成に伴う体積膨張が生じ、 アクティブ領域に高い圧縮応力 が生じる。
以上の結果、 チャネル部分の応力は S T Iの応力に強く依存することが明らか になった。
この第 6実施例によれば、 nチャネル型電界効果トランジスタのチャネル部分 は S T Iから距離をおいて形成され、 逆に、 pチャネル型電界効果トランジスの チャネル部分は S T Iに近く形成される。 この S T Iによる圧縮応力は、 S T I
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応力は高い圧縮応力とすることができる。
その結果、 nチャネル型、 pチャネル型の両方のドレイン電流が向上できると いう効果が得られる。 このため、 全体としての十生能の向上を図ることができる。 また、 この第 6実施例によれば、 レイアウト変更のみですむので、 従来の製造 工程をそのまま利用できるという効果が得られる。
なお、 ゲート電極 1 5、 3 5の長辺方向の S T Iまでの距離は、 nチヤネノレ型、 pチャネル型の両方とも S T Iからチャンネルまでの距離は大きい方がよレ、。 よ り好ましくは、 pチャネル型の方が nチャネル型より大きい方が望ましい。
また、 この第 6実施例の半導体装置は S T Iからチャネルまでの距離が、 n チャネル型と pチャネル型とで異なることを特徴にしているが、 第 6実施例以外 にも、 チャネルに平行な方向の S T Iの溝幅が、 nチャネル型電界効果トランジ スタ側では広く、 pチャネル型電界効果トランジスタ側では狭くすることにより 同様の効果が得られる。
なお、 この場合、 チャネルに直角な方向の S T Iの溝幅は、 両電界効果トラン ジスタとも広い方が望ましい。
以上のように、 本発明の第 6実施例により、 良好にドレイン電流を増加できる。 また、 本発明の第 6実施例により、 製造コストを低下可能な半導体装置を実現す ることができる。
次に、 本発明の第 7実施例を図 2 6及び図 2 7を用いて説明する。
図 2 6は本発明の第 7実施例である半導体装置の断面構造の模式図であり、 図 2 7は、 電界効果トランジスタのチャネル部分の応力の、 サイドウォール膜応力 依存性の解析結果を示すグラフである。
この第 7実施例と第 1実施例との違いは、 nチャネル型電界効果トランジスタ 側のサイドゥォール 1 6の膜質が、 pチヤネル型電界効果トランジスタ側のサイ ドウオール 3 6の膜質と異なる点である。
具体的には、 nチャネル型電界効果トランジスタ側のサイドウオール 1 6の膜 応力が、 pチャネル型電界効果トランジスタ側のサイドウオール 3 6よりも引張 応力側である点、 つま'り、 サイドウオール 1 6の引張応力が、 サイドウォーノレ 3 6の引張応力より大である点である。 これらサイドウォール 1 6、 3 6の主成分 は窒化珪素であることが望ましいが、 それ以外であっても構わない。
また、 サイドウオール 1 6、 3 6は単層膜であることが望ましいが、 窒化珪素 と酸化シリコン等との積層構造であっても構わない。 なお、 第 1実施例において は、 応力制御膜 1 9、 3 9が形成されているが、 図 2 6に示した第 7実施例にお いては、 応力制御膜 1 9、 3 9は無くても構わない。
なお、 この第 7実施例は、 nチャネル型電界効果トランジスタ、 pチャネル型 電界効果トランジスタのチャネル部分の応力を制御する手段として、 サイドウォ ール 1 6、 3 6を用いることを述べたものである。 その他の部分についてはこの 第 7実施例以外の構造や材料であっても構わない。
以下、 この第 7実施例の半導体装置の作用効果を説明する。
図 2 7に示した解析結果は、 サイドウオール膜として窒化珪素を仮定して得ら れた結果である。 図 2 7から、 サイドウォールの膜応力が引張応力側になるにつ れ、 チャネル部分の応力も引張応力側にシフトすることが分かる。
この第 7実施例によれば、 nチャネル型電界効果トランジスタのサイドウォー ル 1 6には、 膜応力が引張応力側の膜を用い、 pチャネル型電界効果トランジス タのサイドウォール 3 6には、 膜応力が、 nチャネル型の膜より、 圧縮応力側の 膜を用いることにより、 nチャネル型、 pチャネル型電界効果トランジスタの両 方のドレイン電流の向上が期待できる。 このため、 全体としての特性を向上させ ることができる。
なお、 膜応力の違いは、 膜質 （疎密） などによっても知ることができ、 膜が緻 密な膜ほど膜応力は圧縮側になる。
次に、 本発明の第 8実施例を図 2 8及び図 2 9を用いて説明する。
図 2 8は、 本発明の第 8実施例である半導体装置の断面構造の模式図であり、 図 2 9は、 電界効果トランジスタのチャネル部分の応力の、 サイドウォーノレ材料 依存性の解析結果を示すグラフである。
この第 8実施例と第 1実施例との違いは、 応力制御膜 9が、 第 1実施例のよう に nチャネル型電界効果トランジスタ側と pチャネル型電界効果トランジスタ側 とで膜応力の違いを持たない。
そして、 この第 8実施例においては、 応力制御膜 9の膜応力が引張応力の場合 は、 サイドウオール 1 6の平均的なヤング率はサイドウォーノレ 3 6の平均的なャ ング率より大きく、 例えば、 サイドウォール 1 6は主として窒化珪素からなり、 サイドウオール 3 6は主として酸化シリコンからなる。
一方、 応力制御膜 9の膜応力が圧縮応力の場合には、 サイドウオール 1 6の平 均的なヤング率はサイドウオール 3 6の平均的なヤング率より小さく、 例えば、 サイドウォール 1 6は主として酸化シリコンからなり、 サイドウォール 3 6は主 として窒化珪素からなる。
なお、 サイドウォール 1 6、 3 6は複数の材料からなる積層構造であっても構 わない。 また、 この第 8実施例は、 ゲート電極やサイドウォールを上面から覆う S莫の応力が、 サイドウォールのヤング率 （硬さ） により、 チャネル部分に伝達さ れる現象やされない現象を利用したものである。
したがって、 ゲート電極やサイドウォールを覆う膜が重要であり、 応力制御膜 9は無くても構わない。 ただし、 層間絶縁膜 3の応力がサイドウォール 1 6、 3 6に作用する場合もあるので、 応力制御膜 9が無い場合であって、 層間絶縁膜 3 の応力が引張応力のときには、 サイドウオール 1 6のヤング率をサイドウオール 3 6のヤング率より大とし、 層間絶縁膜 3の応力が圧縮応力のときには、 サイド ウォール 1 6のヤング率をサイドウオール 3 6のヤング率より小とする。
なお、 この第 8実施例は、 nチャネル型、 pチャネル型電界効果トランジスタ のチャネル部分の応力を制御する手段として、 サイドウオール 1 6、 3 6を用い、 さらに、 ゲート電極やサイドウオールを上面から覆う膜を用いることを述べたも のである。 このため、 その他の部分については、 この第 8実施例以外の構造ゃ材 料であっても構わない。
次に、 この第 8実施例である半導体装置の作用効果を説明する。
図 2 9は、 チャネル部の応力のサイドウオール材料依存性の解析結果を示すグ ラフである。 ただし、 この図 2 9に示す結果は、 サイドウォール材料として、 ャ ング率の低い材料には酸化シリコン、 ヤング率の高い材料には窒化珪素を仮定し て計算して得られた結果である。
図 2 9に示すように、 サイドウオール材料が酸ィヒシリコンの場合と窒化珪素と の場合とで比較すると、 応力制御膜 9が引張応力の場合は窒化珪素の場合の方が 引張応力側に大となり、 応力制御膜 9が圧縮応力の場合は酸ィ匕シリコンの方が引 張応力側に大となる。
この第 8実施例によれば、 応力制御膜 9が引張応力の場合には、 nチャネル型 電界効果トランジスタのサイドウオール 1 6には窒化珪素が用いられ、 pチヤネ ノレ型電界効果トランジスタのサイドウオール 3 6には酸化シリコンが用いられる。 上述とは逆に、 応力制御膜 9が圧縮応力の場合には、 nチャネル型電界効果ト ランジスタのサイドウオール 1 6には酸化シリコンが用いられ、 pチャネル型電 界効果トランジスタのサイドウオール 3 6には窒化珪素が用いられる。
したがって、 nチャネル型、 pチャネル型電界効果トランジスタの両方のドレ イン電流の向上が期待できる。 このため、 全体としての特性を向上させることが できる。
なお、 膜のヤング率は、 微小押し込み試験などによっても測定することが可能 である。
次に、 本発明の第 9実施例を図 3 0を用いて説明する。
図 3 0は本発明の第 9実施例である半導体装置の断面構造の模式図である。 この第 1 1実施例は、 応力制御膜 1 9の膜応力が引張応力で、 応力制御膜 3 9 の膜応力が圧縮応力である場合に、 サイドウォール 1 6の膜応力が引張応力、 サ ィドウオール 3 6の膜応力が圧縮応力となる組み合わせであることを特徴として いる。
なお、 応力制御膜 1 9、 3 9は主として窒化珪素からなる膜であることが好ま しいが、 それ以外であっても構わない。
また、 サイドウォール 1 6、 3 6は、 主として窒化珪素からなる膜であること が好ましいが、 酸化シリコン等との積層構造や、 それ以外の材料であっても構わ ない。
さらに、 この第 9実施例は、 nチャネル型、 pチャネ^^型電界効果トランジス タのチャネル部分の応力を制御する手段として、 応力制御膜 1 9、 3 9及びサイ ドウオール 1 6、 3 6を用いる例である。 このため、 その他の部分についてはこ の第 9実施例以外の構造や材料であっても構わない。
次に、 この第 9本実施例のである半導体装置の作用効果を説明する。
本発明の第 9実施例によれば、 第 1実施例について説明したように、 応力制御 膜 1 9は引張応力、 応力制御膜 3 9は圧縮応力であることから、 nチャネル型、 チャネル型電界効果トランジスタの両方のドレイン電流を向上することができ る。
さらに、 この第 9実施例によれば、 第 8実施例について説明したように、 サイ ドウオールをヤング率の高い材料、 例えば窒化珪素にすることにより、 nチヤネ ル型、 pチャネル型電界効果トランジスタの両方のドレイン電流を、 より向上す ることができる。
また、 この第 9実施例によれば、 第 7実施例について説明したように、 サイド ウォール 1 6は引張応力、 サイドウォール 3 6は圧縮応力とすることにより、 一 層、 nチャネル型、 pチャネル型電界効果トランジスタの両方のドレイン電流を 向上することができる。
また、 応力制御膜 1 9とサイドウオール 1 6とは同一の成膜条件で成膜でき、 さらに、 応力制御膜 3 9とサイドウオール 3 6とも同一の成膜条件で成膜するこ とができるので、 製造プロセスの簡略ィ匕が図れるという効果が得られる。
なお、 上述した例については、 図 3 1の例を除き、 コンタクトプラグを省略し て示したが、 nチャンネル型電界効果トランジスタ側に形成されるコンタクトプ ラグの形状と、 pチヤンネル型電界効果トランジスタ側に形成されるコンタクプ ラグの形状とを変えることにより、 nチャンネル型と pチャンネル型とで作用す る応力を変化させることも可能である。 次に、 本発明の第 10実施例を図 2と、 図 32から図 35を用いて説明する。 本実施例は、 第 2実施例において、 応力制御膜 9が引張応力の膜応力を持つ場合 についての、 チャネルに直角方向も考慮した、 実際のデバイス回路適用例である。 図 2は nチャネル型及ぴ pチャネル型電界効果トランジスタのドレイン電流の応 力依存性の実験結果を示す図、 図 32は本発明を適用した 2 NAND回路を示す 電気回路図、 図 33、 34は本発明の半導体装置の平面レイアウトの模式図 （図 33は図 34の一部分 （Xで示した枠内近傍） を拡大した模式図） 、 図 35は、 図 33の平面レイァゥトの Aから Dまでの断面構造を示した模式図である。
本発明を適用した電気回路は、 図 32に示すように、 2つの pチャネル型電界 効果トランジスタ P l、 P 2と、 2つの nチャネル型電界効果トランジスタ N 1、 N2からなる 2NAND回路である。 これらのトランジスタ N 1、 N2、 P l、 P 2は、 それぞれ、 図 33に示すトランジスタ Nl、 N2、 P l、 P 2に対応す る。
1つの 2 NAND回路は、 図 33において、 ゲート電極 F Gを共有する pチヤ ネル型電界効果トランジスタ P 1と nチャネル型電界効果トランジスタ N 2、 そ して同様に P 2と N1と、 それぞれのトランジスタの電気的な接続を図るための、 コンタクトプラグ CONT、 や配線 MLによって構成される。 ここで、 前記 pチ ャネノレ型電界効果トランジスタ P 1、 P 2は一つのアクティブ ACT 1上に、 n チャネル型電界効果トランジスタ N 1、 N 2は一つのァクティブ AC T 2上に形 成される。 .
本実施例の半導体装置は、 2 NAND回路を複数個、 連続して並べた繰り返し パターンである。 すなわち、 図 34に示すように、 pチャネル型電界効果トラン ジスタ P l、 P 2と、 nチャネル型電界効果トランジスタ Nl、 N 2を複数個、 繰り返し並べた、 nチャネル型電界効果トランジスタが連続した領域 NMと、 p チヤネル型電界効果トランジスタが連続した領域 P Mにより構成される。
ここで、 本実施例においては、 第 2実施例に述べた応力制御膜が、 引張応力の S莫応力であり、 nチャネル型、 チャネル型電界効果トランジスタの形成部分、 それぞれに、 図 33、 34に示す平面パターンで形成される。 すなわち、 回路レ ィァゥト全面を被覆する応力制御膜のうち， ϋチャネル型電界効果 のドレイン電流が流れる方向の応力制御膜が、 pチャネル型電界効果
タのァタティブに挟まれたフィールド上において不連続となっていることを特徴 としている。 （応力制御膜 2 0 9は、 図 3 3に示すトランジスタ回路において、 pチヤネル型電界効果トランジスタのァクティブに挾まれたフィールド上以外の 部分、 トランジスタのゲート電極長手方向や、 nチャネル型電界効果トランジス タの連続方向には、 応力制御膜は他の素子上まで連続して形成される。 ） これを巨視的に見ると、 図 3 4のように、 pチャネル型電界効果トランジスタ が多数形成される領域 PMにおいて、 応力制御膜 2 0 9にはスリット （膜が不連 続となっている部分） が形成されている。
図 3 3の平面レイァゥト図における断面構造 A〜Dについての模式図を図 3 5 に示す。 第 2実施例と同様に、 本実施例の半導体装置は、 シリコン基板 2 0 1の 主面に形成した、 nチャネル型電界効果トランジスタ 2 1 0と、 pチャネル犁電 界効果トランジスタ 2 3 0と、 それらのトランジスタの上面に形成された応力制 御膜 2 0 9で構成される。
nチャネル型電界効果トランジスタは、 p型ゥエル 2 1 1に形成された II型の ソース · ドレイン （2 1 2、 2 1 3 ) と、 ゲート絶縁膜 2 1 4、 ゲート電極 2 1 5で構成され、 ゲート電極 2 1 5の上面、 およびソース · ドレイン （2 1 2、 2 1 3 ) の上面には、 シリサイ ド 2 1 7、 2 1 8が形成される。 また、 Pチャネル 型電界効果トランジスタは、 n型ゥエル 2 3 1に形成された p型ソース · ドレイ ン （2 3 2、 2 3 3 ) と、 ゲート絶縁膜 3 4、 ゲート電極 3 5で構成され、 ゲー ト電極 2 3 5の上面、 およびソース . ドレイン （2 3 2、 2 3 3 ) の上面には、 シリサイド 2 3 7 , 2 3 8が形成される。 また、 ゲート絶縁膜 2 1 4、 2 3 4と ゲート電極 2 1 5、 2 3 5、 シリサイド 2 1 7、 2 1 8、 2 3 7、 2 3 8の側壁 にはサイドウォーノレ 2 1 6、 2 3 6が形成される。 これらのトランジスタは、 浅 溝素子分離 2 0 2によって、 他のトランジスタとの絶縁がなされる。
nチャネル型、 pチャネル型電界効果トランジスタの上面には、 応力制御膜 2 0 9が形成され、 さらにその上面は、 コンタクトプラグ 2 0 7により電気的な接 続がされた配線 2 2 3と、 層間絶縁膜 2 0 3が形成される。
応力制御膜 2 0 9は、 その膜応力が引張応力となる、 第 1実施例に述べた材料 や成膜方法が用いられ、 pチャネル型電界効果トランジスタのソース · ドレイン を横切る断面 （図 3 4の A— B断面、 図 3 5 ( a ) ) においては、 浅溝素子分離 において不連続に形成され、 浅溝素子分離、 例えば 2 0 2 aを挟んで隣接するト ランジスタどうしで応力制御膜が不連続となる。 一方、 nチヤネル型電界効果ト ランジスタを横切る断面 （図 3 4の C一 D断面、 図 3 5 ( c ) ) においては、 隣 接するトランジスタどうしで応力制御膜は連続となる。 すなわち、 浅溝素子分離 上、 例えば、 2 0 2 d、 2 0 2 e上で応力制御膜は連続である。
また、 図 3 4の B— C断面や、 図 3 5 ( b ) に示すように、 nチャネル型、 p チャネル型電界効果トランジスタのグート電極長手方向の浅溝素子分離上、 例え ば 2 0 2 c上にも応力制御膜 2 0 9は形成され、 ゲート電極長手方向の スタ上、 もしくは他の素子上の応力制御膜と連続となる。
なお、 本実施例に示した 2 N AN D回路は、 本発明を実際の電気回路 · トに適用した例の一つである。 平面レイアウトは、 本実施例以外のものであって も構わないし、 適用する電気回路は、 例えば、 AND回路、 N O R回路、 O R回 路、 入出力バッファ回路であっても構わない。 また、 応力制御膜以外の構造ゃ材 料、 製造方法については、 本実施例以外であっても構わない。
以下、 本実施例の作用効果について説明する。 第 2実施例に述べたように、 電 界効果トランジスタのチャネル部分の応力は、 応力制御膜 9の領域の広さにより 制御することができる。 第 2実施例の図 1 4は、 主として、 チャネルに平行方向 の応力を nチャネル型、 pチャネル型電界効果トランジスタで適正化するもので ある。
ところが、 図 2に示したように、 nチャネル型、 pチャネル型電界効果トラン ジスタのドレイン電流は、 チャネルに平行方向の応力だけではなく、 チャネルに 直角方向の応力によっても大きく変化し、 チャネルに直角方向の引張応力 1 0 0 M P aあたり、 nチヤネル型電界効果トランジスタは約 2 %増加、 pチヤネル型 電界効果トランジスタは約 7 %減少する。
実際のデバイス回路においては、 膜は平面的に形成されるため、 トランジスタ のチャネル部分には、 2軸の応力、 すなわち、 チャネルに平行方向と直角方向の 応力が作用する。 膜応力が引張応力である応力制御膜を、 回路全面に一様に成膜 した場合には、 トランジスタのチャネル部分には平行方向、 直角方向ともに、 引 張応力が作用する。
nチャネル型電界効果トランジスタについては、 チャネルに平行、 直角方向と もに引張応力は、 ドレイン電流を増加させることになるので、 特性の向上が期待 できる。
ところが、 pチャネル型電界効果トランジスタは、 チャネルに平行方向の引張 応力はドレイン電流を減少させるので、 この引張応力を低減させる必要がある。 しかし、 チャネルに直角方向についてはドレイン電流を増加させることができる ので、 これを有効に活用したい。
そこで、 本実施例の半導体装置によれば、 回路全面に被覆した応力制御膜のう ち、 pチャネル型電界効果トランジスタのチャネルに平行方向について、 応力制 御膜を除去することによって、 pチャネル型電界効果トランジスタのチャネルに 平行方向の引張応力を低減させることができる。 それ以外の方向、 nチャネル型 電界効果トランジスタのチャネルに平行方向や、 nチャネル型、 pチャネル型電 界効果トランジスタのチャネルに直角方向については、 引張応力を作用させるこ とができる。
したがって、 ηチャネル型、 ρチャネル型電界効果トランジスタともに、 チヤ ネル面内の 2軸方向の応力制御がなされるので、 ηチャネル型、 ρチヤネノレ型と もにドレイン電流が増加できるという効果が得られる。
ところで、 応力制御膜の材料としては、 第 1実施例で窒化珪素を一つの例に挙 げた。 これにより、 応力制御膜は、 主として酸ィ匕シリコンからなる層間絶縁膜に コンタク トホールを開けるための、 自己整合コンタクト用の膜としても用いるこ とができる。
本実施例の半導体装置は、 ρチャネル型電界効果トランジスタのアクティブに 挟まれたフィールド領域上のみ応力制御膜を除去している。 つまり、 ρチャネル 型電界効果トランジスタのソース · ドレインにコンタクトプラグを接続する部分 については、 応力制御膜を形成してあるので、 これを自己整合コンタクト用の膜 として利用ができるという効果が得られる。
また、 本実施例に述べた応力制御膜の加工は、 自己整合コンタクト孔の形成と 同じ工程で行うことができるので、 マスクは自己整合コンタクトと共有すること ができる。 すなわち、 応力制御膜 2 0 9を、 一様に成膜した後、 自己整合コンタ クト孔形成プロセスと同時に、 応力制御膜加工プロセス （浅溝素子分離 2 0 2 c や 2 0 2 b上の応力制御膜の除去） を行うことができる。 その後の加工は、 従来 の自己整合コンタク トを行うプロセスを続ければ良い。 このように、 本実施例に よれば、 従来のプロセスを、 マスクレイアウトを変更するだけで、 使用すること ができるので、 製造コストに優れた半導体装置が得られるという効果が得られる。 なお、 pチヤネノレ型電界効果トランジスタのチャネルに平行方向に与える引張 応力はできるだけ小さい方が良い。 したがって、 pチャネル型電界効果トランジ スタ側の応力制御膜はコンタクトホール形成領域、 すならち、 自己整合コンタク トとして利用する部分のみに形成されるのが望ましい。
なお、 応力制御膜のスリットの部分は、 必ずしも完全に膜がない状態である必 要はない。 若干、 薄い膜が形成されていても構わない。
また、 他の形態としては、 第一の pチャネル型電界効果トランジスタと前記第 一の pチャネル型電界効果トランジスタに隣合う第二の pチャネル型電界効果ト ランジスタとの間に位置する領域 （例えばフィールド領域） 及び、 前記第一の p チャネル型電界効果トランジスタと前記第一の pチャネル型電界効果トランジス タに対応する第一の nチャネル型電界効果トランジスタとの間に位置する領域 (例えばフィールド領域） に、 前記'第一の Pチャネル型電界効果半導体の上に形 成される前記応力制御膜の厚さより薄い前記応力制御膜が形成される力、 或いは 前記応力制御膜を非設置にすることもできる。
或いは、 第一の pチャネル型電界効果トランジスタと前記第一の pチャネル型 電界効果トランジスタに隣接する第二の Pチャネル型電界効果トランジスタとの 間に位置する領域 （例えばフィールド領域） 及ぴ、 前記第一の pチャネル型電界 効果トランジスタに対応する第一の nチヤネノレ型電界効果トランジスタと前記第 一の nチャネル型電界効果トランジスタに隣接し前記第二の ρチャネル型電界効 果トランジスタに対応する第二の ηチャネル型電界効果トランジスタとの間の領 域 （例えばフィールド領域） には、 前記第一の ηチャネル型電界効果トランジス タ上に形成される前記応力緩和層より薄いの厚さの前記応力緩和層が形成される 力 或いは前記応力緩和層を非設置とすることも考えられる。
前記第一の pチャネル型電界効果トランジスタと前記第一の pチャネル型電界 効果トランジスタに対応する第一の nチャネル型電界効果トランジスタとの間に 位置する領域 （例えばフィールド領域） に、 前記第一の pチャネル型電界効果半 導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成され る力、 或いは前記応力制御膜を非設置にすることもできる。
なお、 その際に併せて、 前記第一の pチャネル型電界効果トランジスタに対応 する第一の nチャネル型電界効果トランジスタの配置の配置されたアクティブ領 域の周囲に形成されるフィールド領域に位置する前記応力制御膜の厚さよりも薄 いか、 非設置になるようになっているようにしてもよい。
次に、 本発明の第 1 1実施例を図 2と、 図 3 6から図 3 8 A， 3 8 B , 3 8 C を用いて説明する。 本実施例は、 第 2実施例において、 応力制御膜 9が圧縮応力 の膜応力を持つ場合についての、 チャネルに直角方向の応力も考慮した、 実際の デバイス回路適用例である。 図 2は nチャネル型及び pチャネル型電界効果トラ ンジスタのドレイン電流の応力依存性の実験結果を示す図、 図 3 6、 3 7は本発 明の半導体装置の平面レイァゥトの模式図 （図 3 6は図 3 7の一部分 (Xで示し た枠内近傍） を拡大した模式図） 、 図 3 8 A, 3 8 B , 3 8 Cは、 図 3 6の平面 レイアウトの Aから Dまでの断面構造を示した模式図である。
本実施例と第 1 0実施例との違いは、 応力制御膜 2 0 9の膜応力が圧縮応力で あるという点と、 応力制御膜 2 0 9の形成する領域が異なるという点である。 すなわち、 本実施例の半導体装置は、 図 3 6や図 3 7の平面レイァゥト模式図、 また、 図 3 8 A, 3 8 B , 3 8 Cの断面構造模式図に示すように、 回路レイァゥ ト全面を被覆する応力制御膜のうち， pチヤネル型電界効果トランジスタのァク ティブに隣接する、 ドレイン電流に直角方向のフィールド領域 （浅溝素子分離） 上と、 nチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領 域上で、 膜形成されていないことを特徴としている。 （応力制御膜 2 0 9は、 p チャネル型電界効果トランジスタの繰り返し方向 （チャネルに平行方向） には、 隣り合う素子上まで連続して形成され、 nチャネル型電界効果トランジスタ側は、 応力制御膜の形成はァタティブ上のみであることを特徴としている。 ） なお、 応力制御膜以外のトランジスタや、 配線 M L、 コンタクトプラグ C〇 N Tの配置については、 第 1 0実施例に述べたものと同じである。
以下、 本実施例の作用効果について説明する。 第 1 0実施例の場合とは逆に、 応力制御膜が圧縮応力の場合には、 チャネル部分にはチャネルに直角、 平行方向 に圧縮側の応力が発生する。 第 2実施例の図 1 4で説明したようにチヤネノレに平 行方向については、 ηチャネル型電界効果トランジスタ側は不連続に、 ρチヤネ ル型電界効果トランジスタ側は連続に応力制御膜 2 0 9を形成すれば良い。
—方、 チャネルに直角方向については、 圧縮応力によって、 ηチャネル型、 ρ チャネル型電界効果トランジスタともに、 ドレイン電流は減少してしまう。 ところで、 第 1 0実施例で述べたように、 応力制御膜 2 0 9はコンタクトプラ グ C O N T、 2 0 7を作るための自己整合コンタクト用の膜としても利用するこ とが出来る。
そこで、 本実施例の半導体装置は、 pチャネル型電界効果トランジスタのチヤ ネルに平行方向は、 図 3 8 Aのように、 応力制御膜 2 0 9は、 浅溝素子分離上、 例えば 2 0 2 f 、 2 0 2 g上も形成し、 隣接するトランジスタ上の応力制御膜と 連続させることにより、 よりチャネル部分に作用する応力制御膜の領域を広くと つている。 一方、 チャネルに直角方向は、 図 3 8 Bのように、 応力制御膜 2 0 9 は、 浅溝素子分離 2 0 2 h上には形成せず、 チャネルに直角方向に作用する応力 制御膜の領域を最小限にとどめている。 したがって、 pチャネル型電界効果トラ ンジスタのチャネル部分には、 チャネルに平行方向には圧縮方向の応力を作用さ せ、 直角方向については、 圧縮応力の作用を抑えることになるので、 その結果、 ドレイン電流が増加できるという効果が得られる。
nチャネル型電界効果トランジスタについては、 圧縮応力の応力制御膜はドレ イン電流を減少させる方向に作用するので、 応力制御膜 2 0 9は形成しなくても 良い。
ただし、 応力制御膜を自己整合コンタクト用の膜としても用いる場合には、 本 実施例のように、 応力制御膜 2 0 9を nチャネル型電界効果トランジスタ側にも 形成する。 この時、 応力制御膜の形成領域は、 コンタクトプラグ C O N T、 2 0 7を作るのに必要な部分だけ形成すれば良く、 図 3 8 Cに示したように、 浅溝素 子分離上、 例えば 2 0 2 i、 2 0 2 j上には形成しないのが望ましい。 より好ま しくは、 1つのアクティブ上に形成された、 2つのトランジスタ N 1、 N 2の、 コンタクトプラグ C〇N T、 2 0 7が形成されない側の拡散層、 例えば 2 1 2 a 上の応力制御膜や、 サイドウオール、 例えば 2 1 6 a、 2 1 6 bに隣接する応力 制御膜については、 形成しない方が望ましい。 以上により、 nチャネル型電界効 果トランジスタ側に形成した応力制御膜 2 0 9は、 ドレイン電流の減少を最低限 に抑えつつ、 自己整合コンタクト用の膜として用いることが出来るという効果が 得られる。 なお、 nチャネル型電界効果トランジスタ側の応力制御膜の膜厚は第 1実施例に述べたように、 薄い方が望ましい。
また、 本実施例の半導体装置は、 第 1◦実施例と同様に、 応力制御膜の加工は、 自己整合コンタクト孔の形成と同じ工程で行うことができるので、 マスクは自己 整合コンタクトと共有することができる。 したがって、 製造コストに優れた半導 体装置が得られるという効果が得られる。
なお、 本実施例の半導体装置は、 チャネルに直角方向の応力も制御する方法を、 実際の 2 NAN D回路を用いて説明した実施例の一つである。 適用する回路につ V、ては本実施例に限定されるものでは無い。
次に、 本発明の第 1 2実施例を図 3 5 Aと、 図 3 9から図 4 3を用いて説明す る。 本実施例は、 第 1 0実施例の製造方法を、 第 1 0実施例の代表的な断面構造 である図 3 5 Aを用いて説明したものである。 第 1 1実施例についても同様な方 法で製造することができる。
本実施例の製造方法は以下の通りである。
( 1 ) シリコン基板 2 0 1上に電界効果トランジスタ 2 3 0、 シリサイド 2 1 8、 2 1 7等を形成し、 応力制御膜 2 0 9を上面全面に形成する。 （図 3 9 )
' ( 2 ) 応力制御膜 2 0 9の上面に、 応力制御膜 2 0 9を加工するマスク 2 0 4を 形成する。 マスクパターンは、 応力制御のための加工とコンタクトプラグ 2 0 7 形成のための加工の両方を兼ねるようにする。 （図 4 0 )
( 3 ) 応力制御膜 2 0 9をエッチングにより、 加工する。 （図 4 1 )
( 4 ) 層間絶縁膜 2 0 3を形成し、 コンタクトプラグ 2 0 7の形成部分のみに孔 を開ける。 （図 4 2 ) ( 5 ) コンタクトプラグ 2 0 7を形成する。 (図 4 3 )
( 6 ) 上層の配線 2 2 3、 層間絶縁膜 2 2 0等を形成する。 （図 3 5 A) 本実施例によれば、 応力制御膜 2 0 9の応力制御の加工プロセスと、 コンタク トプラグ形成のための自己整合コンタクトのプロセスが、 同じマスクを用いて、 同時に行うことができる。 したがって、 製造コストに優れた信頼性の高い半導体 装置が得られるという効果が得られる。
なお、 本実施例に示した製造方法は、 第 1 0実施例を製造する方法の一例に過 ぎない。 第 1 0実施例、 およぴ第 1 1実施例の製造方法は、 本実施例以外であつ ても構わない。
産業上の利用可能性
nチヤンネル型電界効果トランジスタと Pチャネル型電界効果トランジスタを 有する半導体装置において、 nチャネル型電界効果トランジスタと Pチャネル型 電界効果トランジスタのドレイン電流特性を向上し、 産業上の利用可能な優れた 半導体装置を実現できる。

Claims

請求の範囲
1 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタを有する半導体装置において、
上記各トランジスタは、 ゲート電極を内包し、 ソース ' ドレインの領域に隣接 する位置まで伸びた絶縁膜を備え、 上記絶縁膜は窒化珪素を主成分とし、 上記 n チャネル型電界効果トランジスタの上記絶縁膜の膜厚と上記 pチャネル型電界効 果トランジスタの上記絶縁膜の膜厚とは、 相違することを特徴とする半導体装置。
2 . 請求項 1記載の半導体装置において、
上記絶縁膜は窒化珪素を主成分とし、 こ絶縁膜のソース ' ドレイン領域に隣接 して延びる部分の面積は、 上記 nチャネル型電界効果トランジスタの上記絶縁膜 と上記 pチャネル型電界効果トランジスタの上記絶縁膜とで相違することを特徴 とする半導体装置。
3 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、
上記トランジスタには、 ソース或いはドレイン領域にシリサイド領域が形成さ れ、 上記 nチャネル型電界効果トランジスタのシリサイド領域の膜厚は、 上記 p チャネル型電界効果トランジスタのシリサイド領域の膜厚より厚いことを特徴と する半導体装置。
4 . 請求項 3記載の半導体装置において、
上記シリサイド領域の主成分は、 コバルトシリサイド （C 0 S i 2) もしくは、 チタンシリサイド （T i S i 2 ) 、 もしくはニッケルシリサイドであることを特 徴とする半導体装置。
5 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、
上記 nチヤネル型電界効果トランジスタのゲート電極は、 上記 pチヤネル型電 界効果トランジスタのゲート電極より、 大きレ、圧縮膜応力を有することを特徴と する半導体装置。
6 . 基板上に形成されだ、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、
上記 nチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は、 上記シリコン基板の主平面の垂直方向に濃度勾配を持ち、 上記 pチヤネノレ型電界 効果トランジスタの上記ゲート電極に含まれる不純物は上記シリコン基板の主平 面の垂直方向には測定限界内において濃度勾配を持たない力 \ 或いは nチャネル 型電界効果トランジスタの上記ゲート電極における濃度勾配より少ない勾配を有 することを特徴とする半導体装置。
7 . 基板上に形成された、 nチヤネノレ型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタを有する半導体装置において、
上記 nチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径は、 上記 pチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径より小 さいことを特徴とする半導体装置。
8 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタと、 隣接するトランジスタ素子を電気的に分離する素 子分離手段とを有する半導体装置において、
上記 nチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段と の距離は、 上記 pチャネル型電界効果トランジスタのチャネル部分と上記素子分 離手段との距離より、 大きいことを特徴とする半導体装置。
9 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤネ ル型電界効果トランジスタとを有する半導体装置において、
上記 nチャネル型電界効果トランジスタのチャネル部にレーザを照射した際の ラマン分光のラマンシフトが、 上記 Pチャネル型電界効果トランジスタのチヤネ ル部にレーザを照射した際のラマン分光のラマンシフトより小さいことを特徴と する半導体装置。
1 0 . 請求項 1記載の半導体装置において、
上記絶縁膜は窒化珪素を主成分とし、 上記 nチャネル型電界効果トランジスタ の上記絶縁膜のェッチングレートと、 上記 pチャネル型電界効果トランジスタの 上記絶縁膜のエッチングレートとは異なることを特徴とする半導体装置。
1 1 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタとを有する半導体装置の製造方法において、 上記基板上に素子分離構造を形成する工程と、
上記素子分離構造により分離された領域に nチヤネル型電界効果
のゲート電極及び pチャネル型電界効果トランジスタのグート電極を形成するェ 程と、
上記ゲート電極の上にグート電極を覆う絶縁層を形成する工程と、
上記 nチャネル型電界効果トランジスタのチャネル部に、 上記 pチャネル型電 界効果トランジスタのチャネル部より、 ソースとドレインを連絡する方向に引張 応力を残留させる工程と、
を備えることを特徴とする半導体装置の製造方法。
1 2 . 基板上に形成された、 nチャネル型電界効果トランジスタと、 pチヤ ネル型電界効果トランジスタとを有する半導体装置において、
上記各トランジスタのゲート電極を内包し、 ソース ' ドレイン領域に隣接する 領域まで伸びた絶縁膜の膜応力が引張応力の場合には、 ゲート電極の長手方向の 側面に隣接する絶縁膜のヤング率が、 nチヤネル型電界効果トランジスタより p チヤネノレ型電界効果トランジスタの方が小さく、
上記各トランジスタのゲート電極を内包し、 ソース ' ドレイン領域に隣接する 領域まで伸びた絶縁膜の膜応力が圧縮応力の場合には、 ゲート電極の長手方向の 側面に隣接する絶縁膜のヤング率が、 nチヤネル型電界効果トランジスタよりか) チャネル型電界効果トランジスタの方が大きいことを特徴とする半導体装置。
1 3 . 請求項 1 2記載の半導体装置において、
ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が大である絶縁膜の 材質は窒化珪素を主成分とし、 ヤング率が小さい絶縁膜の材質は酸ィヒシリコンを 主成分とすることを特徴とする半導体装置。
1 4 . 基板上に形成された、 nチャネル型電界効果
ル型電界効果トランジスタを有する半導体装置において、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果 スタとを複数有し、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果 スタの上部には引張応力を有する絶縁膜が形成され、
第一の pチャネル型電界効果トランジスタと前記第一の pチャネル型電界効果 トランジスタに隣合う第二の pチャネル型電界効果トランジスタとの間に位置す る領域に、 前記第一或いは第二の pチャネル型電界効果トランジスタ上に形成さ れる前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、 或いは前記絶縁膜を 非設置にすることを特徴とする半導体装置。
1 5 . 基板上に形成された、 nチャネル型電界効果トランジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果トランジ スタとを複数有し、 前記 nチャネル型電界効果トランジスタと前記 pチャネル型 電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、
第一の pチャネル型電界効果トランジスタと前記第一の pチャネル型電界効果 トランジスタに隣合う第二の pチャネル型電界効果トランジスタとの間に位置す る領域には、 前記第一の pチャネル型電界効果トランジスタに対応する第一の n チャネル型電界効果トランジスタと前記第二の pチャネル型電界効果トランジス タに対応する前記第二の nチャネル型電界効果トランジスタとの間に位置する領 域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、 或いは前記絶縁 膜を非設置とすることを特徴とする半導体装置。
1 6 . 基板上に形成された、 nチャネル型電界効果トランジスタと pチヤネ ル型電界効果トランジスタを有する半導体装置において、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果 スタとを複数有し、
前記 nチャネル型電界効果トランジスタと前記 pチャネル型電界効果 スタの上部には圧縮応力を有する絶縁膜が形成され、
前記第一の pチャネル型電界効果トランジスタに対応する第一の nチャネル型 電界効果トランジスタと前記第二の pチャネル型電界効果トランジスタに対応す る第二の nチャネル型電界効果トランジスタとの間に位置する領域には、 第一の チヤネノレ型電界効果トランジスタと前記第一の pチャネル型電界効果トランジ スタに隣合う第二の pチャネル型電界効果トランジスタとの間に位置する領域に 形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、 或いは前記絶縁膜を 非設置にすることを特徴とする半導体装置。
1 7 . 請求項 1記載の半導体装置において、
上記絶縁膜は窒化珪素を主成分とすることを特徴とする半導体装置。
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