近年の半導体装置においては、電界効果トランジスタの動作速度の高速化が進められており、その為の手段の一つとして、シリコンより格子定数の大きなシリコンゲルマニウム材料をチャネル部分のシリコンの下地に用いて、シリコンにひずみを与え移動度を高める、といった方法が検討されている。
しかしながら、特開平11−340337号公報のように、結晶の格子定数の異なる材料を格子整合させるようにエピタキシャル成長させると、結晶に生じるひずみのエネルギーが大きく、ある臨界膜厚以上の膜厚では、結晶に転位が発生するといった問題や、LSI等の半導体装置の製造プロセスにおいて、一般的ではないシリコンゲルマニウムという材料の導入による新たな製造装置の導入に伴うコストの増加実用化は容易ではない。
また、相補型電界効果トランジスタは、電子をキャリアとするnチャネル型電界効果トランジスタと、正孔をキャリアとするpチャネル型電界効果トランジスタにより構成されるが、半導体装置の高速化の為には、nチャネル型、およびpチャネル型各々の高速化を図ることが好ましい。
また、特開平6−232170号公報においては、その対象となるトランジスタは、化合物半導体で作られるトランジスタであり、現在、LSIやDRAM等に、主として用いられているシリコン基板上に作られるトランジスタは考慮されておらず、また、その電界効果トランジスタは、nチャネル型のみで、応力の制御方向も一軸のみしか考慮されていないなど不十分なものであった。
上述したように、LSI等の半導体装置においては、トランジスタの高速化が必須となっているが、リソグラフィ技術も限界に近づきつつあり、微細化以外の方法による、ドレイン電流の向上も検討されているが、結晶欠陥や、製造装置の新規導入によるコストの問題などがあった。
本発明の目的は、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタのドレイン電流特性に優れた半導体装置を効果的に実現することである。
本願発明者らは、電界効果トランジスタのドレイン電流の応力依存性を測定し、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとでは、その応力依存性が異なることを明らかにした。
なお、本明細書においては、窒化珪素はSiN、酸化シリコンはSiO2として示す。
図2は、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示すグラフである。
図2に示す結果は、Si(001)面上に、ドレイン電流が〈110〉軸に平行に流れるように形成されたトランジスタに対して応力負荷実験を行ったものである。なお、評価した電界効果トランジスタのゲート長は0.2μmである。また、応力の方向は電界効果トランジスタのチャネルを流れるドレイン電流に対して平行方向のチャネル面内一軸応力(チャネルに平行な応力)と、ドレイン電流に対して直角方向のチャネル面内一軸応力(チャネルに直角な応力)であり、応力の符号は、プラスは引張応力、マイナスは圧縮応力を表す。
図2において、nチャネル型電界効果トランジスタの場合、引張応力に対してドレイン電流が増加する(チャネルに平行な応力では約4%/100MPa、チャネルに直角な応力では約2%/100MPa)。
一方、pチャネル型電界効果トランジスタの場合には、チャネルに直角な方に対してはドレイン電流は増加するが(約4%/100MPa)、チャネルに平行な方向に対しては、ドレイン電流は減少する(約7%/100MPa)ことを明らかにした。
また、この結果から、チャネル面内の二軸応力の場合には、nチャネル型電界効果トランジスタでは、絶対値によらず引張応力に対してドレイン電流は増加し、逆にpチャネル型電界効果トランジスタでは、絶対値の同じ二軸応力が作用した場合に、圧縮応力に対して増加すると考えられる。
弾性変形内の議論では応力とひずみは比例関係にある。したがって、上述の実験結果で、例えば、nチャネル電界効果トランジスタに対してチャネルに平行に引張応力を負荷した場合に、ドレイン電流が増加したのは、チャネルを構成するシリコンの結晶格子が、応力負荷前に比べて、チャネル面内平行引張方向にひずんだ為、電子の移動度が増加したものと考えられる。
つまり、本願発明者らは、nチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタのドレイン電流特性が、チャネルを構成するシリコンの結晶格子に生じるひずみの方向、及び絶対値に依存することを明らかにした。なお、シリコン結晶に生じるひずみはTEMや、電子線回折や、ラマン分光法などによって測定することも可能である。
ところで、トランジスタのような多層膜の積層構造では、材料間の線膨張係数の違いによる熱応力や、格子定数の違いや結晶化時の膜収縮などによる真性応力が発生し、構造内部には残留応力が発生する。一般に、年々、微細化が進む電界効果トランジスタは、そのゲート長で世代が表現される。
本願発明者らは、電界効果トランジスタ構造の応力解析を行い、ゲートの加工寸法の縮小が進むと、構造の微細化や新規材料の利用などによって、構造内部に発生する応力が大きくなることを明らかにした。特に、ゲート長0.1μm世代の電界効果トランジスタでは、浅溝素子分離(STI:Shallow Trench Isolation)による酸化起因応力、シリサイドの反応誘起応力、多結晶シリコンの結晶化応力などが応力の発生源となる。
図24はゲート長各世代の電界効果トランジスタのチャネル部分の応力を有限要素法により応力解析した結果を示すグラフである。図24において、ゲート長が比較的大きな2μm世代のトランジスタではゲート下のチャネル部分に発生する応力は低いが、ゲート長が0.25μm以下の世代のトランジスタになると、急激に応力は高くなり、0.1μm世代では2μm世代の約3倍に達する。電界効果トランジスタに発生する応力のトランジスタ特性への影響については研究がなされている。例えば、電界効果トランジスタの特性の一つである相互コンダクタンス(Gm)の応力依存性についての研究がなされている(Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-90
0、 1991)。
しかしながら、従来は電界効果トランジスタの特性が応力によって変動するといったことは問題になっていなかった。これは、0.25μm以前、つまり、0.25μm以上の電界効果トランジスタでは、図24に示すように、トランジスタ構造に発生する応力が小さかった為と考えられる。
さらに、トランジスタそのものの応力に対する感受性も低かったことも考えられる。
図25は、上述の文献(Akemi Hamada、 et al.、 IEEE Trans. Electron Devices、 vol. 38、 No. 4、 pp.895-900、1991)の相互コンダクタンスGmの応力依存性の実験結果(ゲート長:2μm)と、本願発明者らのGmの応力依存性の実験結果(ゲート長:0.2μm)を比較して示すグラフである。
なお、図25における比較は、nチャネル型電界効果トランジスタに対する、チャネルに平行方向の応力負荷で行った。ゲート長が2μmの世代のトランジスタに対して、ゲート長0.2μm世代のトランジスタは、応力に対するGmの依存性が約4倍大きい。つまり、トランジスタの世代が進むことによって、応力に対するトランジスタ特性の感受性が高まっていることを示している。
また、応力解析によれば、電界効果トランジスタのSi基板のチャネル部分に形成される基板深さ方向の応力分布は、ゲート電極近傍に応力集中場が形成される。ゲート長の小さな0.1μm世代のトランジスタの拡散層の形成領域は、従来のゲート長の大きなトランジスタに比べて、基板表面に近い浅い領域に形成される。その結果、0.1μm世代のトランジスタでは、素子動作領域が応力の影響を受け易くなっているとも考えられる。
そこで、本願発明者らは、電界効果トランジスタ構造について有限要素法による応力解析を行い、電界効果トランジスタを構成する材料、およびその周辺の材料が、ドレイン電流が流れるチャネル部分の応力に与える影響について、感度解析を行った。
その結果、本願発明者らは、ゲート電極を上面から内包する膜と、シリサイド膜、ゲート電極、及びサイドウォールが、それぞれ、チャネル部分の応力に影響が大きいことを明らかにした。
本発明により、例えば、チャネル部分の応力を引張応力側にするには、ゲート電極を覆うSiN膜真性応力の増大、また、その膜厚の増加、あるいは、シリサイド膜厚の増加、あるいは、ゲート電極膜真性応力の増大、あるいはSTIの酸化起因応力の低下によって、達成することができることを明らかにした(図3−図7)。
ところで、SiNの膜応力は、その膜のエッチングレートと、後述する図8に示すような関係が有り、エッチングレートの大きな膜の場合には、応力が高いということをも本願発明者らは明らかにした。
上記事項に鑑み、次のような状態を構成することが好ましい。
基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は、上記pチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力より、引張応力側に大である。
または、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は引張応力であり、上記pチャネル型電界効果トランジスタのチャネル部のドレイン電流が流れる方向に沿った方向の残留応力は圧縮応力である。
これにより、nチャネル型、pチャネル型、共にドレイン電流特性を向上できるので全体としての性能に優れた半導体装置を実現することができる。
また、本発明の半導体装置は、欠陥等を抑制した信頼性の高い半導体装置を実現することができる。
または、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記nチャンネル型電界効果トランジスタの上記絶縁膜は、上記pチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。
上記隣接する位置とは、例えば、上記絶縁膜が前記ソース・ドレイン領域の上部にかかっている状態をいう。ソース・ドレイン領域にシリサイド領域が形成されている場合は、その領域にかかるように形成させることができる。
上記の何れかの形態をとる為に具体的には、以下の構成をとることが好ましい。
(1)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置において、上記各トランジスタは、ゲート電極を内包し、ソース・ドレインの領域に隣接する位置まで伸びた絶縁膜を備え、上記絶縁膜は窒化珪素を主成分とし、上記nチャネル型電界効果トランジスタの上記絶縁膜の膜厚と上記pチャネル型電界効果トランジスタの上記絶縁膜の膜厚とは、相違することを特徴とする。
これにより、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
なお、例えば、上記絶縁膜は、上記pチャネル型電界効果トランジスタの上記絶縁膜よりも大きい引張応力を有する。例えば、上記nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜をpチャネル型電界効果トランジスタの絶縁膜より厚くする。また、例えば、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜をpチャネル型電界効果トランジスタの前記絶縁膜より薄くする。絶縁膜厚さは、例えば半導体装置における平均膜厚を基に比較してもよい。
または、前記半導体装置において、上記絶縁膜は窒化珪素を主成分とし、上記pチャネル型電界効果トランジスタの上記絶縁膜は、シリコン(Si)、窒素(N)、酸素(O)、アルゴン(Ar)、ヘリウム(He)、ゲルマニウム(Ge)の内、少なくとも一つを、上記nチャネル型電界効果トランジスタの上記絶縁膜より、多く含有している。
(2)また、好ましくは、上記(1)において、上記絶縁膜は窒化珪素を主成分とし、こ絶縁膜のソース・ドレイン領域に隣接して延びる部分の面積は、上記nチャネル型電界効果トランジスタの上記絶縁膜と上記pチャネル型電界効果トランジスタの上記絶縁膜とで相違する。
上記面積に代えて、ソースドレイン領域にかかる長さを比較してもよい。
具体的には、例えば、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜の面積を前記pチャネル型電界効果トランジスタの絶縁膜の面積より大きくする。
また、例えば、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜の面積をpャネル型電界効果トランジスタの絶縁膜の面積より小さくする。上記面積は、例えば半導体装置における平均面積を基に比較してもよい。
なお、上記面積に代えて、絶縁膜のソースからドレインを横切る方向の長さを比較してもよい。具体的には、例えば、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が引張応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜の長さをpチャネル型電界効果トランジスタの絶縁膜の長さより長くする。
また、例えば、nチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの絶縁膜が圧縮応力を残留するものである場合は、nチャネル型電界効果トランジスタの絶縁膜の長さをpチャネル型電界効果トランジスタの絶縁膜の長さより小さくする。
これにより、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
(3)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記トランジスタのそれぞれには、ソース或いはドレイン領域にシリサイド領域が形成され、上記nチャネル型電界効果トランジスタのシリサイド領域の膜厚は、上記pチャネル型電界効果トランジスタのシリサイド領域の膜厚より厚い。
上記膜厚は半導体装置における平均膜厚さをもとに比較してもよい。
これにより、前記の全体としての向上効果に加えて、上記構成により、上記絶縁膜の調整変更によっても電流特性に影響を及ぼさないので効果的に上記効果を達成できる。
(4)好ましくは、上記(3)において、上記シリサイド領域の主成分は、コバルトシリサイド(CoSi2)もしくは、チタンシリサイド(TiSi2)、もしくはニッケルシリサイドである。
(5)なお、他の形態としては、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのゲート電極は、上記pチャネル型電界効果トランジスタのゲート電極より、大きい圧縮膜応力を有するようにする。
(6)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は、上記シリコン基板の主平面の垂直方向に濃度勾配を持ち、上記pチャネル型電界効果トランジスタの上記ゲート電極に含まれる不純物は上記シリコン基板の主平面の垂直方向には測定限界内において濃度勾配を持たないか、或いはnチャネル型電界効果トランジスタの上記ゲート電極における濃度勾配より少ない勾配を有する。
例えば、nチャンネル型電界効果トランジスタのゲート電極の不純物濃度は、シリコン基板の主平面の垂直方向に濃度勾配を持ち、pチャネル型電界効果トランジスタのゲート電極の不純物濃度分布はシリコン基板の主平面の垂直方向に均一である。
(7)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタを有する半導体装置において、上記nチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径は、上記pチャネル型電界効果トランジスタの上記ゲート電極の平均結晶粒径より小さい。
これにより、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、チャネル部の直上に位置するゲート電極を結晶粒径を調整することにより応力をコントロールするので、チャネル部に効果的に応力を課すことができる。
(8)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタと、隣接するトランジスタ素子を電気的に分離する素子分離手段とを有する半導体装置において、上記nチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離は、上記pチャネル型電界効果トランジスタのチャネル部分と上記素子分離手段との距離より大きい。
これにより、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成により、マスクパターンを調整すれば良いので容易に効果的に上記効果を達成できる。
(9)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトが、上記pチャネル型電界効果トランジスタのチャネル部にレーザを照射した際のラマン分光のラマンシフトより小さい。
例えば、nチャネル型電界効果トランジスタのチャネル部をTEMで観察した際の結晶格子間隔は、pチャネル型電界効果トランジスタのチャネル部をTEMで観察した際の結晶格子間隔より広くなっている。
上記の各試料は、ソース・ドレインを横切るような方向に沿って形成した試料を用いることが好ましい。
(10)好ましくは、上記(1)において、上記絶縁膜は窒化珪素を主成分とし、上記nチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートと、上記pチャネル型電界効果トランジスタの上記絶縁膜のエッチングレートとは異なる。
例えば、上記nチャンネル型電界効果トランジスタ側の上記絶縁膜のエッチングレートは、上記pチャンネル型電界効果トランジスタの絶縁膜のエッチングレートより小さい。
(11)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にnチャネル型電界効果トランジスタのゲート電極及びpチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を形成する工程と、上記nチャネル型電界効果トランジスタのチャネル部に、上記pチャネル型電界効果トランジスタのチャネル部より、ソースとドレインを連絡する方向に引張応力を残留させる工程とを備える。
また、他の形態としては、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型界効果トランジスタとを有する半導体装置の製造方法において、上記基板上に素子分離構造を形成する工程と、上記素子分離構造により分離された領域にnチャネル型電界効果トランジスタのゲート電極及びpチャネル型電界効果トランジスタのゲート電極を形成する工程と、上記ゲート電極の上にゲート電極を覆う絶縁層を、上記nチャンネル型電界効果トランジスタの絶縁層に、シリコン、窒素、酸素、アルゴン、ヘリウム、ゲルマニウムのうちの少なくとも一つを、上記nチャネル型電界効果トランジスタの絶縁層より多く含ませる工程とを備える。
他にも、エッチングによって一方の前記絶縁膜の厚さを薄く/厚くしてもよい。また、ゲート電極を形成した後に不純物をnチャネル型電界効果トランジスタのゲート電極に導入するようにしてもよい。nチャネル型電界効果トランジスタの電極の粒径をpチャネル型電界効果型トランジスタの電極の粒径より小さくする工程を有してもよい。
例えば、詳細には、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成される場合に、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のpチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成される場合、前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタと前記第二のpチャネル型電界効果トランジスタに対応する第二のnチャネル型電界効果トランジスタとの間に位置する領域には、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置になるようエッチングする。
または、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質は、上記pチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜質と異なる。
または、基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記nチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力は、上記pチャネル型電界効果トランジスタのゲート電極の長手方向の側面に隣接する絶縁膜の膜応力より、引張応力側に大である。
好ましくは、上記において、上記絶縁膜は窒化珪素を主成分とする。
(12)基板上に形成された、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置において、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が引張応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、nチャネル型電界効果トランジスタよりpチャネル型電界効果トランジスタの方が小さく、上記各トランジスタのゲート電極を内包し、ソース・ドレイン領域に隣接する領域まで伸びた絶縁膜の膜応力が圧縮応力の場合には、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が、nチャネル型電界効果トランジスタよりpチャネル型電界効果トランジスタの方が大きい。
これにより、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを備えた半導体装置の電流特性を全体として向上させることができる。更に、上記構成によっても、電気特性への影響を与えないので効果的に上記効果を達成できる。
(13)好ましくは、上記(12)において、ゲート電極の長手方向の側面に隣接する絶縁膜のヤング率が大である絶縁膜の材質は窒化珪素を主成分とし、ヤング率が小さい絶縁膜の材質は酸化シリコンを主成分とする。
(14)基板上に形成された、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタとを複数有し、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に、前記第一或いは第二のpチャネル型電界効果トランジスタ上に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
なお、前記半導体装置前記nチャネル型電界効果トランジスタが隣合って配置されるnチャネル電界効果トランジスタ領域と、前記pチャネル型電界効果トランジスタが隣合って配置されるpチャネル電界効果トランジスタ領域と、形成していることが好ましい。
また、言い換えれば、前記nチャネル型電界効果トランジスタのゲート電極と前記pチャネル型電界効果トランジスタゲート電極の上部には引張応力を有する第一の絶縁膜(例えば前記応力制御膜)が形成され、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に、前記第一の絶縁膜の厚さより薄い前記第一の絶縁膜が形成されるか、或いは前記第一の絶縁膜を非設置にする。そして、前記第一の絶縁膜の上に成分の異なる第二の絶縁膜(例えば、層間絶縁膜)を形成することができる。
なお、他に、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と,各々上記フィールド領域により囲まれた第1から第4のアクティブ領域と,該第1、第2のアクティブ領域に形成された,第1,第2のpチャネル型電界効果トランジスタと,該第3、第4のアクティブ領域に形成された,第3,第4のnチャネル型電界効果トランジスタと、上記第1から第4のトランジスタにおいて,ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた,膜応力が引張応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記第3、第4のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は第1から第4のトランジスタを内包し、上記第1、第2のアクティブに挟まれたフィールド領域において、スリットが設けられている。
(15)基板上に形成された、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタとを複数有し、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタと前記第二のpチャネル型電界効果トランジスタに対応する前記第二のnチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
なお、前記絶縁膜とは、例えば応力制御膜が相当する。また、前記応力制御膜の上には層間絶縁膜が形成されるようにすることができる。
または、基板上に形成された、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタとを複数有し、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には引張応力を有する絶縁膜が形成され、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜の厚さより薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
なお、前記何れかの形態において、前記第一のpチャネル型電界効果トランジスタが配置されるアクティブ領域とそれに対応する第一のnチャネル型電界効果トランジスタが配置されるアクティブ領域との間にも、前記応力制御膜が形成されるようにすることができる。また、前記nチャネル型電界効果トランジスタの上部には前記応力制御膜を配置することができる。
または、第一のpチャネル型電界効果トランジスタと第二のpチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のnチャネル型電界効果トランジスタ上部に配置される前記絶縁膜(例えば前記応力制御膜)の厚さより薄い前記応力制御膜が形成される。
または、第一のpチャネル型電界効果トランジスタのゲート電極の長手方向と交わる(例えば直交)方向の領域には、前記第一のnチャネル型電界効果トランジスタ上部に形成される前記絶縁膜(例えば前記応力制御膜)より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のpチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる(例えば直交)方向の領域であって前記第一のpチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のnチャネル型電界効果トランジスタのゲート電極の長手方向と交わる(例えば直交)方向の領域であって前記第一のnチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される絶縁膜より、薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
または、他の形態としては、第一のpチャネル型電界効果トランジスタのゲート電極の長手方向と交わる(例えば直交)方向の領域には、前記第一のpチャネル型電界効果トランジスタ上部に形成される前記絶縁膜(例えば前記応力制御膜)より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。
(16)基板上に形成された、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタとを複数有し、前記nチャネル型電界効果トランジスタと前記pチャネル型電界効果トランジスタの上部には圧縮応力を有する絶縁膜が形成され、前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタと前記第二のpチャネル型電界効果トランジスタに対応する第二のnチャネル型電界効果トランジスタとの間に位置する領域には、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にする。
または、前記第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタとの間に位置する領域には、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置にすることができる。
または、半導体主表面に埋め込まれた絶縁層を有するフィールド領域と,各々上記フィールド領域により囲まれた第1から第3のアクティブ領域と,該第1、第2のアクティブ領域に形成された,第1,第2のpチャネル型電界効果トランジスタと,該第3のアクティブ領域に形成された,第3のnチャネル型電界効果トランジスタと、上記第1から第3のトランジスタにおいて,ゲート電極を内包し、ソース・ドレインの領域に隣接する位置に伸びた,膜応力が圧縮応力である絶縁膜とを具備してなり、上記第1、第2のアクティブは、上記第1、第2のトランジスタのドレイン電流が主として流れる方向は一致するように、上記フィールドを介して隣接するように配置され、上記絶縁膜は記第1から第3のトランジスタを内包し、上記第1、第2のアクティブに隣接するフィールド領域上の、上記第1、第2のトランジスタのドレイン電流が主として流れる方向に直角方向と、上記第3のアクティブに隣接するフィールド領域の周囲に、スリットが設けられているようにする。
または、第一のnチャネル型電界効果トランジスタと第二のnチャネル型電界効果トランジスタとの間に位置する領域には、前記第一のpチャネル型電界効果トランジスタ上部に配置される前記絶縁膜(例えば前記応力制御膜)の厚さより薄い前記応力制御膜が形成される。
または、第一のpチャネル型電界効果トランジスタのゲート電極の長手方向の領域に位置する領域には、前記第一のnチャネル型電界効果トランジスタ上部に形成される前記絶縁膜(例えば前記応力制御膜)より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とすることができる。或いは更に、前記第一のnチャネル型電界効果トランジスタのゲート電極の長手方向と交わる(例えば直交)方向の領域であって前記第一のnチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域には、前記第一のpチャネル型電界効果トランジスタの前記ゲート電極の長手方向と交わる(例えば直交)方向の領域であって前記第一のpチャネル型電界効果トランジスタが形成されるアクティブ領域に隣接するフィールド領域に形成される前記絶縁膜より薄い前記絶縁膜が形成されるか、或いは前記絶縁膜を非設置とする。
(17)上記の半導体装置において、上記絶縁膜は窒化珪素を主成分とすることを特徴とする。
なお、公知例を調査したところチャネル部に応力を課すために、以下の関連技術が抽出されたが、何れも本願発明の構成及び作用効果を奏するものは見出せなかった。
例えば、特開昭60−52052号公報には、チャネル部の下地の層をpチャネル部の下にスピネル層、nチャネル部の下にSiO2層を配置に作り分けること、特開平7−32122号公報、特開平10−92947号公報、特開2000−243854号公報、特開2000−160599号公報には、pチャネルを下地にSi層を配置したSiGe層とし、nチャネルを下地にSiGe層を配置したSi層とするように,作り分けることが開示されているが、下地領域(チャネル部の電流が流れる領域より下の領域(例えば,ゲート絶縁膜との界面から約5nm以上,ゲート絶縁膜とは反対方向に離れた領域))に層を挿入するので、その端部に欠陥が生じると電気特性に影響を及ぼす恐れがある。また、特開2000―36567号公報、特開2000−36605号公報に、特開2001−24468号公報には、PMOS部のトランジスタに隣接する素子分離部をLOCOSの酸化量をコントロールして圧力を加えることが、開示されているがLOCOSによるため高集積化に効果的に対応することが困難であり、作り分けるのが工程の大幅アップになる恐れがある。
本発明によれば、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタを有する半導体装置において、nチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を効果的に実現することができる。
以下、本発明の第1実施例を図1から図3、図8および図31を用いて説明する。
図1は本発明の第1実施例の半導体装置の断面模式図、図2はnチャネル、及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性を示す図、図3はゲート電極を上面より内包するSiN膜の真性応力が、チャネル部分応力(ドレイン電流に平行でチャネル面内の応力)に与える影響を応力解析した結果を示す図、図8はSiN膜応力のエッチングレート依存性を示す図、図31は図1に示した半導体装置に配線等を形成した一例を示す図である。
本発明の第1の実施例の半導体装置は、図1に示すように、シリコン基板1の主面に形成されたnチャネル型電界効果トランジスタ10と、pチャネル型電界効果トランジスタ30と、これらトランジスタ10、30の上面に形成された応力制御絶縁膜19、39で構成される。
nチャネル型電界効果トランジスタは、p型ウェル11に形成されたn型ソース・ドレイン(12、13)と、ゲート絶縁膜14と、ゲート電極15とを備え、ゲート電極15の上面、およびソース・ドレイン(12、13)の上面には、シリサイド17、18が形成される。なお、n型ソース・ドレインとは、ゲート電極14を挟んで対向する12、13で示された、ソース領域、もしくはドレイン領域のことである。ソースとドレインの違いは、電流がどちらからどちらへ流すかという違いであり、基本的な構造上の違いはないので、本明細書では、ソース・ドレイン(12、13)として、表記する。次に説明するpチャネル型電界効果トランジスタ、および、それ以降についても同様である。
また、pチャネル型電界効果トランジスタは、n型ウェル31に形成されたp型ソース・ドレイン(32、33)と、ゲート絶縁膜34と、ゲート電極35とを備え、ゲート電極35の上面、およびソース・ドレイン(32、33)の上面には、シリサイド37、38が形成される。これらのトランジスタは、シリコン酸化膜(SiO2)や、窒化珪素(SiN)からなる、浅溝素子分離2によって、他のトランジスタと互いに絶縁される。
ゲート酸化膜14、34は、例えば、シリコン酸化膜(SiO2)、窒化珪素膜(SiN)、酸化チタン(TiO2)、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、五酸化タンタル(Ta2O5)などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極15、35は、例えば、多結晶シリコン膜、あるいはタングステン(W)、白金(Pt)、ルテニウム(Ru)等の金属膜、あるいはこれらの積層構造からなる。
上記ゲート絶縁膜14、34とゲート電極15、35、シリサイド17、18、37、38の側壁には、窒化珪素(SiN)や、シリコン酸化膜(SiO2)からなるサイドウォール16、36が形成される。
nチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタの上面には、応力制御膜19、39が形成され、さらに、この応力制御膜19、39の上面には、例えば、BPSG(Boron-doped Phospho Silicate Glass)膜や、SOG(Spin On Glass)膜、あるいはTEOS(Tetra-Ethyl-Ortho-Silicate)膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜なる層間絶縁膜3で覆われている。
シリコン基板1上に形成されたnチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタは、所望の回路が構成されるように、図31に示すように、コンタクトプラグや配線等によって電気的に接続される。なお、本発明の第1実施例はnチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜19、39を用いる例である。その他の部分については本発明の第1実施例以外の構造や材料であっても構わない。
また、図1の例については、コンタクトプラグや配線等は省略してあり、図31の例を除き、他の実施例についても同様にコンタクトプラグや配線等は省略してある。
応力制御膜19と応力制御膜39とは、主として窒化珪素(SiN)からなり、化学気相成長法、あるいはスパッタ法によって形成される。応力制御膜19の膜応力は、応力制御膜39の膜応力よりも引張側の応力である。
LSI等の半導体装置の開発においては、電界効果トランジスタのドレイン電流の向上(ドレイン電流の増加)が年々進められている。本願発明者らは、ドレイン電流が応力によって変化することを明らかにし、pチャネル型電界効果トンジスタと、nチャネル型電界効果トランジスタを有する相補型電界効果トランジスタにおいて、nチャネル型、pチャネル型双方のトランジスタのドレイン電流を効果的に向上させる方法を見出した。
図2は、電界効果トランジスタのドレイン電流の応力依存性を示すグラフである。図2より、nチャネル型電界効果トランジスタでは、引張応力によってドレイン電流が増加し、pチャネル型電界効果トランジスタでは、逆に、圧縮応力によってドレイン電流が増加することが明らかとなっている。
一方、図3はゲート電極上面を覆うSiNの膜応力が、ドレイン電流が流れる部分(チャネル)の応力(ドレイン電流に平行方向でチャネル面内の応力)に与える影響を有限要素法により応力解析した結果を示すグラフである。図3に示すように、ゲート電極を覆う膜の膜応力が引張側に強くなると、チャネル部分の応力も引張側に強くなることを明らかとなっている。
これは、ゲート電極を内包する膜がソース・ドレイン領域の上面にまで拡張して形成されており、この部分の膜の引張応力(膜の収縮)がチャネル部分の応力を引張側にシフトさせるためには発生する現象であると考えられる。
したがって、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタとを有する半導体装置においては、nチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が引張応力側の膜を用い、pチャネル型電界効果トランジスタのゲート電極を覆う膜には、膜応力が、nチャネル型の膜より、圧縮応力側の膜を用いることにより、nチャネル型、pチャネル型の両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
なお、本願発明者らは、窒化珪素(SiN)膜のエッチングレートに応力依存性が有ることも明らかにした。
図8は、窒化珪素(SiN)膜のエッチングレートの応力依存性の実験結果の一例を示すグラフである。この図8に示す結果から、膜応力が違うと、エッチングレートに差が生じることが分かる。
本発明の第1実施例の半導体装置は、図1に示すように、nチャネル型電界効果トランジスタ10の上面には、ゲート電極15の少なくとも一部を内包し、シリサイド18が形成されているソース・ドレイン領域12、13に接する応力制御膜19が形成され、pチャネル型電界効果トランジスタ30のゲート電極35の少なくとも一部を内包し、シリサイド38の形成されているソース・ドレイン領域32、33に接する応力制御膜39が形成されており、応力制御膜19の膜応力は、応力制御膜39の膜応力より引張側の応力、より好ましくは、応力制御膜19は引張応力、応力制御膜39は圧縮応力である。
その結果、チャネル部分のドレイン電流に平行方向のチャネル面内の応力は、nチャネル型では、強い引張応力が得られ、逆に、pチャネル型では、nチャネル型より圧縮側の応力が得られるため、nチャネル型、pチャネル型の両方のドレイン電流の向上できるという効果が得られる。
また、応力制御膜19と応力制御膜39とは窒化珪素(SiN)からなるため、層間絶縁膜3の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜3にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
コンタクトホール形成後のコンタクトプラグ7と配線21等は、例えば、図31に示すようになる。配線層は複数層形成される。コンタクトプラグ7と配線21は、例えばタングステン、アルミニウム、銅、チタン、窒化チタンなど、あるいはこれらの積層構造からなる。また、コンタクトプラグ7や配線21は図31に示すように、例えば窒化チタンやチタンなど積層膜からなるバリアメタル8、22とともに構成されていてもよい。
また、応力制御膜19と応力制御膜39は、同じ成膜装置を用いて、成膜条件を変えることによっても得られるので、新規に装置を導入しなくとも対応できるという効果が得られる。
なお、本発明の第1実施例の半導体装置は、nチャネル型電界効果トランジスタのチャネル部分のドレイン電流に平行方向のチャネル面内の応力は、pチャネル型電界効果トランジスタのチャネル部分の応力よりも引張応力側であり、より好ましくはnチャネル型のチャネル部の応力は引張応力、pチャネル型のチャネル部の応力は圧縮応力にする一手段を述べたものであり、応力制御膜19、39に用いる膜は、応力制御膜19の膜応力が、応力制御膜39の膜応力より引張側の応力、より好ましくは、応力制御膜19が引張応力、応力制御膜39が圧縮応力であれば、必ずしもSiNである必要はない。
これらに対して、前記状態を構成する詳細な内容について以下に図9及び図4を用いて説明する。
図9は本発明の第1実施例である半導体装置の断面構造の模式図、図4は、電界効果トランジスタのチャネル部分の応力の、ゲート電極を覆うSiN膜厚依存性の解析結果を示すグラフである。
この第1実施例と前述の第1実施例状態とは、応力制御膜192、392の膜厚が、nチャネル型電界効果トランジスタと、pチャネル型電界効果トランジスタの部分で互いに異なるように構成することで前述の状態を作り出すことであり、応力制御膜が引張応力の場合には、図9に示すように、nチャンネル型の応力制御膜192に比較して、pチャネル型の応力制御膜392を薄くする。
一方、応力制御膜が圧縮応力の場合には、逆に、nチャネル型の方の応力制御膜192を応力制御膜392に比較して薄く(図は省略)することが好ましい。これらの応力制御膜192、392は、nチャネル型、及びpチャネル型電界効果トランジスタの上面全面に、化学気相成長法やスパッタ法などにより、窒化珪素(SiN)膜を成膜した後、所望の膜厚までエッチバックする等によって得られる。
なお、本発明の第1実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜192、392を用いる例である。その他の部分については、本発明の第3実施例以外の構造や材料であっても構わない(ただし、図4に示したデータによって膜厚保が決定される)。
次に、本発明の第3実施例である半導体装置の作用効果を説明する。
図4は、チャネル部応力の、ゲート電極を覆う応力制御膜の膜厚依存性の解析結果を示すグラフである。図4より、応力制御膜が引張応力の場合、膜厚が厚ければ、チャネル部分の応力は、引張応力側にシフトすることが分かる。このことは逆に、応力制御膜が圧縮応力の場合には、膜厚が厚ければ、チャネルの応力は圧縮側にシフトすることを意味する。
本発明の第1実施例によれば、応力制御膜が引張応力の場合には、図9に示すように、pチャネル型の方が薄く、pチャネル型電界効果トランジスタのドレイン電流の向上が得られる。
一方、応力制御膜が圧縮応力の場合には、逆にnチャネル型の方を薄くすることにより、nチャネル型電界効果トランジスタのドレイン電流が向上するという効果が得られる。
また、第1実施例に述べたように、応力制御膜192と応力制御膜392とは窒化珪素(SiN)からなるため、層間絶縁膜3の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜3にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。なお、膜はSiNに限定されるものではない。
なお、絶縁膜等が引張応力が残留しているか圧縮応力が残留しているかは、例えば、半導体装置を基板側から或いはさらに絶縁膜の上の積層構造側から、上記絶縁膜を残して薄くする。そして、残った薄膜が基板側を外側にして、反っていれば引張応力が残留する膜であることが分かる。一方、上記残った薄膜が基板側を内側にして反っていれば圧縮応力が残留する膜であることが分かる。
また、本発明の第1実施例の半導体装置は、チャンネル部分の応力制御の一例を示したものであり、以下に述べる実施例のような他の手段によって、チャネル部分の応力を制御しても構わない。
次に、本発明の第2実施例を図14、図15を用いて説明する。
図14は本発明の第2実施例である半導体装置の断面(図15のa−a’線に沿った断面)構造の模式図、図15は、応力制御膜193、393の形状を示す上面からみた模式図である。なお、図15は、ゲート電極15、35、ソース・ドレインに接続する配線6、アクティブ領域5(トランジスタ形成領域)、および、応力制御膜193、393の外形のみを示してある。また、図14、図15は応力制御膜193、393が引張応力の場合について示したものである。
第2実施例と第1実施例との違いは、第2実施例においては応力制御膜193、393の平面形状がnチャネル型電界効果トランジスタ側と、pチャネル型電界効果トランジスタ側とで異なることである。図14に示すように、応力制御膜193、393の膜応力が引張応力の場合には、応力制御膜393のゲート電極35の側面部分の面積が、応力制御膜193のゲート電極15の側面部分の面積より小さく、応力制御膜193、393の膜応力が圧縮応力の場合には、応力制御膜393のゲート電極35の側面部分の面積が、応力制御膜193のゲート電極15の側面部分の面積より大きいことを特徴としている。
より好ましくは、応力制御膜193、393が引張応力の場合には、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタとも、ゲート電極15、35の延びる方向に対して面積を大きくする(図15)。
逆に、応力制御膜193、393が圧縮応力の場合には、nチャネル型電界効トランジスタとpチャネル型電界効果トランジスタとも、ゲート電極15、35の延びる方向に対しては面積を小さくする(図は省略)。
なお、この第2実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜193、393を用いる例である。その他の部分については、この第2実施例以外の構造や材料であっても構わない。
次に、本発明の第2実施例である半導体装置の作用効果を説明する。
この第2実施例によれは、電界効果トランジスタのチャネル部分の応力は、応力制御膜193、393の面積によって制御される。ソース・ドレイン領域に延びる応力制御膜が、引張応力の場合には、nチャネル型では、面積を広くすることで、チャネル部分に強い引張応力を与え、pチャネル型では、出来るだけ面積を狭くして、チャネル部分の応力を低減する。一方、応力制御膜が圧縮応力の場合には、これが逆になる。
さらに、より好ましくは、ドレイン電流に直角な方向については、応力制御膜が引張応力の場合には、両方のトランジスタともに、面積を大きく取り、両方の電界効果トランジスタのチャネルに引張応力を与え、応力制御膜が圧縮応力の場合には、逆に面積を小さくすることで、チャネル部分の応力を低減させる。
したがって、本発明の第2実施例の半導体装置では、上述のように、応力制御膜193、393によってチャネル部分の応力をpチャネル型より、nチャネル型の方を引張応力にすることができ、ドレイン電流の向上が図られるという効果が得られる。
また、本発明の第2実施例によれば、チャネルに直角な方向についても、応力の制御がなされるので、より一層、ドレイン電流の向上が得られるという効果が得られる。
また、本発明の第2の実施例によれば、前述のように、応力制御膜193と応力制御膜393は窒化珪素(SiN)からなるため、層間絶縁膜3の形成後、ソース・ドレイン領域に上層配線から電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜3にコンタクトホールを開ける時のエッチストッパとしても利用することが出来るという効果が得られる。
なお、この第2実施例の半導体装置は、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタとが一つずつ形成された構造についてであるが、この第2実施例において、応力制御膜の面積を大きくと表現している部分は、nチャネル型あるいはpチャネル型電界効果トランジスタどうしが連続して形成されている部分は、応力制御膜は不連続である必要はない。
次に、その他の形態としての例を図10から図13を用いて説明する。
図10は、その他の形態である半導体装置の断面構造の模式図、図11から図13は、その他の形態である半導体装置の製造工程の一部を表した断面模式図である。
このその他の形態と第1実施例との違いは、応力制御膜191及び391で示される二つの膜の応力を異ならせるために、膜の組成が互いに異なるようにしたことである。
第1実施例においては、膜の組成を仮に変えない場合であっても効果がある点で好ましい。しかし、別な組成を作る為の工程が増す恐れを受け入れればこの構成を採ることも好ましい。
具体的には、主として窒化珪素(SiN)からなる応力制御膜191に対して、応力制御膜391は、応力制御膜191と同様な膜に、窒化珪素(SiN)膜が、シリコン(Si)、窒素(N)、酸素(O)、ゲルマニウム(Ge)、アルゴン(Ar)、ヘリウム(He)の内、少なくとも一つを過剰に含有するように、打ち込んで形成している。
なお、その他の形態の第1実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜191、391を用いる例であり、その他の部分については、他の構造や材料であっても構わない。
本実施例の半導体装置の応力制御膜191、391の製造工程は、例えば次のようになる。
(1)シリコン基板1の主面上にnチャネル型電界効果トランジスタ10と、pチャネル型電界効果トランジスタ30とを形成し、サイドウォール16、36、シリサイド17、18、37、388を形成する(図11)。
(2)nチャネル型、pチャネル型電界効果トランジスタの上面全面に、応力制御膜191になる窒化珪素(SiN)膜を、例えばスパッタ法、あるいは、化学気層成長法等により成膜する(図12)。
(3)pチャネル型電界効果トランジスタ30の上面以外の部分はマスク4をして、シリコン(Si)、ゲルマニウム(Ge)、あるいは窒素(N)、あるいは酸素(O)、あるいはアルゴン(Ar)等の不活性元素をイオン注入する(図13)。
(4)マスク4を除去した後、層間絶縁膜3を形成する。これにより、図10に示す構造の半導体装置が製造される。
次に、本発明のその他の形態の第1実施例である半導体装置の作用効果を説明する。
本発明の第2実施例によれば、応力制御膜191が上面全面に成膜された(図12)後に、pチャネル型電界効果トランジスタを覆う部分にはイオン注入され、その部分の膜の原子密度はイオン注入前に比べて密になる。その結果、応力制御膜391の膜応力は、応力制御膜191に比べて圧縮側にシフトする。
したがって、チャネル部分のドレイン電流に平行方向のチャネル面内応力も圧縮側にシフトし、pチャネル型電界効果トランジスタのドレイン電流を向上できる効果が得られる。
また、本発明のその他の形態の第1実施例によれば、応力制御膜の主成分の窒化珪素(SiN)の成膜は一度だけでもよい。第1実施例のように、異なる膜応力の窒化珪素を成膜する場合には、成膜装置を二台使用するか、もしくは、一台で成膜条件をその都度変えることが好ましい。成膜条件を変えることが困難な場合や、装置を複数台用意できない場合であっても、本発明のその他の形態の第実施例であれば、一台の成膜装置を用いて、nチャネル型、pチャネル型、両方の電界効果トランジスタのドレイン電流の向上が図れるという効果が得られる。
このように、例えば、応力制御膜19と応力制御膜39とで、不純物濃度が異なるようにすれば、応力制御膜19と応力制御膜39とで、応力が互いに異なるように構成することができるので、新規に装置を導入しなくとも対応できる。
また、第1実施例の説明において述べたように、応力制御膜191と応力制御膜391とは、窒化珪素(SiN)からなるため、層間絶縁膜3の形成後、ソース・ドレイン領域に上層配線か電気的接続を図るための、シリコン酸化膜からなる層間絶縁膜3にコンタクトホールを開ける時のエッチストップとしても利用することが出来るという効果が得られる。
次に、本発明の第3実施例を図16及び図5を用いて説明する。
図16は本発明の第3実施例である半導体装置の断面構造模式図であり、図5は電界効果トランジスタのチャネル部分の応力(ドレイン電流に平行でチャネル面内の応力)の、シリサイド膜厚依存性の解析結果を示すグラフである。
この第3実施例と第1実施例との違いは、nチャネル型電界効果トランジスタ側のシリサイド181の膜厚が、pチャネル型電界効果トランジスタ側のシリサイド381よりも厚いことである。これらシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)はチタン、コバルト、ニッケル等をスパッタ法や化学気相成長法等を用いて成膜した後、熱処理してシリサイド反応させることにより得る。なお、図1に示した第1実施例の応力制御膜19、39は無くても構わない。
なお、この第3の実施例はnチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、シリサイド181、381を用いることを述べたものである。その他の部分については、この第3実施例以外の構造や材料であっても構わない。
以下、この半導体装置の作用効果を説明する。
nチャネル型、pチャネル型電界効果トランジスタに形成されるシリサイドは、コンタクトプラグとトランジスタの電気的な接続を低抵抗で図る為に必須なものであるが、熱処理によって強い引張応力を発生する材料でもある。
そこで、本願発明者らは、このシリサイドの応力を利用して、チャネル部分に応力を負荷し、ドレイン電流を向上させることを検討した。図5は、チャネル部分の応力の、シリサイド膜厚依存性の解析結果を示すグラフである。図5から、シリサイド膜厚の増加に伴い、チャネル部分の応力も、引張応力が強くなる方にシフトすることが明らかとなった。
この第3実施例によれば、図16に示すように、nチャネル型電界効果トランジスタのシリサイド181の膜厚を厚くすることによって、nチャネル型電界効果トランジスタのドレイン電流を向上させ、逆にpチャネル型電界効果トランジスタ側のシリサイド381の膜厚を薄くすることにより、pチャネル型のドレイン電流の低下を抑えることができるという効果が得られる。
また、この第3実施例によれば、相補型電界効果トランジスタを形成する上で必須となっているシリサイドを用いるので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
次に、本発明の第4実施例を図17及び図6を用いて説明する。
図17は、本発明の第4実施例である半導体装置の断面構造の模式図であり、図6は、チャネル部分の応力(ドレイン電流に平行でチャネル面内の応力)のゲート電極真性応力依存性の解析結果である。
この第4実施例と第1実施例との違いは、第4実施例におけるnチャネル型電界効果トランジスタ10のゲート電極151の不純物濃度分布が、シリコン基板1の主面に垂直方向に、勾配を有しており、さらにpチャネル型電界効果トランジスタ30のゲート電極351の不純物は均一になっていることである。
この第4実施例のゲート電極151は、ゲート電極形成後にリン(P)、ボロン(B)、ひ素(As)等の不純物をイオン注入することによって得られ、ゲート電極351は、リン(P)、ボロン(B)、ひ素(As)等の不純物を予め添加し形成することによって得られるものである。なお、この第4実施例においては、図1に示した第1実施例の応力制御膜19、39は無くても構わない。
なお、この第4実施例はnチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極151、351を用いることを述べたものである。その他の部分についてはこの第4実施例以外の構造や材料であっても構わない。
以下、この第4実施例である半導体装置の作用効果を説明する。
図6は、チャネル部分の応力(ドレイン電流に平行でチャネル面内の応力)のゲート真性応力依存性の解析結果を示すグラフである。図6に示すように、ゲート電極の真性応力を引張応力にした場合に、チャネル部分の応力は圧縮応力になることが明らかになった。
通常、ゲート電極に用いられる多結晶シリコンは、不純物を添加したアモルファスシリコンを形成し、結晶化及び添加不純物の活性化を目的にした熱処理により得られる。このとき、膜収縮による引張の結晶化応力が発生する。一方、不純物添加のないアモルファスシリコンを結晶化熱処理すると、引張応力となる結晶化応力が発生するが、その後、不純物元素をイオン注入すると、圧縮側に応力がシフトする。
上記の二種類のゲート電極の形成方法によれば、前者は膜内ほぼ均一に不純物が分布する多結晶シリコンをなるが、後者はシリコン基板1の主面に対して、垂直方向に不純物が分布(ガウス分布、もしくは、シリコン基板1の主面垂直方向に濃度が減少する分布)した多結晶シリコンとなる。
この第4実施例によれば、pチャネル型電界効果トランジスタのゲート電極には、不純物濃度が膜中ほぼ均一な引張応力の多結晶シリコンが用いられ、nチャネル型電界効果トランジスタのゲート電極には、不純物濃度が基板1側に向かって減少するような、nチャネル型に用いられるゲート電極の応力より圧縮側の応力を持つ、多結晶シリコンが用いられる。
その結果、nチャネル型電界効果トランジスタのチャネル部分の応力は、pチャネル型のチャネル部分の応力より、引張側の応力になり、nチャネル型、pチャネル型両方のドレイン電流が向上できるという効果が得られる。
また、この第4実施例によれば、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
なお、この第4実施例の半導体装置は、チャネル部分の応力を制御する手段にゲート電極の応力を用いたものである。したがって、ゲート電極材料としては多結晶シリコンに限定されるものではなく、例えば、ルテニウム(Ru)、白金(Pt)、タングステン(W)、チタン(Ti)、窒化チタン(TiN)等の金属材料を用いても良いし、これら金属材料と多結晶シリコンとの積層構造であっても良い。例えば、ルテニウムRu膜は熱処理により膜応力が強い引張応力となる
。
そこで、pチャネル型電界効果トランジスタのゲート電極には、高温熱処理により高い引張応力としたRu膜を形成し、nチャネル型電界効果トランジスタのゲート電極には、熱処理を加えず低い応力としたRu膜を形成することで、nチャネル型、pチャネル型両方のチャネル部分の応力を制御する。
次に、本発明の第5実施例を図18から図21を用いて説明する。
図18は本発明の第5実施例である半導体装置の断面構造の模式図、図19から図21は、本発明の第5実施例である半導体装置の製造工程の一部を表す断面模式図である。
この第5実施例と第4実施例との違いは、nチャネル型電界効果トランジスタ10のゲート電極152a、152bを構成する結晶粒は、基板1の鉛直方向に複数層の界面を有しているが、pチャネル型のゲート電極352を構成する結晶粒は層を形成していないこと、あるいは、nチャネル型のゲート電極152a、152bの平均結晶粒径は、pチャネル型のゲート電極352の平均結晶粒径よりも小さいことである。なお、この第5実施例においては、図1に示した第1実施例の応力制御膜19、39は無くても構わない。
なお、この第5実施例はnチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極152a、152b、352を用いることを述べたものである。その他の部分についてはこの第5実施例以外の構造や材料であっても構わない。
この第5実施例である半導体装置のゲート電極152a、152b、および352の製造工程は、例えば次のようになる。
(1)シリコン基板1の主面上に、浅溝素子分離2と、nチャネル型電界効果トランジスタ10の領域のpウェル11、pチャネル型電界効果トランジスタ30の領域のnウェル31を形成する(図19)。
(2)次に、ゲート絶縁膜14と、ゲート電極152aを形成する(図20)。
(3)続いて、pチャネル型電界効果トランジスタ側のゲート電極膜152aを除去し、ゲート電極152bを成膜する(図21)。
(4)次に、ゲート電極を加工し、nチャネル型電界効果トランジスタのゲート電極152a、152b、pチャネル型電界効果トランジスタのゲート電極352を形成し、サイドウォール16、36、ソース・ドレイン電極12、13、32、33、シリサイド17、18、37、38、層間絶縁膜3を形成する(図18)。
以下、この第5実施例の半導体装置の作用効果を説明する。
非晶質で形成したシリコンは、熱処理すると結晶粒の成長に伴い、引張応力が発生する。この結晶化応力は、結晶粒の成長により増大するので、結晶粒の粒径を小さくすることにより、結晶化応力を抑えることが出来る。
この第5実施例によれば、pチャネル型電界効果トランジスタの強い引張応力を発生するゲート電極352が用いられるので、チャネル部分の応力は圧縮応力となる。一方、nチャネル型電界効果トランジスタのゲート電極152a、152bは、二回にわたって成膜されるので、ゲート電極152a、152bの結晶粒の粒径は小さくなり、発生する応力は緩和され、チャネル部分の応力も低減される。その結果、pチャネル型電界効果トランジスタと、nチャネル型電界効果トランジスタの両方において、ドレイン電流が向上できるという効果が得られる。
なお、この第5実施例の半導体装置のゲート電極は、必ずしも二回に分けて成膜する必要はなく、二回以上で成膜しても構わない。あるいは、nチャネル型、pチャネル型のゲート電極を、nチャネル型は結晶粒が小さく、pチャネル型は結晶粒が大きくなるように、成膜条件等を変えて、それぞれ、別工程で形成しても良い。
また、この第5の実施例においては、第4実施例について述べたように、電界効果トランジスタ構造におけるゲート電極構造を、チャネル部分の応力を制御する手段として用いているので、新規に材料を導入する必要がなく、従来の製造プロセスで対応できるという効果が得られる。
次に、本発明の第6実施例を図22、図23及び図7を用いて説明する。
図22は、本発明の第6実施例である半導体装置の断面(図23のa―a’線に沿った断面)構造の模式図であり、図23は、浅溝素子分離(STI)とゲート電極までの距離が、nチャネル型電界効果トランジスタとpチャネル型電界効果トランジスタとで異なることを示す上面からみた模式図である。
なお、図23は、浅溝素子分離2、ゲート電極15、35、ソース・ドレインに接続する配線6、アクティブ領域5(トランジスタ形成領域)のみを示している。また、図7はチャネル部分の応力(ドレイン電流に平行でチャネル面内の応力)のSTI酸化起因応力依存性の解析結果を示すグラフである。
この第6実施例と第1実施例との違いは、nチャネル型電界効果トランジスタ10のゲート電極15から浅溝素子分離2までの距離(チャネルに平行な方向の距離)が、pチャネル型電界効果トランジスタ30のゲート電極35から浅溝素子分離2までの距離(チャネルに平行な方向の距離)よりも大きいことである。なお、この第6実施例においては、図1に示した第1実施例の応力制御膜19、39は無くても構わない。
なお、この第6実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、ゲート電極15から浅溝素子分離2までの距離と、ゲート電極35から浅溝素子分離2までの距離を用いることを述べたものである。その他の部分については、この第6実施例以外の構造や材料であっても構わない。
以下、この第6実施例の半導体装置の作用効果を説明する。
図7は、チャネル部分の応力(ドレイン電流に平行でチャネル面内の応力)のSTI酸化起因応力依存性の解析結果を示すグラフである。図7に示すように、STI酸化起因応力を低減した場合に、チャネル部分の高い圧縮応力は低下することが明らかになった。
STIはトランジスタ形成領域を囲むように形成され、トランジスタ同士の絶縁を図るものであるが、シリコン基板表面に浅い溝を掘って、その中をシリコン酸化膜を埋め込むものであるために、製造プロセスにおいて酸化プロセスがあると、シリコン酸化膜形成に伴う体積膨張が生じ、アクティブ領域に高い圧縮応力が生じる。
以上の結果、チャネル部分の応力はSTIの応力に強く依存することが明らかになった。
この第6実施例によれば、nチャネル型電界効果トランジスタのチャネル部分はSTIから距離をおいて形成され、逆に、pチャネル型電界効果トランジスのチャネル部分はSTIに近く形成される。このSTIによる圧縮応力は、STIから離れれば低減できるので、nチャネル型電界効果トランジスタのチャネル部分の応力は低減し、逆に、pチャネル型電界効果トランジスタのチャネル部分の応力は高い圧縮応力とすることができる。
その結果、nチャネル型、pチャネル型の両方のドレイン電流が向上できるという効果が得られる。このため、全体としての性能の向上を図ることができる。
また、この第6実施例によれば、レイアウト変更のみですむので、従来の製造工程をそのまま利用できるという効果が得られる。
なお、ゲート電極15、35の長辺方向のSTIまでの距離は、nチャネル型、pチャネル型の両方ともSTIからチャンネルまでの距離は大きい方がよい。より好ましくは、pチャネル型の方がnチャネル型より大きい方が望ましい。
また、この第6実施例の半導体装置はSTIからチャネルまでの距離が、nチャネル型とpチャネル型とで異なることを特徴にしているが、第6実施例以外にも、チャネルに平行な方向のSTIの溝幅が、nチャネル型電界効果トランジスタ側では広く、pチャネル型電界効果トランジスタ側では狭くすることにより同様の効果が得られる。
なお、この場合、チャネルに直角な方向のSTIの溝幅は、両電界効果トランジスタとも広い方が望ましい。
以上のように、本発明の第6実施例により、良好にドレイン電流を増加できる。また、本発明の第6実施例により、製造コストを低下可能な半導体装置を実現することができる。
次に、本発明の第7実施例を図26及び図27を用いて説明する。
図26は本発明の第7実施例である半導体装置の断面構造の模式図であり、図27は、電界効果トランジスタのチャネル部分の応力の、サイドウォール膜応力依存性の解析結果を示すグラフである。
この第7実施例と第1実施例との違いは、nチャネル型電界効果トランジスタ側のサイドウォール16の膜質が、pチャネル型電界効果トランジスタ側のサイドウォール36の膜質と異なる点である。
具体的には、nチャネル型電界効果トランジスタ側のサイドウォール16の膜応力が、pチャネル型電界効果トランジスタ側のサイドウォール36よりも引張応力側である点、つまり、サイドウォール16の引張応力が、サイドウォール36の引張応力より大である点である。これらサイドウォール16、36の主成分は窒化珪素であることが望ましいが、それ以外であっても構わない。
また、サイドウォール16、36は単層膜であることが望ましいが、窒化珪素と酸化シリコン等との積層構造であっても構わない。なお、第1実施例においては、応力制御膜19、39が形成されているが、図26に示した第7実施例においては、応力制御膜19、39は無くても構わない。
なお、この第7実施例は、nチャネル型電界効果トランジスタ、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール16、36を用いることを述べたものである。その他の部分についてはこの第7実施例以外の構造や材料であっても構わない。
以下、この第7実施例の半導体装置の作用効果を説明する。
図27に示した解析結果は、サイドウォール膜として窒化珪素を仮定して得られた結果である。図27から、サイドウォールの膜応力が引張応力側になるにつれ、チャネル部分の応力も引張応力側にシフトすることが分かる。
この第7実施例によれば、nチャネル型電界効果トランジスタのサイドウォール16には、膜応力が引張応力側の膜を用い、pチャネル型電界効果トランジスタのサイドウォール36には、膜応力が、nチャネル型の膜より、圧縮応力側の膜を用いることにより、nチャネル型、pチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
なお、膜応力の違いは、膜質(疎密)などによっても知ることができ、膜が緻密な膜ほど膜応力は圧縮側になる。
次に、本発明の第8実施例を図28及び図29を用いて説明する。
図28は、本発明の第8実施例である半導体装置の断面構造の模式図であり、図29は、電界効果トランジスタのチャネル部分の応力の、サイドウォール材料依存性の解析結果を示すグラフである。
この第8実施例と第1実施例との違いは、応力制御膜9が、第1実施例のようにnチャネル型電界効果トランジスタ側とpチャネル型電界効果トランジスタ側とで膜応力の違いを持たない。
そして、この第8実施例においては、応力制御膜9の膜応力が引張応力の場合は、サイドウォール16の平均的なヤング率はサイドウォール36の平均的なヤング率より大きく、例えば、サイドウォール16は主として窒化珪素からなり、サイドウォール36は主として酸化シリコンからなる。
一方、応力制御膜9の膜応力が圧縮応力の場合には、サイドウォール16の平均的なヤング率はサイドウォール36の平均的なヤング率より小さく、例えば、サイドウォール16は主として酸化シリコンからなり、サイドウォール36は主として窒化珪素からなる。
なお、サイドウォール16、36は複数の材料からなる積層構造であっても構わない。また、この第8実施例は、ゲート電極やサイドウォールを上面から覆う膜の応力が、サイドウォールのヤング率(硬さ)により、チャネル部分に伝達される現象やされない現象を利用したものである。
したがって、ゲート電極やサイドウォールを覆う膜が重要であり、応力制御膜9は無くても構わない。ただし、層間絶縁膜3の応力がサイドウォール16、36に作用する場合もあるので、応力制御膜9が無い場合であって、層間絶縁膜3の応力が引張応力のときには、サイドウォール16のヤング率をサイドウォール36のヤング率より大とし、層間絶縁膜3の応力が圧縮応力のときには、サイドウォール16のヤング率をサイドウォール36のヤング率より小とする。
なお、この第8実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、サイドウォール16、36を用い、さらに、ゲート電極やサイドウォールを上面から覆う膜を用いることを述べたものである。このため、その他の部分については、この第8実施例以外の構造や材料であっても構わない。
次に、この第8実施例である半導体装置の作用効果を説明する。
図29は、チャネル部の応力のサイドウォール材料依存性の解析結果を示すグラフである。ただし、この図29に示す結果は、サイドウォール材料として、ヤング率の低い材料には酸化シリコン、ヤング率の高い材料には窒化珪素を仮定して計算して得られた結果である。
図29に示すように、サイドウォール材料が酸化シリコンの場合と窒化珪素との場合とで比較すると、応力制御膜9が引張応力の場合は窒化珪素の場合の方が引張応力側に大となり、応力制御膜9が圧縮応力の場合は酸化シリコンの方が引張応力側に大となる。
この第8実施例によれば、応力制御膜9が引張応力の場合には、nチャネル型電界効果トランジスタのサイドウォール16には窒化珪素が用いられ、pチャネル型電界効果トランジスタのサイドウォール36には酸化シリコンが用いられる。
上述とは逆に、応力制御膜9が圧縮応力の場合には、nチャネル型電界効果トランジスタのサイドウォール16には酸化シリコンが用いられ、pチャネル型電界効果トランジスタのサイドウォール36には窒化珪素が用いられる。
したがって、nチャネル型、pチャネル型電界効果トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。
なお、膜のヤング率は、微小押し込み試験などによっても測定することが可能である。
次に、本発明の第9実施例を図30を用いて説明する。
図30は本発明の第9実施例である半導体装置の断面構造の模式図である。
この第11実施例は、応力制御膜19の膜応力が引張応力で、応力制御膜39の膜応力が圧縮応力である場合に、サイドウォール16の膜応力が引張応力、サイドウォール36の膜応力が圧縮応力となる組み合わせであることを特徴としている。
なお、応力制御膜19、39は主として窒化珪素からなる膜であることが好ましいが、それ以外であっても構わない。
また、サイドウォール16、36は、主として窒化珪素からなる膜であることが好ましいが、酸化シリコン等との積層構造や、それ以外の材料であっても構わない。
さらに、この第9実施例は、nチャネル型、pチャネル型電界効果トランジスタのチャネル部分の応力を制御する手段として、応力制御膜19、39及びサイドウォール16、36を用いる例である。このため、その他の部分についてはこの第9実施例以外の構造や材料であっても構わない。
次に、この第9本実施例のである半導体装置の作用効果を説明する。
本発明の第9実施例によれば、第1実施例について説明したように、応力制御膜19は引張応力、応力制御膜39は圧縮応力であることから、nチャネル型、pチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
さらに、この第9実施例によれば、第8実施例について説明したように、サイドウォールをヤング率の高い材料、例えば窒化珪素にすることにより、nチャネル型、pチャネル型電界効果トランジスタの両方のドレイン電流を、より向上することができる。
また、この第9実施例によれば、第7実施例について説明したように、サイドウォール16は引張応力、サイドウォール36は圧縮応力とすることにより、一層、nチャネル型、pチャネル型電界効果トランジスタの両方のドレイン電流を向上することができる。
また、応力制御膜19とサイドウォール16とは同一の成膜条件で成膜でき、さらに、応力制御膜39とサイドウォール36とも同一の成膜条件で成膜することができるので、製造プロセスの簡略化が図れるという効果が得られる。
なお、上述した例については、図31の例を除き、コンタクトプラグを省略して示したが、nチャンネル型電界効果トランジスタ側に形成されるコンタクトプラグの形状と、pチャンネル型電界効果トランジスタ側に形成されるコンタクプラグの形状とを変えることにより、nチャンネル型とpチャンネル型とで作用する応力を変化させることも可能である。
次に、本発明の第10実施例を図2と、図32から図35を用いて説明する。本実施例は、第2実施例において、応力制御膜9が引張応力の膜応力を持つ場合についての、チャネルに直角方向も考慮した、実際のデバイス回路適用例である。図2はnチャネル型及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図32は本発明を適用した2NAND回路を示す電気回路図、図33、34は本発明の半導体装置の平面レイアウトの模式図(図33は図34の一部分(Xで示した枠内近傍)を拡大した模式図)、図35は、図33の平面レイアウトのAからDまでの断面構造を示した模式図である。
本発明を適用した電気回路は、図32に示すように、2つのpチャネル型電界効果トランジスタP1、P2と、2つのnチャネル型電界効果トランジスタN1、N2からなる2NAND回路である。これらのトランジスタN1、N2、P1、P2は、それぞれ、図33に示すトランジスタN1、N2、P1、P2に対応する。
1つの2NAND回路は、図33において、ゲート電極FGを共有するpチャネル型電界効果トランジスタP1とnチャネル型電界効果トランジスタN2、そして同様にP2とN1と、それぞれのトランジスタの電気的な接続を図るための、コンタクトプラグCONT、や配線MLによって構成される。ここで、前記pチャネル型電界効果トランジスタP1、P2は一つのアクティブACT1上に、nチャネル型電界効果トランジスタN1、N2は一つのアクティブACT2上に形成される。
本実施例の半導体装置は、2NAND回路を複数個、連続して並べた繰り返しパターンである。すなわち、図34に示すように、pチャネル型電界効果トランジスタP1、P2と、nチャネル型電界効果トランジスタN1、N2を複数個、繰り返し並べた、nチャネル型電界効果トランジスタが連続した領域NMと、pチャネル型電界効果トランジスタが連続した領域PMにより構成される。
ここで、本実施例においては、第2実施例に述べた応力制御膜が、引張応力の膜応力であり、nチャネル型、pチャネル型電界効果トランジスタの形成部分、それぞれに、図33、34に示す平面パターンで形成される。すなわち、回路レイアウト全面を被覆する応力制御膜のうち,pチャネル型電界効果トランジスタのドレイン電流が流れる方向の応力制御膜が、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上において不連続となっていることを特徴としている(応力制御膜209は、図33に示すトランジスタ回路において、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド上以外の部分、トランジスタのゲート電極長手方向や、nチャネル型電界効果トランジスタの連続方向には、応力制御膜は他の素子上まで連続して形成される。)
これを巨視的に見ると、図34のように、pチャネル型電界効果トランジスタが多数形成される領域PMにおいて、応力制御膜209にはスリット(膜が不連続となっている部分)が形成されている。
図33の平面レイアウト図における断面構造A〜Dについての模式図を図35に示す。第2実施例と同様に、本実施例の半導体装置は、シリコン基板201の主面に形成した、nチャネル型電界効果トランジスタ210と、pチャネル型電界効果トランジスタ230と、それらのトランジスタの上面に形成された応力制御膜209で構成される。
nチャネル型電界効果トランジスタは、p型ウェル211に形成されたn型のソース・ドレイン(212、213)と、ゲート絶縁膜214、ゲート電極215で構成され、ゲート電極215の上面、およびソース・ドレイン(212、213)の上面には、シリサイド217、218が形成される。また、Pチャネル型電界効果トランジスタは、n型ウェル231に形成されたp型ソース・ドレイン(232、233)と、ゲート絶縁膜34、ゲート電極35で構成され、ゲート電極235の上面、およびソース・ドレイン(232、233)の上面には、シリサイド237、238が形成される。また、ゲート絶縁膜214、234とゲート電極215、235、シリサイド217、218、237、238の側壁にはサイドウォール216、236が形成される。これらのトランジスタは、浅溝素子分離202によって、他のトランジスタとの絶縁がなされる。
nチャネル型、pチャネル型電界効果トランジスタの上面には、応力制御膜209が形成され、さらにその上面は、コンタクトプラグ207により電気的な接続がされた配線223と、層間絶縁膜203が形成される。
応力制御膜209は、その膜応力が引張応力となる、第1実施例に述べた材料や成膜方法が用いられ、pチャネル型電界効果トランジスタのソース・ドレインを横切る断面(図34のA−B断面、図35(a))においては、浅溝素子分離において不連続に形成され、浅溝素子分離、例えば202aを挟んで隣接するトランジスタどうしで応力制御膜が不連続となる。一方、nチャネル型電界効果トランジスタを横切る断面(図34のC−D断面、図35(c))においては、隣接するトランジスタどうしで応力制御膜は連続となる。すなわち、浅溝素子分離上、例えば、202d、202e上で応力制御膜は連続である。
また、図34のB−C断面や、図35(b)に示すように、nチャネル型、pチャネル型電界効果トランジスタのゲート電極長手方向の浅溝素子分離上、例えば202c上にも応力制御膜209は形成され、ゲート電極長手方向のトランジスタ上、もしくは他の素子上の応力制御膜と連続となる。
なお、本実施例に示した2NAND回路は、本発明を実際の電気回路レイアウトに適用した例の一つである。平面レイアウトは、本実施例以外のものであっても構わないし、適用する電気回路は、例えば、AND回路、NOR回路、OR回路、入出力バッファ回路であっても構わない。また、応力制御膜以外の構造や材料、製造方法については、本実施例以外であっても構わない。
以下、本実施例の作用効果について説明する。第2実施例に述べたように、電界効果トランジスタのチャネル部分の応力は、応力制御膜9の領域の広さにより制御することができる。第2実施例の図14は、主として、チャネルに平行方向の応力をnチャネル型、pチャネル型電界効果トランジスタで適正化するものである。
ところが、図2に示したように、nチャネル型、pチャネル型電界効果トランジスタのドレイン電流は、チャネルに平行方向の応力だけではなく、チャネルに直角方向の応力によっても大きく変化し、チャネルに直角方向の引張応力100MPaあたり、nチャネル型電界効果トランジスタは約2%増加、pチャネル型電界効果トランジスタは約7%減少する。
実際のデバイス回路においては、膜は平面的に形成されるため、トランジスタのチャネル部分には、2軸の応力、すなわち、チャネルに平行方向と直角方向の応力が作用する。膜応力が引張応力である応力制御膜を、回路全面に一様に成膜した場合には、トランジスタのチャネル部分には平行方向、直角方向ともに、引張応力が作用する。
nチャネル型電界効果トランジスタについては、チャネルに平行、直角方向ともに引張応力は、ドレイン電流を増加させることになるので、特性の向上が期待できる。
ところが、pチャネル型電界効果トランジスタは、チャネルに平行方向の引張応力はドレイン電流を減少させるので、この引張応力を低減させる必要がある。しかし、チャネルに直角方向についてはドレイン電流を増加させることができるので、これを有効に活用したい。
そこで、本実施例の半導体装置によれば、回路全面に被覆した応力制御膜のうち、pチャネル型電界効果トランジスタのチャネルに平行方向について、応力制御膜を除去することによって、pチャネル型電界効果トランジスタのチャネルに平行方向の引張応力を低減させることができる。それ以外の方向、nチャネル型電界効果トランジスタのチャネルに平行方向や、nチャネル型、pチャネル型電界効果トランジスタのチャネルに直角方向については、引張応力を作用させることができる。
したがって、nチャネル型、pチャネル型電界効果トランジスタともに、チャネル面内の2軸方向の応力制御がなされるので、nチャネル型、pチャネル型ともにドレイン電流が増加できるという効果が得られる。
ところで、応力制御膜の材料としては、第1実施例で窒化珪素を一つの例に挙げた。これにより、応力制御膜は、主として酸化シリコンからなる層間絶縁膜にコンタクトホールを開けるための、自己整合コンタクト用の膜としても用いることができる。
本実施例の半導体装置は、pチャネル型電界効果トランジスタのアクティブに挟まれたフィールド領域上のみ応力制御膜を除去している。つまり、pチャネル型電界効果トランジスタのソース・ドレインにコンタクトプラグを接続する部分については、応力制御膜を形成してあるので、これを自己整合コンタクト用の膜として利用ができるという効果が得られる。
また、本実施例に述べた応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。すなわち、応力制御膜209を、一様に成膜した後、自己整合コンタクト孔形成プロセスと同時に、応力制御膜加工プロセス(浅溝素子分離202cや202b上の応力制御膜の除去)を行うことができる。その後の加工は、従来の自己整合コンタクトを行うプロセスを続ければ良い。このように、本実施例によれば、従来のプロセスを、マスクレイアウトを変更するだけで、使用することができるので、製造コストに優れた半導体装置が得られるという効果が得られる。
なお、pチャネル型電界効果トランジスタのチャネルに平行方向に与える引張応力はできるだけ小さい方が良い。したがって、pチャネル型電界効果トランジスタ側の応力制御膜はコンタクトホール形成領域、すならち、自己整合コンタクトとして利用する部分のみに形成されるのが望ましい。
なお、応力制御膜のスリットの部分は、必ずしも完全に膜がない状態である必要はない。若干、薄い膜が形成されていても構わない。
また、他の形態としては、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣合う第二のpチャネル型電界効果トランジスタとの間に位置する領域(例えばフィールド領域)及び、前記第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタとの間に位置する領域(例えばフィールド領域)に、前記第一のpチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
或いは、第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに隣接する第二のpチャネル型電界効果トランジスタとの間に位置する領域(例えばフィールド領域)及び、前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタと前記第一のnチャネル型電界効果トランジスタに隣接し前記第二のpチャネル型電界効果トランジスタに対応する第二のnチャネル型電界効果トランジスタとの間の領域(例えばフィールド領域)には、前記第一のnチャネル型電界効果トランジスタ上に形成される前記応力緩和層より薄いの厚さの前記応力緩和層が形成されるか、或いは前記応力緩和層を非設置とすることも考えられる。
前記第一のpチャネル型電界効果トランジスタと前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタとの間に位置する領域(例えばフィールド領域)に、前記第一のpチャネル型電界効果半導体の上に形成される前記応力制御膜の厚さより薄い前記応力制御膜が形成されるか、或いは前記応力制御膜を非設置にすることもできる。
なお、その際に併せて、前記第一のpチャネル型電界効果トランジスタに対応する第一のnチャネル型電界効果トランジスタの配置の配置されたアクティブ領域の周囲に形成されるフィールド領域に位置する前記応力制御膜の厚さよりも薄いか、非設置になるようになっているようにしてもよい。
次に、本発明の第11実施例を図2と、図36から図38を用いて説明する。本実施例は、第2実施例において、応力制御膜9が圧縮応力の膜応力を持つ場合についての、チャネルに直角方向の応力も考慮した、実際のデバイス回路適用例である。図2はnチャネル型及びpチャネル型電界効果トランジスタのドレイン電流の応力依存性の実験結果を示す図、図36、37は本発明の半導体装置の平面レイアウトの模式図(図36は図37の一部分(Xで示した枠内近傍)を拡大した模式図)、図38は、図36の平面レイアウトのAからDまでの断面構造を示した模式図である。
本実施例と第10実施例との違いは、応力制御膜209の膜応力が圧縮応力であるという点と、応力制御膜209の形成する領域が異なるという点である。
すなわち、本実施例の半導体装置は、図36や図37の平面レイアウト模式図、また、図38の断面構造模式図に示すように、回路レイアウト全面を被覆する応力制御膜のうち,pチャネル型電界効果トランジスタのアクティブに隣接する、ドレイン電流に直角方向のフィールド領域(浅溝素子分離)上と、nチャネル型電界効果トランジスタのアクティブ領域を囲むフィールド領域上で、膜形成されていないことを特徴としている。(応力制御膜209は、pチャネル型電界効果トランジスタの繰り返し方向(チャネルに平行方向)には、隣り合う素子上まで連続して形成され、nチャネル型電界効果トランジスタ側は、応力制御膜の形成はアクティブ上のみであることを特徴としている。)
なお、応力制御膜以外のトランジスタや、配線ML、コンタクトプラグCONTの配置については第10実施例に述べたものと同じである。
以下、本実施例の作用効果について説明する。第10実施例の場合とは逆に、応力制御膜が圧縮応力の場合には、チャネル部分にはチャネルに直角、平行方向に圧縮側の応力が発生する。第2実施例の図14で説明したようにチャネルに平行方向については、nチャネル型電界効果トランジスタ側は不連続に、pチャネル型電界効果トランジスタ側は連続に応力制御膜209を形成すれば良い。
一方、チャネルに直角方向については、圧縮応力によって、nチャネル型、pチャネル型電界効果トランジスタともに、ドレイン電流は減少してしまう。
ところで、第10実施例で述べたように、応力制御膜209はコンタクトプラグCONT、207を作るための自己整合コンタクト用の膜としても利用することが出来る。
そこで、本実施例の半導体装置は、pチャネル型電界効果トランジスタのチャネルに平行方向は、図38(a)のように、応力制御膜209は、浅溝素子分離上、例えば202f、202g上も形成し、隣接するトランジスタ上の応力制御膜と連続させることにより、よりチャネル部分に作用する応力制御膜の領域を広くとっている。一方、チャネルに直角方向は、図38(b)のように、応力制御膜209は、浅溝素子分離202h上には形成せず、チャネルに直角方向に作用する応力制御膜の領域を最小限にとどめている。したがって、pチャネル型電界効果トランジスタのチャネル部分には、チャネルに平行方向には圧縮方向の応力を作用させ、直角方向については、圧縮応力の作用を抑えることになるので、その結果、ドレイン電流が増加できるという効果が得られる。
nチャネル型電界効果トランジスタについては、圧縮応力の応力制御膜はドレイン電流を減少させる方向に作用するので、応力制御膜209は形成しなくても良い。
ただし、応力制御膜を自己整合コンタクト用の膜としても用いる場合には、本実施例のように、応力制御膜209をnチャネル型電界効果トランジスタ側にも形成する。この時、応力制御膜の形成領域は、コンタクトプラグCONT、207を作るのに必要な部分だけ形成すれば良く、図38(c)に示したように、浅溝素子分離上、例えば202i、202j上には形成しないのが望ましい。より好ましくは、1つのアクティブ上に形成された、2つのトランジスタN1、N2の、コンタクトプラグCONT、207が形成されない側の拡散層、例えば212a上の応力制御膜や、サイドウォール、例えば216a、216bに隣接する応力制御膜については、形成しない方が望ましい。以上により、nチャネル型電界効果トランジスタ側に形成した応力制御膜209は、ドレイン電流の減少を最低限に抑えつつ、自己整合コンタクト用の膜として用いることが出来るという効果が得られる。なお、nチャネル型電界効果トランジスタ側の応力制御膜の膜厚は第1実施例に述べたように、薄い方が望ましい。
また、本実施例の半導体装置は、第10実施例と同様に、応力制御膜の加工は、自己整合コンタクト孔の形成と同じ工程で行うことができるので、マスクは自己整合コンタクトと共有することができる。したがって、製造コストに優れた半導体装置が得られるという効果が得られる。
なお、本実施例の半導体装置は、チャネルに直角方向の応力も制御する方法を、実際の2NAND回路を用いて説明した実施例の一つである。適用する回路については本実施例に限定されるものでは無い。
次に、本発明の第12実施例を図35(a)と、図39から図43を用いて説明する。本実施例は、第10実施例の製造方法を、第10実施例の代表的な断面構造である図35(a)を用いて説明したものである。第11実施例についても同様な方法で製造することができる。
本実施例の製造方法は以下の通りである。
(1)シリコン基板201上に電界効果トランジスタ230、シリサイド218、217等を形成し、応力制御膜209を上面全面に形成する。(図39)
(2)応力制御膜209の上面に、応力制御膜209を加工するマスク204を形成する。マスクパターンは、応力制御のための加工とコンタクトプラグ207形成のための加工の両方を兼ねるようにする。(図40)
(3)応力制御膜209をエッチングにより、加工する。(図41)
(4)層間絶縁膜203を形成し、コンタクトプラグ207の形成部分のみに孔を開ける。(図42)
(5)コンタクトプラグ207を形成する。(図43)
(6)上層の配線223、層間絶縁膜220等を形成する。(図35(a))
本実施例によれば、応力制御膜209の応力制御の加工プロセスと、コンタクトプラグ形成のための自己整合コンタクトのプロセスが、同じマスクを用いて、同時に行うことができる。したがって、製造コストに優れた信頼性の高い半導体装置が得られるという効果が得られる。
なお、本実施例に示した製造方法は、第10実施例を製造する方法の一例に過ぎない。第10実施例、および第11実施例の製造方法は、本実施例以外であっても構わない。