JP2667282B2 - 半導体装置及びその配線形成方法 - Google Patents
半導体装置及びその配線形成方法Info
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、MOS（Metal Oxide Semiconductor）電
界効果トランジスタ（以下、MOSFETと略称することもあ
る。）を多数有する半導体装置と、この半導体装置に備
わる配線（ゲート電極等の電極も含む。）を形成する際
に用いて好適な配線形成方法とに関するものである。
界効果トランジスタ（以下、MOSFETと略称することもあ
る。）を多数有する半導体装置と、この半導体装置に備
わる配線（ゲート電極等の電極も含む。）を形成する際
に用いて好適な配線形成方法とに関するものである。
（従来の技術） 従来から、ｎチャネルMOSFET（以下、nMOSFETと称す
る。）及びｐチャネルMOSFET（以下、pMOSFETと称す
る。）を同一基板上に形成し相補的に用いるCMOS（Comp
lementaryMOS）半導体装置が、低消費電力であること等
の点から、広く用いられている。
る。）及びｐチャネルMOSFET（以下、pMOSFETと称す
る。）を同一基板上に形成し相補的に用いるCMOS（Comp
lementaryMOS）半導体装置が、低消費電力であること等
の点から、広く用いられている。
このようなCMOS装置の標準的な構成においては、pMOS
FET及びnMOSFET各々のゲート電極は、n+ポリシリコンで
共に構成される（例えば、文献（「VLSIテクノロジー
入門」平凡社（1986.9.1））。これは、比較的容易なプ
ロセスで低抵抗なゲート電極が得られること及び可動イ
オンをポリシリコン中に容易にゲッタリング出来ること
等の理由からであった。そして、ｐ及びnMOSFET各々の
ゲート電極をn+ポリシリコンで構成した上述のようなCM
OS半導体装置においては、nMOSFETは表面チャネル型と
なり、また、pMOSFETは、そのしきい値電圧Vtを所望の
値例えば−0.7V程度に設定しようとするチャネル部をｐ
型に反転させる必要があることからチャネルがゲート電
極下の深い位置に形成されるため、いわゆる埋め込みチ
ャネル型となる。
FET及びnMOSFET各々のゲート電極は、n+ポリシリコンで
共に構成される（例えば、文献（「VLSIテクノロジー
入門」平凡社（1986.9.1））。これは、比較的容易なプ
ロセスで低抵抗なゲート電極が得られること及び可動イ
オンをポリシリコン中に容易にゲッタリング出来ること
等の理由からであった。そして、ｐ及びnMOSFET各々の
ゲート電極をn+ポリシリコンで構成した上述のようなCM
OS半導体装置においては、nMOSFETは表面チャネル型と
なり、また、pMOSFETは、そのしきい値電圧Vtを所望の
値例えば−0.7V程度に設定しようとするチャネル部をｐ
型に反転させる必要があることからチャネルがゲート電
極下の深い位置に形成されるため、いわゆる埋め込みチ
ャネル型となる。
しかし、上述のようにpMOSFETが埋め込みチャネル型
となっているCMOS半導体装置では、その高集積化に伴い
各MOSFETが微細なものとされると、pMOSFETにおいてパ
ンチスルーが生じ易くなる等のいわゆる短チャネル効果
が著しくなってしまう。従って、CMOS半導体装置の高集
積化を進めるうえでpMOSFETがネックとなってしまうと
いう問題があった。
となっているCMOS半導体装置では、その高集積化に伴い
各MOSFETが微細なものとされると、pMOSFETにおいてパ
ンチスルーが生じ易くなる等のいわゆる短チャネル効果
が著しくなってしまう。従って、CMOS半導体装置の高集
積化を進めるうえでpMOSFETがネックとなってしまうと
いう問題があった。
そこで、nMOSFETのゲート電極はn+ポリシリコンのま
まとし、pMOSFETのゲート電極をp+ポリシリコンで構成
することにより、ｐ及びnMOSFET共に表面チャネル型と
した構成のCMOS半導体装置（以下、異極性ゲートを有す
るCMOS半導体装置と称することもある。）に関する研究
が従来からなされていた（例えば、文献：アイイーデ
ィーエム（IEDM）（1987）p.367〜370）。そして、この
文献によれば、このCMOS半導体装置は、以下のように
製造されていた。第８図（Ａ）〜（Ｃ）は、その説明に
供する図であり文献に掲載の工程図の一部を引用した
ものである。
まとし、pMOSFETのゲート電極をp+ポリシリコンで構成
することにより、ｐ及びnMOSFET共に表面チャネル型と
した構成のCMOS半導体装置（以下、異極性ゲートを有す
るCMOS半導体装置と称することもある。）に関する研究
が従来からなされていた（例えば、文献：アイイーデ
ィーエム（IEDM）（1987）p.367〜370）。そして、この
文献によれば、このCMOS半導体装置は、以下のように
製造されていた。第８図（Ａ）〜（Ｃ）は、その説明に
供する図であり文献に掲載の工程図の一部を引用した
ものである。
先ず、第８図（Ａ）に示すように、ｐ型シリコン基板
11上にＮウエル13が公知の方法により形成され、次に、
素子分離のためにLOCOS（Local Oxidation of Silic
on）法によりフィールド酸化膜15が形成され、次に、例
えば熱酸化等のような公知の方法によりゲート酸化膜17
が形成される（第８図（Ａ））。
11上にＮウエル13が公知の方法により形成され、次に、
素子分離のためにLOCOS（Local Oxidation of Silic
on）法によりフィールド酸化膜15が形成され、次に、例
えば熱酸化等のような公知の方法によりゲート酸化膜17
が形成される（第８図（Ａ））。
次に、公知の成膜技術によりｐ型シリコン基板11上に
ノンドープのポリシリコン（図示を省略）が形成され、
その後、公知のフォトリソグラフィ技術及びエッチング
技術によりこのポリシリコンがパターニングされ、nMOS
FETのゲート電極19とpMOSFETのゲート電極21とが同時に
形成される（第８図（Ｂ））。
ノンドープのポリシリコン（図示を省略）が形成され、
その後、公知のフォトリソグラフィ技術及びエッチング
技術によりこのポリシリコンがパターニングされ、nMOS
FETのゲート電極19とpMOSFETのゲート電極21とが同時に
形成される（第８図（Ｂ））。
次に、第８図（Ｂ）に示すように、nMOSFET形成予定
領域に対し選択的にｎ型不純物としての例えばAs+がイ
オン注入される。これによりゲート電極19への不純物ド
ーピングと、nMOSFET側のソース・ドレイン領域23の形
成とが同時になされる。
領域に対し選択的にｎ型不純物としての例えばAs+がイ
オン注入される。これによりゲート電極19への不純物ド
ーピングと、nMOSFET側のソース・ドレイン領域23の形
成とが同時になされる。
次に、今度は、第８図（Ｃ）に示すように、pMOSFET
形成予定領域に対し選択的にｐ型不純物としての例えば
BF2 +がイオン注入される。これによりゲート電極21への
不純物ドーピングと、pMOSFET側のソース・ドレイン領
域25の形成とが同時になされる。この結果、異極性ゲー
トを有するCMOS装置の主要部が得られる。
形成予定領域に対し選択的にｐ型不純物としての例えば
BF2 +がイオン注入される。これによりゲート電極21への
不純物ドーピングと、pMOSFET側のソース・ドレイン領
域25の形成とが同時になされる。この結果、異極性ゲー
トを有するCMOS装置の主要部が得られる。
上述のような異極性ゲートを有するCMOS半導体装置に
よれば、pMOSFETのしきい値電圧Vtを合わせ込む場合、
チャネル部はnMOSFET同様に基板の導電型と同じ導電型
と出来然もその濃度を高く設定して行うことが出来るの
でドレインからの空乏層の拡がりを抑制出来る。このた
め、パンチスルーが生じにくくなる。その詳細な解析
は、例えば文献（アイ イー イー イー（IEEE）,V
ol.ED−32,No.3,p.584（1985））になされている。
よれば、pMOSFETのしきい値電圧Vtを合わせ込む場合、
チャネル部はnMOSFET同様に基板の導電型と同じ導電型
と出来然もその濃度を高く設定して行うことが出来るの
でドレインからの空乏層の拡がりを抑制出来る。このた
め、パンチスルーが生じにくくなる。その詳細な解析
は、例えば文献（アイ イー イー イー（IEEE）,V
ol.ED−32,No.3,p.584（1985））になされている。
また、上述の異極性ゲート構造とは別に或いはこれに
加えて、MOSFET個々の構造を工夫をすることで、短チャ
ネル効果を抑制しようとすることも従来からなされてい
た。
加えて、MOSFET個々の構造を工夫をすることで、短チャ
ネル効果を抑制しようとすることも従来からなされてい
た。
その一例としてオフセット構造を有するMOSFETがあっ
た。第９図（Ａ）はこのMOSFETのゲート長方向に沿った
方向で切った概略的な断面図である。
た。第９図（Ａ）はこのMOSFETのゲート長方向に沿った
方向で切った概略的な断面図である。
第９図（Ａ）において、31はシリコン基板、33はソー
ス・ドレイン領域、35はゲート酸化膜、37はゲート電
極、39はゲート電極37の側面に設けたサイドウォールで
ある。オフセット構造を有するMOSFETにおいては、ソー
スドレイン領域33は、サイドウォール39形成後のイオン
注入によって形成される。このため、実効的なゲート長
l1は、サイドウォールを有していない通常のMOSFET（第
９図（Ｂ）参照）のゲート長l2に比べ長く出来るので、
その分、短チャネル効果を抑制出来た。
ス・ドレイン領域、35はゲート酸化膜、37はゲート電
極、39はゲート電極37の側面に設けたサイドウォールで
ある。オフセット構造を有するMOSFETにおいては、ソー
スドレイン領域33は、サイドウォール39形成後のイオン
注入によって形成される。このため、実効的なゲート長
l1は、サイドウォールを有していない通常のMOSFET（第
９図（Ｂ）参照）のゲート長l2に比べ長く出来るので、
その分、短チャネル効果を抑制出来た。
また、他の例としてLDD（Lightly Doped Drain）構
造を有するMOSFETがあった。第10図はこのMOSFETのゲー
ト長方向に沿って切った概略的な断面図である。
造を有するMOSFETがあった。第10図はこのMOSFETのゲー
ト長方向に沿って切った概略的な断面図である。
第10図において、31〜39は、第９図を用いて説明した
ものと同じものである。また、41はソース・ドレイン領
域33の導電型と同じ導電型の不純物層であって不純物濃
度がソース・ドレイン領域33のそれより低くされている
不純物層（以下、低濃度不純物層41と称する。）であ
る。このMOSFETにおいては、サイドウォール39形成前に
ゲート電極37をマスクとしたイオン注入によって低濃度
不純物層41が形成され、その後、サイドウォール39が形
成され、その後、ソース・ドレイン領域33が形成され
る。このLDD構造によれば電界緩和が図れるので、短チ
ャネル効果と並び微細化の際に問題となるホットキャリ
ア効果を抑制出来た。
ものと同じものである。また、41はソース・ドレイン領
域33の導電型と同じ導電型の不純物層であって不純物濃
度がソース・ドレイン領域33のそれより低くされている
不純物層（以下、低濃度不純物層41と称する。）であ
る。このMOSFETにおいては、サイドウォール39形成前に
ゲート電極37をマスクとしたイオン注入によって低濃度
不純物層41が形成され、その後、サイドウォール39が形
成され、その後、ソース・ドレイン領域33が形成され
る。このLDD構造によれば電界緩和が図れるので、短チ
ャネル効果と並び微細化の際に問題となるホットキャリ
ア効果を抑制出来た。
（発明が解決しようとする課題） しかしながら、異極性ゲート電極を有するCMOS半導体
装置の場合、ゲート電極は、該当する導電型のポリシリ
コン電極上に金属シリサイドが積層されたいわゆるポリ
サイド構造とされる。その理由は、ｐ及びnMOSFETのゲ
ート電極同士を接続しただけではその接続部にpn接合が
出来てしまいCMOS回路が形成出来ないためこれを金属シ
リサイドによって補うためであり、また、ゲート電極の
抵抗を金属シリサイドによって下げるためである。
装置の場合、ゲート電極は、該当する導電型のポリシリ
コン電極上に金属シリサイドが積層されたいわゆるポリ
サイド構造とされる。その理由は、ｐ及びnMOSFETのゲ
ート電極同士を接続しただけではその接続部にpn接合が
出来てしまいCMOS回路が形成出来ないためこれを金属シ
リサイドによって補うためであり、また、ゲート電極の
抵抗を金属シリサイドによって下げるためである。
しかし、異極性ゲート電極を有するCMOS半導体装置に
おいてゲート電極をポリサイド構造とした場合、製造工
程中で行われる種々の熱処理工程において、一方の導電
型のポリシリコンゲート電極中のドーパントが他方の導
電型のポリシリコンゲート電極中へ、金属シリサイドを
介し拡散するという問題点が生じてしまう。このような
不純物の拡散は、ゲート電極とされているポリシリコン
中の不純物濃度を変化させるのでポリシリコンの仕事関
数を変え、しきい値電圧Vtを大幅にずらす等信頼性上好
ましくない結果を招いてしまう。異極性ゲート電極間の
金属シリサイドを介しての不純物拡散に起因するしきい
値Vtのシフトについては、例えば文献（アイイーディエ
ム テクニカル ダイジェスト（IEDM Technical Dig
est）,p.252（1986））に開示されているが、これにつ
き第11図（Ａ）及び（Ｂ）を参照して簡単に説明する。
ここで、第11図（Ａ）は、異極性ゲートを有するCMOSイ
ンバータの構成を概略的に示した平面図、第11図（Ｂ）
は第11図（Ａ）のＩ−Ｉ線に沿ってこのCMOSインバータ
を切って示した断面図である。いずれの図も、中間絶縁
膜等は省略してある。また、これら図において、51はｐ
型シリコン基板、53はＮウエル領域、55はフィールド酸
化膜、57aはpMOSFET側のゲート酸化膜、57bはnMOSFET側
のゲート酸化膜、59はpMOSFETのゲート電極でありこの
場合p+ポリシリコン、61はnMOSFETのゲート電極であり
この場合n+ポリシリコン、63は両ゲート電極59,61の接
続部、65は金属シリサイド例えばWSiである。さらに、
特に第11図（Ａ）において、67,69はｐ又はnMOSFETのア
クティブ領域、71a,71bはpMOSFETのソース・ドレインコ
ンタクト、73a,73bはnMOSFETのソースドレインコンタク
ト、75は電源5Vと接続される配線、77は当該CMOSインバ
ータの出力部となる配線、79は接地配線、81は各MOSFET
のソース・ドレイン領域である。
おいてゲート電極をポリサイド構造とした場合、製造工
程中で行われる種々の熱処理工程において、一方の導電
型のポリシリコンゲート電極中のドーパントが他方の導
電型のポリシリコンゲート電極中へ、金属シリサイドを
介し拡散するという問題点が生じてしまう。このような
不純物の拡散は、ゲート電極とされているポリシリコン
中の不純物濃度を変化させるのでポリシリコンの仕事関
数を変え、しきい値電圧Vtを大幅にずらす等信頼性上好
ましくない結果を招いてしまう。異極性ゲート電極間の
金属シリサイドを介しての不純物拡散に起因するしきい
値Vtのシフトについては、例えば文献（アイイーディエ
ム テクニカル ダイジェスト（IEDM Technical Dig
est）,p.252（1986））に開示されているが、これにつ
き第11図（Ａ）及び（Ｂ）を参照して簡単に説明する。
ここで、第11図（Ａ）は、異極性ゲートを有するCMOSイ
ンバータの構成を概略的に示した平面図、第11図（Ｂ）
は第11図（Ａ）のＩ−Ｉ線に沿ってこのCMOSインバータ
を切って示した断面図である。いずれの図も、中間絶縁
膜等は省略してある。また、これら図において、51はｐ
型シリコン基板、53はＮウエル領域、55はフィールド酸
化膜、57aはpMOSFET側のゲート酸化膜、57bはnMOSFET側
のゲート酸化膜、59はpMOSFETのゲート電極でありこの
場合p+ポリシリコン、61はnMOSFETのゲート電極であり
この場合n+ポリシリコン、63は両ゲート電極59,61の接
続部、65は金属シリサイド例えばWSiである。さらに、
特に第11図（Ａ）において、67,69はｐ又はnMOSFETのア
クティブ領域、71a,71bはpMOSFETのソース・ドレインコ
ンタクト、73a,73bはnMOSFETのソースドレインコンタク
ト、75は電源5Vと接続される配線、77は当該CMOSインバ
ータの出力部となる配線、79は接地配線、81は各MOSFET
のソース・ドレイン領域である。
このような異極性ゲートを有するCMOSインバータの、
59,61,65で構成されるゲート電極においては、製造工程
中の例えば不純物活性化のための熱処理によって、nMOS
FETのn+ポリシリコン61中のｎ型不純物（例えばAs）が
金属シリサイド65を介し第11図中矢印Ｑで示す如くpMOS
FETのp+ポリシリコン59中へ拡散し上述のような問題点
を引き起す。
59,61,65で構成されるゲート電極においては、製造工程
中の例えば不純物活性化のための熱処理によって、nMOS
FETのn+ポリシリコン61中のｎ型不純物（例えばAs）が
金属シリサイド65を介し第11図中矢印Ｑで示す如くpMOS
FETのp+ポリシリコン59中へ拡散し上述のような問題点
を引き起す。
これを回避するため、第12図（Ａ）に示すように、金
属シリサイドの、ゲート電極接続部63上に相当する部分
を寸法L1程度除去し金属シリサイドを65a,65bの二部分
に分離して両ゲート電極59,61の金属シリサイドによる
接続をなくし、この状態で熱処理をし、その後、分離さ
れている金属シリサイド部分65a,65bを第12図（Ｂ）に
示すように金属91によって接続することも行われる。し
かし、このように金属91によって金属シリサイド部分65
a,65bを接続するためには、金属91と金属シリサイド部
分65a,65bとのオーバーラップ領域の寸法L2,L3（第12図
（Ｂ）参照）は、マスク合わせ精度やエッチング変換差
等を考慮しある程度大きくする必要があり、また、金属
シリサイド部分65a,65b間の間隙L1もリソグラフィの露
光限界やエッチング工程の再現性を考えある程度広くす
る必要がある。その結果、金属91による接続に必要な領
域の長さL4は、L4＝L1＋L2＋L3となり、著しく大きなも
のとなるため、微細化の妨げになるという問題点があっ
た。
属シリサイドの、ゲート電極接続部63上に相当する部分
を寸法L1程度除去し金属シリサイドを65a,65bの二部分
に分離して両ゲート電極59,61の金属シリサイドによる
接続をなくし、この状態で熱処理をし、その後、分離さ
れている金属シリサイド部分65a,65bを第12図（Ｂ）に
示すように金属91によって接続することも行われる。し
かし、このように金属91によって金属シリサイド部分65
a,65bを接続するためには、金属91と金属シリサイド部
分65a,65bとのオーバーラップ領域の寸法L2,L3（第12図
（Ｂ）参照）は、マスク合わせ精度やエッチング変換差
等を考慮しある程度大きくする必要があり、また、金属
シリサイド部分65a,65b間の間隙L1もリソグラフィの露
光限界やエッチング工程の再現性を考えある程度広くす
る必要がある。その結果、金属91による接続に必要な領
域の長さL4は、L4＝L1＋L2＋L3となり、著しく大きなも
のとなるため、微細化の妨げになるという問題点があっ
た。
この発明はこのような点に鑑みなされたものであり、
従って、この発明の目的は、上述の問題点を解決出来る
構造を有する半導体装置及びこの装置に備わる配線の形
成に用いて好適な配線形成方法を提供することにある。
従って、この発明の目的は、上述の問題点を解決出来る
構造を有する半導体装置及びこの装置に備わる配線の形
成に用いて好適な配線形成方法を提供することにある。
（課題を解決するための手段） この目的の達成を図るため、この出願の第一発明によ
れば、同一基板に２個以上のMOS電界効果トランジスタ
を具える半導体装置において、 前記２個以上のMOS電界効果トランジスタとしてpMOS
及びnMOS電界効果トランジスタを含み、 前記pMOS電界効果トランジスタのゲート電極を、ｐ型
ポリシリコン及びこの上に積層された金属シリサイドで
少なくとも構成してあり、前記nMOS電界効果トランジス
タのゲート電極を、前記ｐ型ポリシリコンとは膜厚が異
なるｎ型ポリシリコン及びこの上に積層された金属シリ
サイドで少なくとも構成してあり、 少なくとも１組のpMOS及びnMOS電界効果トランジスタ
間において、前記ｐ型ポリシリコン及びｎ型ポリシリコ
ンを互いの側面同士によって接続してこれらポリシリコ
ンの接続部にこれらポリシリコンの膜厚差による段差を
構成してあり、 該段差部における膜厚が厚い側のポリシリコンの側壁
に側壁膜を設けてあり、 該側壁膜部分上において前記pMOS電界効果トランジス
タの金属シリサイド及びnMOS電界効果トランジスタの金
属シリサイドを非接触状態としてあることを特徴とす
る。
れば、同一基板に２個以上のMOS電界効果トランジスタ
を具える半導体装置において、 前記２個以上のMOS電界効果トランジスタとしてpMOS
及びnMOS電界効果トランジスタを含み、 前記pMOS電界効果トランジスタのゲート電極を、ｐ型
ポリシリコン及びこの上に積層された金属シリサイドで
少なくとも構成してあり、前記nMOS電界効果トランジス
タのゲート電極を、前記ｐ型ポリシリコンとは膜厚が異
なるｎ型ポリシリコン及びこの上に積層された金属シリ
サイドで少なくとも構成してあり、 少なくとも１組のpMOS及びnMOS電界効果トランジスタ
間において、前記ｐ型ポリシリコン及びｎ型ポリシリコ
ンを互いの側面同士によって接続してこれらポリシリコ
ンの接続部にこれらポリシリコンの膜厚差による段差を
構成してあり、 該段差部における膜厚が厚い側のポリシリコンの側壁
に側壁膜を設けてあり、 該側壁膜部分上において前記pMOS電界効果トランジス
タの金属シリサイド及びnMOS電界効果トランジスタの金
属シリサイドを非接触状態としてあることを特徴とす
る。
また、この出願の第二発明によれば、 半導体基板上側の所定領域に単結晶シリコン、ポリシ
リコン及び非晶質シリコンのいずれか１種または複数種
から成るシリコン層を形成する工程と、 該シリコン層を所定の形状で厚さ方向において一部除
去して該シリコン層に膜厚の異なる領域をを形成する工
程と、 該膜厚の異なる領域間の境界部に構成される段差部に
構成される側壁にシリコン酸化膜又はシリコン窒化膜か
ら成る側壁膜を形成する工程と、 該側壁膜を含む前述のシリコン層上に金属層を形成し
この試料に対し熱処理して金属シリサイドから成る配線
を形成する工程とを含むこと を特徴とする。
リコン及び非晶質シリコンのいずれか１種または複数種
から成るシリコン層を形成する工程と、 該シリコン層を所定の形状で厚さ方向において一部除
去して該シリコン層に膜厚の異なる領域をを形成する工
程と、 該膜厚の異なる領域間の境界部に構成される段差部に
構成される側壁にシリコン酸化膜又はシリコン窒化膜か
ら成る側壁膜を形成する工程と、 該側壁膜を含む前述のシリコン層上に金属層を形成し
この試料に対し熱処理して金属シリサイドから成る配線
を形成する工程とを含むこと を特徴とする。
なお、この第二発明の実施に当たり、前述の金属層形
成前に、前述の膜厚の異なる領域毎に異なる導電型の不
純物を導入するのが好適である。
成前に、前述の膜厚の異なる領域毎に異なる導電型の不
純物を導入するのが好適である。
さらに、この第二発明の実施に当たり、前述の配線を
CMOSのpMOS及びnMOS電界効果トランジスタのゲート電極
とするのが好適である。
CMOSのpMOS及びnMOS電界効果トランジスタのゲート電極
とするのが好適である。
（作用） 第一発明の構成によれば、異極性ゲートを有するCMOS
半導体装置であって、ｐ及びnMOSFETの各々のゲート電
極の膜厚が異なる半導体装置が構成される。これらゲー
ト電極の接続部にはこれらゲート電極の膜厚差に起因す
る段差を構成出来る。さらに、この段差部の膜厚の厚い
側のゲート電極側面には従来公知の方法で容易に側壁膜
が形成出来る。ここで、異極性ゲートを例えばポリシリ
コンで構成した場合で側壁膜を含むこの異極性ゲート上
に金属を形成しシリサイド化を行うと、シリサイド化は
側壁膜上では起きず異極性ゲート上のみで起こる。従っ
て、側壁膜上の金属膜を除去すると、ｐ及びnMOSFETは
金属シリサイドによっては接続されない状態となる。
半導体装置であって、ｐ及びnMOSFETの各々のゲート電
極の膜厚が異なる半導体装置が構成される。これらゲー
ト電極の接続部にはこれらゲート電極の膜厚差に起因す
る段差を構成出来る。さらに、この段差部の膜厚の厚い
側のゲート電極側面には従来公知の方法で容易に側壁膜
が形成出来る。ここで、異極性ゲートを例えばポリシリ
コンで構成した場合で側壁膜を含むこの異極性ゲート上
に金属を形成しシリサイド化を行うと、シリサイド化は
側壁膜上では起きず異極性ゲート上のみで起こる。従っ
て、側壁膜上の金属膜を除去すると、ｐ及びnMOSFETは
金属シリサイドによっては接続されない状態となる。
また、この出願の第二発明の配線形成方法によれば、
シリコン層の段差部に設けたシリコン酸化膜上において
は金属シリサイドが形成されないことを利用して金属シ
リサイドのパターニングを行うことが出来る。
シリコン層の段差部に設けたシリコン酸化膜上において
は金属シリサイドが形成されないことを利用して金属シ
リサイドのパターニングを行うことが出来る。
（実施例） 以下、同一基板にpMOSFET及びnMOSFETを具える半導体
装置を、CMOSインバータとした例により、実施例の説明
を行う。
装置を、CMOSインバータとした例により、実施例の説明
を行う。
参考例の半導体装置の構造説明 先ず、参考例として、pMOSFET及びnMOSFET各々のゲー
ト電極の膜厚を違えてあり然もnMOSFETがLDD構造を有す
るMOSFETであるCMOSインバータの例を説明する。
ト電極の膜厚を違えてあり然もnMOSFETがLDD構造を有す
るMOSFETであるCMOSインバータの例を説明する。
第１図（Ａ）〜（Ｄ）は、参考例のCMOSインバータの
構造説明に供する図であり、特に第１図（Ａ）はこのイ
ンバータを基板上方から見て概略的に示した平面図、第
１図（Ｂ）〜（Ｄ）は、該インバータを第１図（Ａ）の
II−II線、III−III線またIV−IV線に沿って切って概略
的に示した断面図である。
構造説明に供する図であり、特に第１図（Ａ）はこのイ
ンバータを基板上方から見て概略的に示した平面図、第
１図（Ｂ）〜（Ｄ）は、該インバータを第１図（Ａ）の
II−II線、III−III線またIV−IV線に沿って切って概略
的に示した断面図である。
第１図（Ａ）〜（Ｄ）において、101はｐ型シリコン
基板、103はＮウエル、105はフィールド酸化膜、107a,1
07bはpMOSFETのソース・ドレイン領域、109a,109bはnMO
SFETのソース・ドレイン領域、111a,111bはnMOSFETのLD
D構造に係る低濃度不純物層、113はゲート酸化膜であ
る。さらに、115はpMOSFETのゲート電極でありこの場合
はp+ポリシリコンで構成してあり、さらに117はnMOSFET
のゲート電極でありこの場合はpMOSFETのゲート電極よ
り膜厚が厚いn+型のポリシリコンで構成してある。さら
に、119はnMOSFETのゲート電極117側面に備わる側壁膜
である。
基板、103はＮウエル、105はフィールド酸化膜、107a,1
07bはpMOSFETのソース・ドレイン領域、109a,109bはnMO
SFETのソース・ドレイン領域、111a,111bはnMOSFETのLD
D構造に係る低濃度不純物層、113はゲート酸化膜であ
る。さらに、115はpMOSFETのゲート電極でありこの場合
はp+ポリシリコンで構成してあり、さらに117はnMOSFET
のゲート電極でありこの場合はpMOSFETのゲート電極よ
り膜厚が厚いn+型のポリシリコンで構成してある。さら
に、119はnMOSFETのゲート電極117側面に備わる側壁膜
である。
この参考例のCMOSインバータにおいては、nMOSFETの
ゲート電極117の膜厚をpMOSFETのゲート電極115より厚
くしてあることにより、nMOSFETのゲート電極117のみに
側壁膜の形成が可能になる。このことの理解を容易にす
るために第１図を用いて説明したCMOSインバータの製造
方法につき以下説明する。
ゲート電極117の膜厚をpMOSFETのゲート電極115より厚
くしてあることにより、nMOSFETのゲート電極117のみに
側壁膜の形成が可能になる。このことの理解を容易にす
るために第１図を用いて説明したCMOSインバータの製造
方法につき以下説明する。
参考例の半導体装置の製法説明 第２図（Ａ）〜（Ｉ）、第３図（Ａ）〜（Ｉ）及び第
４図（Ａ）〜（Ｉ）は、参考例のCMOSインバータの製造
方法の説明に供する図である。特に、第２図（Ａ）〜
（Ｉ）は製造進度に応じインバータの様子を第１図
（Ｂ）と同様な位置の断面図により示した工程図、第３
図（Ａ）〜（Ｉ）は第１図（Ｃ）と同様な位置の断面図
により示した工程図、第４図（Ａ）〜（Ｉ）は第１図
（Ｄ）と同様な位置の断面図により示した工程図であ
る。
４図（Ａ）〜（Ｉ）は、参考例のCMOSインバータの製造
方法の説明に供する図である。特に、第２図（Ａ）〜
（Ｉ）は製造進度に応じインバータの様子を第１図
（Ｂ）と同様な位置の断面図により示した工程図、第３
図（Ａ）〜（Ｉ）は第１図（Ｃ）と同様な位置の断面図
により示した工程図、第４図（Ａ）〜（Ｉ）は第１図
（Ｄ）と同様な位置の断面図により示した工程図であ
る。
先ず、公知のフォトリソグラフィ技術及びエッチング
技術によりｐ型シリコン基板101（以下、基板101と略称
することもある。）のｐチャネル領域にＮウエル103を
形成する。次に、公知の素子分離法によりこの基板101
の所定領域にフィールド酸化膜105を形成する（第２図
〜第４図の各（Ａ）図）。
技術によりｐ型シリコン基板101（以下、基板101と略称
することもある。）のｐチャネル領域にＮウエル103を
形成する。次に、公知の素子分離法によりこの基板101
の所定領域にフィールド酸化膜105を形成する（第２図
〜第４図の各（Ａ）図）。
次に、例えば熱酸化法によりゲート酸化膜113を形成
する。次に、公知の成膜方法によりゲート酸化膜形成済
みの基板101上に例えば膜厚が450nmのノンドープのポリ
シリコン層121を形成する（第２図〜第４図の各（Ｂ）
図）。
する。次に、公知の成膜方法によりゲート酸化膜形成済
みの基板101上に例えば膜厚が450nmのノンドープのポリ
シリコン層121を形成する（第２図〜第４図の各（Ｂ）
図）。
次に、ノンドープのポリシリコン層121の、nMOSFET形
成予定領域に対応する領域上にレジスト層123を形成
し、その後、ノンドープのポリシリコン層121の、レジ
スト層123から露出している領域を公知のエッチング方
法により250nmエッチングする（第２図〜第４図の各
（Ｃ）図）。
成予定領域に対応する領域上にレジスト層123を形成
し、その後、ノンドープのポリシリコン層121の、レジ
スト層123から露出している領域を公知のエッチング方
法により250nmエッチングする（第２図〜第４図の各
（Ｃ）図）。
次に、公知のフォトリソグラフィ技術及びエッチング
技術によりノンドープのポリシリコン121をゲート電極
形状にパターニングする。これにより、pMOSFET側にお
いては膜厚が200nmでノンドープ状態のポリシリコンゲ
ート電極115aが得られ、nMOSFET側においては膜厚が450
nmでノンドープ状態のポリシリコンゲート電極117aが得
られる（第２図〜第４図の各（Ｄ）図）。
技術によりノンドープのポリシリコン121をゲート電極
形状にパターニングする。これにより、pMOSFET側にお
いては膜厚が200nmでノンドープ状態のポリシリコンゲ
ート電極115aが得られ、nMOSFET側においては膜厚が450
nmでノンドープ状態のポリシリコンゲート電極117aが得
られる（第２図〜第４図の各（Ｄ）図）。
次に、基板101のnMOSFET形成予定領域以外の領域をレ
ジスト（図示せず）で覆った後、この予定領域にｎ型不
純物としての例えばリン（Ｐ）を例えば表面濃度が3.0
×1018cm-3となるようにイオン注入し、低濃度不純物層
111a,111bを形成する（第２図〜第４図の各（Ｅ）
図）。低濃度不純物層形成のためのイオン注入の際には
nMOSFET側のノンドープ状態のゲート電極117aにもリン
が注入されるが、ここでのイオン注入量はソース・ドレ
イン形成時のそれに比べ非常に少いので無視出来る。
ジスト（図示せず）で覆った後、この予定領域にｎ型不
純物としての例えばリン（Ｐ）を例えば表面濃度が3.0
×1018cm-3となるようにイオン注入し、低濃度不純物層
111a,111bを形成する（第２図〜第４図の各（Ｅ）
図）。低濃度不純物層形成のためのイオン注入の際には
nMOSFET側のノンドープ状態のゲート電極117aにもリン
が注入されるが、ここでのイオン注入量はソース・ドレ
イン形成時のそれに比べ非常に少いので無視出来る。
次に、イオン注入用のマスクとして用いたレジストを
除去し、その後、例えばCVD法により基板101上側前面に
例えばSiO2膜125をゲート電極を埋め込むことが出来る
程度の膜厚に堆積させる（第２図〜第４図の各（Ｆ）
図）。得られたSiO2膜125の基板面の法線方向の厚み
は、膜厚が厚いゲート電極（この場合はゲート電極117
a）の側面部分において最も厚くなる（第２図（Ｆ）及
び第４図（Ｆ）にＲで示す部分参照）。
除去し、その後、例えばCVD法により基板101上側前面に
例えばSiO2膜125をゲート電極を埋め込むことが出来る
程度の膜厚に堆積させる（第２図〜第４図の各（Ｆ）
図）。得られたSiO2膜125の基板面の法線方向の厚み
は、膜厚が厚いゲート電極（この場合はゲート電極117
a）の側面部分において最も厚くなる（第２図（Ｆ）及
び第４図（Ｆ）にＲで示す部分参照）。
次に、異方性エッチング技術によりSiO2膜125をエッ
チングする。この際、SiO2膜125の、膜厚が厚いゲート
電極117aの側面にある部分は、膜厚が薄いゲート電極11
5aの側面にあるSiO2膜が全てエッチングされた後におい
ても残存し側壁膜119となる。この結果、nMOSFET側のゲ
ート電極117aにのみ側壁膜119を形成することが出来る
（第２図（Ｇ）、第４図（Ｇ））。
チングする。この際、SiO2膜125の、膜厚が厚いゲート
電極117aの側面にある部分は、膜厚が薄いゲート電極11
5aの側面にあるSiO2膜が全てエッチングされた後におい
ても残存し側壁膜119となる。この結果、nMOSFET側のゲ
ート電極117aにのみ側壁膜119を形成することが出来る
（第２図（Ｇ）、第４図（Ｇ））。
次に、基板101のpMOSFET形成予定領域以外の領域をレ
ジスト（図示せず）で覆った後、この予定領域にｐ型不
純物としての例えばBF2イオンを高濃度に（例えば加速
電圧を50KeVとしドーズ量を1.0×1015cm-2とした条件
で）注入しｐ型高濃度拡散層即ちpMOSFET側ソース・ド
レイン領域107a,107bを形成する。また、このｐ型不純
物のイオン注入の際には、ノンドープポリシリコンゲー
ト電極115aにもｐ型不純物が同時に注入されるので、p+
型ポリシリコンから成るゲート電極115が同時に得られ
る（第２図〜第４図の各（Ｈ））。
ジスト（図示せず）で覆った後、この予定領域にｐ型不
純物としての例えばBF2イオンを高濃度に（例えば加速
電圧を50KeVとしドーズ量を1.0×1015cm-2とした条件
で）注入しｐ型高濃度拡散層即ちpMOSFET側ソース・ド
レイン領域107a,107bを形成する。また、このｐ型不純
物のイオン注入の際には、ノンドープポリシリコンゲー
ト電極115aにもｐ型不純物が同時に注入されるので、p+
型ポリシリコンから成るゲート電極115が同時に得られ
る（第２図〜第４図の各（Ｈ））。
次に、pMOSFET側ソース・ドレイン領域形成時のイオ
ン注入マスクとしたレジストを除去し、今度は、基板10
1のnMOSFET形成予定領域以外の領域をレジスト（図示せ
ず）で覆う。その後、この予定領域にｎ型不純物として
の例えばAsイオンを高濃度に（例えば加速電圧を50KeV
としドーズ量を5.0×1015cm-2とした条件で）注入しｎ
型高濃度拡散層即ちnMOSFET側ソース・ドレイン領域109
a,109bを形成する。また、このｎ型不純物のイオン注入
の際には、ノンドープポリシリコンゲート電極117aにも
ｎ型不純物が同時に注入されるので、n+型ポリシリコン
から成るゲート電極117が同時に得られる（第２図〜第
４図の各（Ｉ）図）。
ン注入マスクとしたレジストを除去し、今度は、基板10
1のnMOSFET形成予定領域以外の領域をレジスト（図示せ
ず）で覆う。その後、この予定領域にｎ型不純物として
の例えばAsイオンを高濃度に（例えば加速電圧を50KeV
としドーズ量を5.0×1015cm-2とした条件で）注入しｎ
型高濃度拡散層即ちnMOSFET側ソース・ドレイン領域109
a,109bを形成する。また、このｎ型不純物のイオン注入
の際には、ノンドープポリシリコンゲート電極117aにも
ｎ型不純物が同時に注入されるので、n+型ポリシリコン
から成るゲート電極117が同時に得られる（第２図〜第
４図の各（Ｉ）図）。
このような手順により第１図に示した参考例の半導体
装置が得られる。
装置が得られる。
なお、その後は、図示は省略するが、従来公知の通
り、中間絶縁膜の形成、この中間絶縁膜へのコンタクホ
ール形成、各種配線形成を行う。
り、中間絶縁膜の形成、この中間絶縁膜へのコンタクホ
ール形成、各種配線形成を行う。
なお、上述の参考例は、pMOSFETのゲート電極をp+ポ
リシリコンで構成し、nMOSFETのゲート電極をn+ポリシ
リコンで構成したいわゆる異極性ゲート構造を有する例
であったが、所望のMOSFETにのみ側壁膜を設けるという
目的のみを考える場合は、ゲート電極は異極性ゲート構
造に限られないことは明らかである。
リシリコンで構成し、nMOSFETのゲート電極をn+ポリシ
リコンで構成したいわゆる異極性ゲート構造を有する例
であったが、所望のMOSFETにのみ側壁膜を設けるという
目的のみを考える場合は、ゲート電極は異極性ゲート構
造に限られないことは明らかである。
また、上述の参考例はCMOS半導体装置の例であった
が、同一基板に同一導電型のMOSFETを多数具えた半導体
装置についてこれらMOSFETのうちの所望のMOSFETのゲー
ト電極のみに側壁膜を設けたい場合にもこの発明を適用
出来ることは明らかである。
が、同一基板に同一導電型のMOSFETを多数具えた半導体
装置についてこれらMOSFETのうちの所望のMOSFETのゲー
ト電極のみに側壁膜を設けたい場合にもこの発明を適用
出来ることは明らかである。
また、この発明は、同一基板にMOSFETを３個以上具え
る半導体装置において、サイドウォール幅が異なる３種
類以上のMOSFETを構成したい場合等にも適用出来る。こ
の場合は、ゲート電極の膜厚が違う３種類以上のMOSFET
を具える半導体装置が構成されることになる。
る半導体装置において、サイドウォール幅が異なる３種
類以上のMOSFETを構成したい場合等にも適用出来る。こ
の場合は、ゲート電極の膜厚が違う３種類以上のMOSFET
を具える半導体装置が構成されることになる。
実施例の半導体装置の構造説明 次に、実施例として、pMOSFET及びnMOSFET各々のゲー
ト電極の膜厚を違えてあり然もこれらゲート電極は異極
性ゲート構造でかつポリシリコン及び金属シリサイドで
構成されたCMOSインバータの例を説明する。
ト電極の膜厚を違えてあり然もこれらゲート電極は異極
性ゲート構造でかつポリシリコン及び金属シリサイドで
構成されたCMOSインバータの例を説明する。
第５図は、その説明に供する断面図であり、この実施
例のCMOSインバータを第１図（Ａ）のＩ−Ｉ線に相当す
る位置で切って概略的に示した断面図である。ここで、
第５図においては、第１図を用いて説明した構成成分と
同様な構成成分は同一の番号を付して示してある。ま
た、以下の説明においては、第１図を用いて既に説明し
た構成成分についての説明を省略する場合もある。
例のCMOSインバータを第１図（Ａ）のＩ−Ｉ線に相当す
る位置で切って概略的に示した断面図である。ここで、
第５図においては、第１図を用いて説明した構成成分と
同様な構成成分は同一の番号を付して示してある。ま
た、以下の説明においては、第１図を用いて既に説明し
た構成成分についての説明を省略する場合もある。
この実施例のCMOSインバータにおいては、pMOSFETの
ゲート電極131をp+ポリシリコン115及びこの上に積層さ
れた金属シリサイド133で構成してあり、また、nMOSFET
のゲート電極135を、p+ポリシリコン115とは膜厚が異な
る（この実施例の場合はp+ポリシリコン115より膜厚が
厚い）n+ポリシリコン117及びこの上に積層された金属
シリサイド133で構成してある。金属シリサイド133とし
ては、従来公知の種々のもの例えばタングステンシリサ
イド（WSi）、チタンシリサイド（TiSi2）等を挙げるこ
とが出来る。
ゲート電極131をp+ポリシリコン115及びこの上に積層さ
れた金属シリサイド133で構成してあり、また、nMOSFET
のゲート電極135を、p+ポリシリコン115とは膜厚が異な
る（この実施例の場合はp+ポリシリコン115より膜厚が
厚い）n+ポリシリコン117及びこの上に積層された金属
シリサイド133で構成してある。金属シリサイド133とし
ては、従来公知の種々のもの例えばタングステンシリサ
イド（WSi）、チタンシリサイド（TiSi2）等を挙げるこ
とが出来る。
さらに、この実施例のCMOSインバータでは、pMOSFET
及びnMOSFET間において、p+ポリシリコン115及びn+ポリ
シリコンを互いの側面同士によって接続してこれらポリ
シリコン115,117の接続部137にこれらポリシリコン115,
117の膜厚差による段差部を構成してある。そして、こ
の段差部139における膜厚が厚い側のポリシリコン（こ
の場合はn+ポリシリコン117）の側壁に側壁膜141を設け
てある。
及びnMOSFET間において、p+ポリシリコン115及びn+ポリ
シリコンを互いの側面同士によって接続してこれらポリ
シリコン115,117の接続部137にこれらポリシリコン115,
117の膜厚差による段差部を構成してある。そして、こ
の段差部139における膜厚が厚い側のポリシリコン（こ
の場合はn+ポリシリコン117）の側壁に側壁膜141を設け
てある。
さらに、この実施例のCMOSインバータでは、側壁膜14
1部分上においてpMOSFETの金属シリサイド及びnMOSFET
の金属シリサイドを非接触状態としてある。
1部分上においてpMOSFETの金属シリサイド及びnMOSFET
の金属シリサイドを非接触状態としてある。
なお、pMOSFETの金属シリサイド及びnMOSFETの金属シ
リサイドは、金属シリサイド同士では非接触状態という
ことであり、実際の装置構成においては、互いは例えば
金属等によって電気的に接続してある。このような接続
例としては、例えば次のようなものがある。
リサイドは、金属シリサイド同士では非接触状態という
ことであり、実際の装置構成においては、互いは例えば
金属等によって電気的に接続してある。このような接続
例としては、例えば次のようなものがある。
第６図（Ａ）は、接続例の一例を基板101上方から見
た平面図により示したものであり、ｐ及びnMOSFET各々
の金属シリサイド133の互いが近接する端部部分133a,11
3b及び側壁膜141上に金属配線151を設けて金属シリサイ
ド133間を接続した例である。
た平面図により示したものであり、ｐ及びnMOSFET各々
の金属シリサイド133の互いが近接する端部部分133a,11
3b及び側壁膜141上に金属配線151を設けて金属シリサイ
ド133間を接続した例である。
また、第６図（Ｂ）は、接続例の他の例を第６図
（Ａ）同様な平面図により示した図である。この例は、
ｐ及びnMOSFET各々の金属シリサイド133の互いが近接す
る端部部分133a,133bをそれぞれ引き出してその引き出
し部において金属配線151によって金属シリサイド間を
接続した例である。
（Ａ）同様な平面図により示した図である。この例は、
ｐ及びnMOSFET各々の金属シリサイド133の互いが近接す
る端部部分133a,133bをそれぞれ引き出してその引き出
し部において金属配線151によって金属シリサイド間を
接続した例である。
この実施例の半導体装置は、ｐ及びnMOSFETのゲート
電極の膜厚を互いに違えてあるのでその膜厚差により生
じる段差部139に微細な側壁膜141を簡単に形成出来る。
そして、この側壁膜141を用い金属シリサイドを分離出
来るという効果が得られる。このことの理解を容易にす
るために第５図及び第６図を用いて説明したCMOSインバ
ータの製造方法につき以下説明する。
電極の膜厚を互いに違えてあるのでその膜厚差により生
じる段差部139に微細な側壁膜141を簡単に形成出来る。
そして、この側壁膜141を用い金属シリサイドを分離出
来るという効果が得られる。このことの理解を容易にす
るために第５図及び第６図を用いて説明したCMOSインバ
ータの製造方法につき以下説明する。
実施例の半導体装置の製法説明 第７図（Ａ）〜（Ｈ）は、実施例のCMOSのインバータ
の製造方法の説明に供する図であり、特に第二発明の配
線形成方法を適用してゲート電極を形成する工程をその
製造進度に応じ第５図に対応する位置での断面図により
示した工程図である。
の製造方法の説明に供する図であり、特に第二発明の配
線形成方法を適用してゲート電極を形成する工程をその
製造進度に応じ第５図に対応する位置での断面図により
示した工程図である。
先ず、ｐ型シリコン基板101に、Ｎウエル103、フィー
ルド酸化膜105、ゲート酸化膜113、ゲート電極の一構成
成分となるノンドープポリシリコン層121を第１実施例
の製法と同様な製法で形成する（第２図（Ａ）及び
（Ｂ）参照）。ここでは、ゲート酸化膜113はその膜厚
が５〜20nm程度になるように形成し、ノンドープポリシ
リコン層121はその膜厚が100〜500nm程度になるように
形成している。
ルド酸化膜105、ゲート酸化膜113、ゲート電極の一構成
成分となるノンドープポリシリコン層121を第１実施例
の製法と同様な製法で形成する（第２図（Ａ）及び
（Ｂ）参照）。ここでは、ゲート酸化膜113はその膜厚
が５〜20nm程度になるように形成し、ノンドープポリシ
リコン層121はその膜厚が100〜500nm程度になるように
形成している。
次に、ノンドープポリシリコン121上に、このシリコ
ン層121のpMOSFET用のゲート電極とされる領域を覆うレ
ジスト層171を形成し、その後、このレジスト層171をマ
スクとしノンドープポリシリコン層121にｎ型不純物と
しての例えばＰ又はAsを例えば1014cm-2〜1015cm-2程度
のドーズ量で注入する。これによりノンドープシリコン
層121は、その一部がn+ポリシリコン121bになる（第７
図（Ａ））。
ン層121のpMOSFET用のゲート電極とされる領域を覆うレ
ジスト層171を形成し、その後、このレジスト層171をマ
スクとしノンドープポリシリコン層121にｎ型不純物と
しての例えばＰ又はAsを例えば1014cm-2〜1015cm-2程度
のドーズ量で注入する。これによりノンドープシリコン
層121は、その一部がn+ポリシリコン121bになる（第７
図（Ａ））。
次に、レジスト層171を除去し、その後、今度は、n+
ポリシリコン部分121b上にレジスト層173を形成する。
そして、このレジスト層173をマスクとしノンドープポ
リシリコン層121にｐ型不純物としての例えばBF2を例え
ば1014cm-2〜1015cm-2程度のドーズ量で注入する。これ
によりノンドープシリコン層121は、その一部がp+ポリ
シリコン121aになる（第７図（Ｂ））。
ポリシリコン部分121b上にレジスト層173を形成する。
そして、このレジスト層173をマスクとしノンドープポ
リシリコン層121にｐ型不純物としての例えばBF2を例え
ば1014cm-2〜1015cm-2程度のドーズ量で注入する。これ
によりノンドープシリコン層121は、その一部がp+ポリ
シリコン121aになる（第７図（Ｂ））。
次に、レジスト層173をそのままエッチングマスクと
して用い、p+ポリシリコン部分を厚さ方向に一部エッチ
ングし段差部139を得る（第７図（Ｃ））。なお、この
エッチング量は、側壁膜141（第５図参照）をどの程度
の大きさとするか等を考慮して決定する。
して用い、p+ポリシリコン部分を厚さ方向に一部エッチ
ングし段差部139を得る（第７図（Ｃ））。なお、この
エッチング量は、側壁膜141（第５図参照）をどの程度
の大きさとするか等を考慮して決定する。
次に、レジスト層173を除去後、今度は、p+ポリシリ
コン部分121a及びn+ポリシリコン部分121b上に、ゲート
電極パターニング用レジスト層（図示せず）を形成しこ
れをマスクとしてこれらポリシリコンをパターニングし
pMOSFETのゲート電極115及びnMOSFETのゲート電極117を
形成する（第７図（Ｄ））。
コン部分121a及びn+ポリシリコン部分121b上に、ゲート
電極パターニング用レジスト層（図示せず）を形成しこ
れをマスクとしてこれらポリシリコンをパターニングし
pMOSFETのゲート電極115及びnMOSFETのゲート電極117を
形成する（第７図（Ｄ））。
次に、公知の方法によりpMOSFET側のソース・ドレイ
ン領域及びnMOSFET側のソース・ドレイン領域をそれぞ
れ形成する（図示せず）。
ン領域及びnMOSFET側のソース・ドレイン領域をそれぞ
れ形成する（図示せず）。
次に、公知の成膜方法により基板101上側全面にシリ
コン酸化膜175を形成する。（第７図（Ｅ））。シリコ
ン酸化膜175の膜厚は、段差部139を埋め込むことが出来
る程度にするのが好適である。
コン酸化膜175を形成する。（第７図（Ｅ））。シリコ
ン酸化膜175の膜厚は、段差部139を埋め込むことが出来
る程度にするのが好適である。
次に、異方性エッチング技術により、シリコン酸化膜
175をp+及びn+ポリシリコンゲート電極115,117表面が露
出するまでエッチングする。このエッチングにおいて
は、ゲート電極の側面にあるシリコン酸化膜は残り側壁
膜が形成される。第７図（Ｆ）においては、p+及びn+ポ
リシリコンゲート電極115,117の接続部の段差部139に構
成される側壁膜141のみ図示し、ゲート電極の他の側面
に形成される側壁膜についての図示は省略している。
175をp+及びn+ポリシリコンゲート電極115,117表面が露
出するまでエッチングする。このエッチングにおいて
は、ゲート電極の側面にあるシリコン酸化膜は残り側壁
膜が形成される。第７図（Ｆ）においては、p+及びn+ポ
リシリコンゲート電極115,117の接続部の段差部139に構
成される側壁膜141のみ図示し、ゲート電極の他の側面
に形成される側壁膜についての図示は省略している。
次に、側壁膜141形成済み基板上全面に、ポリシリコ
ンのシリサイド化が可能な金属例えばチタン177を例え
ば50〜100nm程度の膜厚に公知の成膜方法により形成す
る（第７図（Ｇ））。
ンのシリサイド化が可能な金属例えばチタン177を例え
ば50〜100nm程度の膜厚に公知の成膜方法により形成す
る（第７図（Ｇ））。
次に、チタン成膜済み試料を650℃程度の温度でアニ
ールして金属シリサイド（この場合はチタンシリサイ
ド）133を形成する。シリサイド化の反応は、側壁膜141
上では起こらずゲート電極とされているポリシリコン上
及びドレイン領域等とされているシリコン基板上のみで
起こる（第７図（Ｈ））。
ールして金属シリサイド（この場合はチタンシリサイ
ド）133を形成する。シリサイド化の反応は、側壁膜141
上では起こらずゲート電極とされているポリシリコン上
及びドレイン領域等とされているシリコン基板上のみで
起こる（第７図（Ｈ））。
次に、未反応のチタンを例えば硫酸と過酸化水素水と
の混合液等により除去する。この結果、金属シリサイド
133は、側壁膜141上部分において分離される。次に、シ
リサイド化を確実にするために、この試料を今度は900
℃程度の温度で再びアニールする。このような処理を終
えると、第５図に示す実施例のCMOSインバータが得られ
る。
の混合液等により除去する。この結果、金属シリサイド
133は、側壁膜141上部分において分離される。次に、シ
リサイド化を確実にするために、この試料を今度は900
℃程度の温度で再びアニールする。このような処理を終
えると、第５図に示す実施例のCMOSインバータが得られ
る。
なお、その後は、図示は省略するが、従来公知の通
り、中間絶縁膜の形成、この中間絶縁膜へのコンタクホ
ール形成、各種配線形成を行う。
り、中間絶縁膜の形成、この中間絶縁膜へのコンタクホ
ール形成、各種配線形成を行う。
第７図を用いて説明した方法によれば、p+及びn+ポリ
シリコゲート電極115,117の接続部に構成される段差部1
39に形成した側壁膜を用い金属シリサイドの分離をセル
フアライン的に行えるので、金属シリサイドの分離部の
幅を非常に微細なものと出来、分離部を再現性良く形成
出来る。
シリコゲート電極115,117の接続部に構成される段差部1
39に形成した側壁膜を用い金属シリサイドの分離をセル
フアライン的に行えるので、金属シリサイドの分離部の
幅を非常に微細なものと出来、分離部を再現性良く形成
出来る。
なお、上述した実施例の半導体装置の製造方法の説明
においては、nMOSFET（又はpMOSFET）のゲート電極への
不純物注入と、ソース・ドレイン形成のための基板への
不純物注入とを別々の工程で行っているが、ゲート電極
及びソース・ドレイン領域への不純物注入は同一工程で
行っても勿論良い。
においては、nMOSFET（又はpMOSFET）のゲート電極への
不純物注入と、ソース・ドレイン形成のための基板への
不純物注入とを別々の工程で行っているが、ゲート電極
及びソース・ドレイン領域への不純物注入は同一工程で
行っても勿論良い。
また、上述した実施例の半導体装置の製造方法の説明
においては側壁膜141の形成にシリコン酸化膜を用いて
いたが、側壁膜の形成にシリコン窒化膜を用いても良
い。
においては側壁膜141の形成にシリコン酸化膜を用いて
いたが、側壁膜の形成にシリコン窒化膜を用いても良
い。
また、上述においては、第二発明の配線形成方法をCM
OSFETの異極性ゲートを形成する場合に適用した例によ
り実施例の説明を行っていたが、この配線形成方法は、
これにのみ適用出来るわけではなく、金属シリサイドの
配線のパターニングに広く適用出来ることは明らかであ
る。
OSFETの異極性ゲートを形成する場合に適用した例によ
り実施例の説明を行っていたが、この配線形成方法は、
これにのみ適用出来るわけではなく、金属シリサイドの
配線のパターニングに広く適用出来ることは明らかであ
る。
（発明の効果） 上述した説明からも明らかなように、この出願の第一
発明によれば、異極性ゲートを有するCMOS半導体装置で
あって、ｐ及びnMOSFETの各々のゲート電極の膜厚４が
異なる半導体装置を構成することが出来る。このため、
ｐ及びnMOSFETの各々のゲート電極の接続部に構成され
る段差部に側壁膜を設けこの側壁膜上には金属シリサイ
ドが出来ないことを利用してゲート電極の金属シリサイ
ドの分離が出来る。
発明によれば、異極性ゲートを有するCMOS半導体装置で
あって、ｐ及びnMOSFETの各々のゲート電極の膜厚４が
異なる半導体装置を構成することが出来る。このため、
ｐ及びnMOSFETの各々のゲート電極の接続部に構成され
る段差部に側壁膜を設けこの側壁膜上には金属シリサイ
ドが出来ないことを利用してゲート電極の金属シリサイ
ドの分離が出来る。
また、この出願の第二発明の配線形成方法によれば、
シリコン層の段差部に設けたシリコン酸化膜又はシリコ
ン窒化膜上においては金属シリサイドが形成されないこ
とを利用して金属シリサイドのパターニングを行う。こ
こで、この段差部のシリコン酸化膜又はシリコン窒化膜
は、ホトマスク等を用いたリソグラフィ等を用い形成す
るのではなくこれら膜を成膜後異方性エッチング等によ
りセルフアライン的に再現良く形成出来る。従って、金
属シリサイド分離幅（第12図中L1）は、従来ではリソグ
ラフィ技術の露光限界等から0.4μｍ以上は必要であっ
たのに対し、この発明では露光限界等の制約を受けない
のでより微細に出来る。このため、金属シリサイドを接
続する際に必要な面積も小さくて済む。従って、例えば
第６図（Ｂ）に示したように配線部を引き出すこと等が
出来るので配線パターン設計の自由度を挙げること等も
可能になる。
シリコン層の段差部に設けたシリコン酸化膜又はシリコ
ン窒化膜上においては金属シリサイドが形成されないこ
とを利用して金属シリサイドのパターニングを行う。こ
こで、この段差部のシリコン酸化膜又はシリコン窒化膜
は、ホトマスク等を用いたリソグラフィ等を用い形成す
るのではなくこれら膜を成膜後異方性エッチング等によ
りセルフアライン的に再現良く形成出来る。従って、金
属シリサイド分離幅（第12図中L1）は、従来ではリソグ
ラフィ技術の露光限界等から0.4μｍ以上は必要であっ
たのに対し、この発明では露光限界等の制約を受けない
のでより微細に出来る。このため、金属シリサイドを接
続する際に必要な面積も小さくて済む。従って、例えば
第６図（Ｂ）に示したように配線部を引き出すこと等が
出来るので配線パターン設計の自由度を挙げること等も
可能になる。
第１図（Ａ）〜（Ｄ）は、参考例の半導体装置の構造説
明に供する図、 第２図（Ａ）〜（Ｉ）、第３図（Ａ）〜（Ｉ）及び第４
図（Ａ）〜（Ｉ）は、参考例の半導体装置の製造工程
図、 第５図は、実施例の半導体装置の構造説明に供する図、 第６図（Ａ）及び（Ｂ）は、非接触状態の金属シリサイ
ド間の接続例を示す図、 第７図（Ａ）〜（Ｈ）は、実施例の半導体装置の主にゲ
ート電極形成工程を示す図、 第８図、第９図及び第10図は、従来技術の説明に供する
図、 第11図及び第12図は、従来技術の問題点の説明に供する
図である。 101……ｐ型シリコン基板 103……Ｎウエル 105……フィールド酸化膜 107a,107b……pMOSFETのソース・ドレイン領域 109a,109b……nMOSFETのソース・ドレイン領域 111a,111b……低不純物濃度層 113……ゲート酸化膜 115……pMOSFETのゲート電極（p+ポリシリコン） 117……nMOSFETのゲート電極（n+ポリシリコン） 119……側壁膜 121……ノンドープのポリシリコン層 123……レジスト層 115a,117a……ノンドープ状態のポリシリコンゲート電
極 125……SiO2膜 131……pMOSFETのゲート電極 133……金属シリサイド 135……nMOSFETのゲート電極 137……両ゲート電極の接続部 139……段差部、141……側壁膜 151……金属配線 133a,133b……ｐ及びnMOSFETの金属シリサイドの端部部
分 121a……p+ポリシリコン部分 121b……n+ポリシリコン部分 171,173……レジスト層 175……シリコン酸化膜 177……チタン。
明に供する図、 第２図（Ａ）〜（Ｉ）、第３図（Ａ）〜（Ｉ）及び第４
図（Ａ）〜（Ｉ）は、参考例の半導体装置の製造工程
図、 第５図は、実施例の半導体装置の構造説明に供する図、 第６図（Ａ）及び（Ｂ）は、非接触状態の金属シリサイ
ド間の接続例を示す図、 第７図（Ａ）〜（Ｈ）は、実施例の半導体装置の主にゲ
ート電極形成工程を示す図、 第８図、第９図及び第10図は、従来技術の説明に供する
図、 第11図及び第12図は、従来技術の問題点の説明に供する
図である。 101……ｐ型シリコン基板 103……Ｎウエル 105……フィールド酸化膜 107a,107b……pMOSFETのソース・ドレイン領域 109a,109b……nMOSFETのソース・ドレイン領域 111a,111b……低不純物濃度層 113……ゲート酸化膜 115……pMOSFETのゲート電極（p+ポリシリコン） 117……nMOSFETのゲート電極（n+ポリシリコン） 119……側壁膜 121……ノンドープのポリシリコン層 123……レジスト層 115a,117a……ノンドープ状態のポリシリコンゲート電
極 125……SiO2膜 131……pMOSFETのゲート電極 133……金属シリサイド 135……nMOSFETのゲート電極 137……両ゲート電極の接続部 139……段差部、141……側壁膜 151……金属配線 133a,133b……ｐ及びnMOSFETの金属シリサイドの端部部
分 121a……p+ポリシリコン部分 121b……n+ポリシリコン部分 171,173……レジスト層 175……シリコン酸化膜 177……チタン。
Claims (5)
- 【請求項１】同一基板に２個以上のMOS電界効果トラン
ジスタを具える半導体装置において、 前記２個以上のMOS電界効果トランジスタとしてpMOS及
びnMOS電界効果トランジスタを含み、 前記pMOS電界効果トランジスタのゲート電極を、ｐ型ポ
リシリコン及びこの上に積層された金属シリサイドで少
なくとも構成してあり、前記nMOS電界効果トランジスタ
のゲート電極を、前記ｐ型ポリシリコンとは膜厚が異な
るｎ型ポリシリコン及びこの上に積層された金属シリサ
イドで少なくとも構成してあり、 少なくとも１組のpMOS及びnMOS電界効果トランジスタ間
において、前記ｐ型ポリシリコン及びｎ型ポリシリコン
を互いの側面同士によって接続してこれらポリシリコン
の接続部にこれらポリシリコンの膜厚差による段差を構
成してあり、 該段差部における膜厚が厚い側のポリシリコンの側壁に
側壁膜を設けてあり、 該側壁膜部分上において前記pMOS電界効果トランジスタ
の金属シリサイド及びnMOS電界効果トランジスタの金属
シリサイドを非接触状態としてあること を特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、 非接触状態とされた前記pMOS電界効果トランジスタの金
属シリサイド及びnMOS電界効果トランジスタの金属シリ
サイド間を、該金属シリサイドとは異種の導電性材料で
接続してあることを特徴とする半導体装置。 - 【請求項３】半導体基板上側に単結晶シリコン、ポリシ
リコン及び非晶質シリコンのいずれか１種または複数種
から成るシリコン層を形成する工程と、 該シリコン層を所定の形状で厚さ方向において一部除去
して該シリコン層に膜厚の異なる領域を形成する工程
と、 該膜厚の異なる領域間の境界部に構成される段差部に構
成される側壁にシリコン酸化膜又はシリコン窒化膜から
成る側壁膜を形成する工程と、 該側壁膜を含む前記シリコン層上に金属層を形成しこの
試料に対し熱処理して金属シリサイドから成る配線を形
成する工程とを含むこと を特徴とする配線形成方法。 - 【請求項４】請求項３に記載の配線形成方法において、 前記金属層形成前に、前記膜厚の異なる領域毎に異なる
導電型の不純物を導入することを特徴とする配線形成方
法。 - 【請求項５】請求項３に記載の配線形成方法において、 前記配線がCMOSのpMOS及びnMOS電界効果トランジスタの
ゲート電極であることを特徴とする配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138912A JP2667282B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138912A JP2667282B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432260A JPH0432260A (ja) | 1992-02-04 |
| JP2667282B2 true JP2667282B2 (ja) | 1997-10-27 |
Family
ID=15233050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138912A Expired - Fee Related JP2667282B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置及びその配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667282B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2924763B2 (ja) * | 1996-02-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2001127270A (ja) | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| KR100663371B1 (ko) * | 2005-08-24 | 2007-01-02 | 삼성전자주식회사 | 씨모스 반도체소자의 듀얼 게이트 전극의 제조방법 |
| JP2009027083A (ja) * | 2007-07-23 | 2009-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125650A (ja) * | 1983-01-07 | 1984-07-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-05-29 JP JP2138912A patent/JP2667282B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0432260A (ja) | 1992-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |