JP3262090B2 - 相補型ｍｏｓ半導体装置および製造方法 - Google Patents
相補型ｍｏｓ半導体装置および製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、相補型ＭＯＳ半
導体装置および製造方法に関する。
導体装置および製造方法に関する。
【０００２】
【従来の技術】図１３は、従来の相補型ＭＯＳ半導体装
置を示す模式図である。図１３に示されるように、従来
の相補型ＭＯＳ半導体装置のｎＭＯＳＦＥＴとｐＭＯＳ
ＦＥＴのゲート電極は、同じ材料つまり同じ結晶粒径の
ポリシリコンがら構成されている。さらに、このポリシ
リコンは、一般的には成膜時より多結晶として堆積され
るため、粒径が０．１ｕｍ程度の小さい結晶から構成さ
れている。
置を示す模式図である。図１３に示されるように、従来
の相補型ＭＯＳ半導体装置のｎＭＯＳＦＥＴとｐＭＯＳ
ＦＥＴのゲート電極は、同じ材料つまり同じ結晶粒径の
ポリシリコンがら構成されている。さらに、このポリシ
リコンは、一般的には成膜時より多結晶として堆積され
るため、粒径が０．１ｕｍ程度の小さい結晶から構成さ
れている。
【０００３】図１４および図１５は、従来の相補型ＭＯ
Ｓ半導体装置の製造方法を工程順に示した半導体装置の
断面図である。まず、半導体基板の一主面に活性領域を
分離するためのフィールドを形成した後、イオン注入に
よりＮウェルおよびＰウェルを形成する。次に、半導体
基板を酸化することで、例えば６ｎｍのゲート酸化膜を
形成する。次に、ゲート酸化膜上に化学的気相成長（Ｃ
ＶＤ）法によりＳｉＨ 4 （シラン）を原料として６００
〜６５０℃で成膜することで０．１〜０．２ｕｍ程度の
結晶粒径のポリシリコンを、例えば２００ｎｍの膜厚で
成膜する（図１４（１））。
Ｓ半導体装置の製造方法を工程順に示した半導体装置の
断面図である。まず、半導体基板の一主面に活性領域を
分離するためのフィールドを形成した後、イオン注入に
よりＮウェルおよびＰウェルを形成する。次に、半導体
基板を酸化することで、例えば６ｎｍのゲート酸化膜を
形成する。次に、ゲート酸化膜上に化学的気相成長（Ｃ
ＶＤ）法によりＳｉＨ 4 （シラン）を原料として６００
〜６５０℃で成膜することで０．１〜０．２ｕｍ程度の
結晶粒径のポリシリコンを、例えば２００ｎｍの膜厚で
成膜する（図１４（１））。
【０００４】次に、図１４（２）に示すようにゲート電
極を形成する。次に、図１４（３）に示すように、ｎＭ
ＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２０
ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入すること
でＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）Ｎ
- 層を形成する。さらに、図１４（４）に示すように、
ｐＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を１５ｋ
ｅＶ １×１０14ｃｍ-2の条件でイオン注入することで
ＬＤＤＰ- 層を形成する。
極を形成する。次に、図１４（３）に示すように、ｎＭ
ＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２０
ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入すること
でＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）Ｎ
- 層を形成する。さらに、図１４（４）に示すように、
ｐＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を１５ｋ
ｅＶ １×１０14ｃｍ-2の条件でイオン注入することで
ＬＤＤＰ- 層を形成する。
【０００５】次に、図１５（５）に示すように、例えば
１００ｎｍの幅のサイドウォールを酸化膜で形成する。
次に、図１５（６）に示すように、ｎＭＯＳＦＥＴ領域
に選択的に、例えばヒ素（Ａｓ）を５０ｋｅＶ ３×１
０15ｃｍ-2の条件でイオン注入することでＮ+ 層を形成
する。さらに、図１５（７）に示すように、ｐＭＯＳＦ
ＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅＶ ３×
１０15ｃｍ-2の条件でイオン注入することでＰ+ 層を形
成する。
１００ｎｍの幅のサイドウォールを酸化膜で形成する。
次に、図１５（６）に示すように、ｎＭＯＳＦＥＴ領域
に選択的に、例えばヒ素（Ａｓ）を５０ｋｅＶ ３×１
０15ｃｍ-2の条件でイオン注入することでＮ+ 層を形成
する。さらに、図１５（７）に示すように、ｐＭＯＳＦ
ＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅＶ ３×
１０15ｃｍ-2の条件でイオン注入することでＰ+ 層を形
成する。
【０００６】
【発明が解決しようとする課題】半導体装置の高集積化
に伴い、ゲート酸化膜厚は、スケーリング則に従います
ます薄膜化している。ゲート酸化膜が薄膜化するに伴
い、Ｐ+ ゲートｐＭＯＳＦＥＴにおけるゲート酸化膜の
信頼性の問題が顕在化し始めた。例えば、Ｐ+ ゲートに
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動、等の問題がある。
に伴い、ゲート酸化膜厚は、スケーリング則に従います
ます薄膜化している。ゲート酸化膜が薄膜化するに伴
い、Ｐ+ ゲートｐＭＯＳＦＥＴにおけるゲート酸化膜の
信頼性の問題が顕在化し始めた。例えば、Ｐ+ ゲートに
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動、等の問題がある。
【０００７】この発明の目的は、上述したＰ+ ゲートに
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動を無くすことのできる相補型ＭＯＳ半導体装置
および製造方法を提供することにある。
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動を無くすことのできる相補型ＭＯＳ半導体装置
および製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明の相補型ＭＯＳ
半導体装置は、ｎＭＯＳＦＥＴのゲート電極が結晶粒径
の小さいポリシリコンから構成され、ｐＭＯＳＦＥＴの
ゲート電極が結晶粒径の大きいポリシリコンから構成さ
れることを特徴とする。
半導体装置は、ｎＭＯＳＦＥＴのゲート電極が結晶粒径
の小さいポリシリコンから構成され、ｐＭＯＳＦＥＴの
ゲート電極が結晶粒径の大きいポリシリコンから構成さ
れることを特徴とする。
【０００９】また、この発明は、相補型ＭＯＳ半導体装
置の製造方法において、半導体基板の一主面に活性領域
を分離するためのフィールドを形成した後、イオン注入
によりＮウェルおよびＰウェルを形成し、半導体基板を
酸化することでゲート酸化膜を形成し、ゲート酸化膜上
にＳｉＨ4 を原料にして約６００〜６５０℃で成膜する
ことにより０．１〜０．２ｕｍ程度の結晶粒径の小さい
ポリシリコンを形成し、その表面に窒化膜を成膜し第１
のフォトレジストをｎＭＯＳＦＥＴ領域にのみ形成し、
選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッチング
除去し、ＳｉＨ4 を原料にして約５５０℃でシリコン膜
を成膜し、７００℃以上の熱処理を施すことで約０．５
ｕｍ以上の結晶粒径を有するポリシリコンを形成し、ｐ
ＭＯＳＦＥＴのゲート電極を形成するための第２のフォ
トレジストを形成し、前記第２のフォトレジストをマス
クにしてエッチング除去して粒径の大きいポリシリコン
からなるｐＭＯＳＦＥＴのゲート電極を形成し、ｐＭＯ
ＳＦＥＴ領域をマスクし、かつｎＭＯＳＦＥＴ領域のゲ
ート電極を形成するための第３のフォトレジストを形成
し、前記第３のフォトレジストをマスクにしてエッチン
グ除去して粒径の小さいポリシリコンからなるｎＭＯＳ
ＦＥＴのゲート電極を形成することを特徴とする。
置の製造方法において、半導体基板の一主面に活性領域
を分離するためのフィールドを形成した後、イオン注入
によりＮウェルおよびＰウェルを形成し、半導体基板を
酸化することでゲート酸化膜を形成し、ゲート酸化膜上
にＳｉＨ4 を原料にして約６００〜６５０℃で成膜する
ことにより０．１〜０．２ｕｍ程度の結晶粒径の小さい
ポリシリコンを形成し、その表面に窒化膜を成膜し第１
のフォトレジストをｎＭＯＳＦＥＴ領域にのみ形成し、
選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッチング
除去し、ＳｉＨ4 を原料にして約５５０℃でシリコン膜
を成膜し、７００℃以上の熱処理を施すことで約０．５
ｕｍ以上の結晶粒径を有するポリシリコンを形成し、ｐ
ＭＯＳＦＥＴのゲート電極を形成するための第２のフォ
トレジストを形成し、前記第２のフォトレジストをマス
クにしてエッチング除去して粒径の大きいポリシリコン
からなるｐＭＯＳＦＥＴのゲート電極を形成し、ｐＭＯ
ＳＦＥＴ領域をマスクし、かつｎＭＯＳＦＥＴ領域のゲ
ート電極を形成するための第３のフォトレジストを形成
し、前記第３のフォトレジストをマスクにしてエッチン
グ除去して粒径の小さいポリシリコンからなるｎＭＯＳ
ＦＥＴのゲート電極を形成することを特徴とする。
【００１０】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】図１は、この発明の相補型ＭＯＳ半導体装
置の実施の形態を示す模式図である。この発明は、ｎＭ
ＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極ポリシリコン
の結晶粒径が異なることを特徴としている。特に、図１
に示すように、この発明の相補型ＭＯＳ半導体装置のｎ
ＭＯＳＦＥＴのゲート電極は、結晶粒径の小さいポリシ
リコンから構成されており、ｐＭＯＳＦＥＴのゲート電
極は、結晶粒径の大きいポリシリコンから構成されてい
る。ポリシリコン中の不純物の拡散速度がポリシリコン
の結晶粒径に依存することを利用して、Ｐ−Ｎゲートの
ＣＭＯＳにおけるＮ+ ゲートのイオン注入不純物チャネ
リングの防止およびＰ+ ゲートのボロン突き抜けの防止
を図っている。
置の実施の形態を示す模式図である。この発明は、ｎＭ
ＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極ポリシリコン
の結晶粒径が異なることを特徴としている。特に、図１
に示すように、この発明の相補型ＭＯＳ半導体装置のｎ
ＭＯＳＦＥＴのゲート電極は、結晶粒径の小さいポリシ
リコンから構成されており、ｐＭＯＳＦＥＴのゲート電
極は、結晶粒径の大きいポリシリコンから構成されてい
る。ポリシリコン中の不純物の拡散速度がポリシリコン
の結晶粒径に依存することを利用して、Ｐ−Ｎゲートの
ＣＭＯＳにおけるＮ+ ゲートのイオン注入不純物チャネ
リングの防止およびＰ+ ゲートのボロン突き抜けの防止
を図っている。
【００１２】上述したように、半導体装置の高集積化に
よってゲート酸化膜が薄膜化するに伴い、Ｐ+ ゲートに
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動、等の問題が生じている。
よってゲート酸化膜が薄膜化するに伴い、Ｐ+ ゲートに
おけるボロン（Ｂ）のゲート酸化膜突き抜け、あるいは
ゲート電極にストレス電圧を印加した場合のしきい値電
圧の変動、等の問題が生じている。
【００１３】本発明者らは、従来のポリシリコンよりも
結晶粒径の大きいポリシリコンをゲート電極として用い
ることで、これらの問題を解決することが可能であるこ
とを見いだした。以下に示す評価結果において、粒径の
小さいポリシリコンは、シランを原料にして６５０℃で
成膜されたものであり、粒径の大きいポリシリコンは、
同じくシランを原料にして５５０℃でアモルファスシリ
コンを成膜した後、９００℃３０秒の窒素処理で多結晶
化させたものである。
結晶粒径の大きいポリシリコンをゲート電極として用い
ることで、これらの問題を解決することが可能であるこ
とを見いだした。以下に示す評価結果において、粒径の
小さいポリシリコンは、シランを原料にして６５０℃で
成膜されたものであり、粒径の大きいポリシリコンは、
同じくシランを原料にして５５０℃でアモルファスシリ
コンを成膜した後、９００℃３０秒の窒素処理で多結晶
化させたものである。
【００１４】図２は、ボロンの突き抜けに対するポリシ
リコンの結晶粒径依存性を調べた結果である。縦軸はフ
ラットバンド電圧、横軸はゲート酸化膜厚である。フラ
ットバンド電圧の変動が大きいほどボロンの酸化膜中の
突き抜けが大きいことを示す。粒径の大きいポリシリコ
ンの方は、ゲート酸化膜が薄くなってもボロンの突き抜
けが抑制されているのが分かる。
リコンの結晶粒径依存性を調べた結果である。縦軸はフ
ラットバンド電圧、横軸はゲート酸化膜厚である。フラ
ットバンド電圧の変動が大きいほどボロンの酸化膜中の
突き抜けが大きいことを示す。粒径の大きいポリシリコ
ンの方は、ゲート酸化膜が薄くなってもボロンの突き抜
けが抑制されているのが分かる。
【００１５】次に、図３は、ＴＤＤＢ（Ｔｉｍｅ Ｄｅ
ｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ）を調べた結果である。縦軸は不良率（Ｆ）のワ
イブルプロットをとったもの、横軸はゲート酸化膜に注
入された電荷（ＱBD）である。ゲート酸化膜厚が６ｎ
ｍ、面積が１ｍｍ2 のｐＭＯＳＦＥＴで、反転側の定電
流ストレス（０．１Ａ／ｃｍ2 ）で評価を行った。この
結果によれば、粒径の大きいポリシリコンのＱBDは、約
３倍大きい値を有する。
ｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄ
ｏｗｎ）を調べた結果である。縦軸は不良率（Ｆ）のワ
イブルプロットをとったもの、横軸はゲート酸化膜に注
入された電荷（ＱBD）である。ゲート酸化膜厚が６ｎ
ｍ、面積が１ｍｍ2 のｐＭＯＳＦＥＴで、反転側の定電
流ストレス（０．１Ａ／ｃｍ2 ）で評価を行った。この
結果によれば、粒径の大きいポリシリコンのＱBDは、約
３倍大きい値を有する。
【００１６】図４は、ｐＭＯＳＦＥＴにストレスを印加
した際のしきい電圧の変動量の時間依存性を示した図で
ある。この評価においては、トランジスタのソース、ド
レイン、サブを０Ｖに固定して、ゲートに固定負電位を
印加している。また、ストレス印加中の環境温度は２５
０℃に維持している。図４に示されるように、粒径の大
きいポリシリコンは、ストレス電圧が粒径の小さいポリ
シリコンよりも大きいにも関わらず、しきい値電圧が同
じだけ変動するためのストレス時間が２桁以上長い。以
上に示したように、結晶粒径の大きいポリシリコンをゲ
ート電極に採用した場合、Ｐ+ ゲートｐＭＯＳＦＥＴの
ゲート酸化膜の信頼性は著しく向上する。
した際のしきい電圧の変動量の時間依存性を示した図で
ある。この評価においては、トランジスタのソース、ド
レイン、サブを０Ｖに固定して、ゲートに固定負電位を
印加している。また、ストレス印加中の環境温度は２５
０℃に維持している。図４に示されるように、粒径の大
きいポリシリコンは、ストレス電圧が粒径の小さいポリ
シリコンよりも大きいにも関わらず、しきい値電圧が同
じだけ変動するためのストレス時間が２桁以上長い。以
上に示したように、結晶粒径の大きいポリシリコンをゲ
ート電極に採用した場合、Ｐ+ ゲートｐＭＯＳＦＥＴの
ゲート酸化膜の信頼性は著しく向上する。
【００１７】Ｐ+ ゲートｐＭＯＳＦＥＴの信頼性に対し
て著しい改善効果をみせた結晶粒径の大きいポリシリコ
ンであるが、ｎＭＯＳＦＥＴには、以下の理由からゲー
ト電極材料として利用することができないことが判明し
た。図５は、ゲート長が０．３５ｕｍのｎＭＯＳＦＥＴ
のｓｕｂｔｈｒｅｓｈｏｌｄ特性である。図５（１）、
（２）は、それぞれ粒径の大きいポリシリコンと小さい
ポリシリコンの特性である。粒径の大きいポリシリコン
には、ｓｕｂｔｈｒｅｓｈｏｌｄ特性にハンプが発生す
る。
て著しい改善効果をみせた結晶粒径の大きいポリシリコ
ンであるが、ｎＭＯＳＦＥＴには、以下の理由からゲー
ト電極材料として利用することができないことが判明し
た。図５は、ゲート長が０．３５ｕｍのｎＭＯＳＦＥＴ
のｓｕｂｔｈｒｅｓｈｏｌｄ特性である。図５（１）、
（２）は、それぞれ粒径の大きいポリシリコンと小さい
ポリシリコンの特性である。粒径の大きいポリシリコン
には、ｓｕｂｔｈｒｅｓｈｏｌｄ特性にハンプが発生す
る。
【００１８】したがって、従来方法におけるゲート電極
材料を結晶粒径の大きいポリシリコンに変更するだけで
は、上に示した２つの問題点を同時に解決することがで
きない。
材料を結晶粒径の大きいポリシリコンに変更するだけで
は、上に示した２つの問題点を同時に解決することがで
きない。
【００１９】次に、この発明の相補型ＭＯＳ半導体装置
の第１の製造方法を図６〜図９を参照して説明する。図
６〜図９は、この発明の相補型ＭＯＳ半導体装置の第１
の製造方法を工程順に示した半導体装置の断面図であ
る。
の第１の製造方法を図６〜図９を参照して説明する。図
６〜図９は、この発明の相補型ＭＯＳ半導体装置の第１
の製造方法を工程順に示した半導体装置の断面図であ
る。
【００２０】まず、半導体基板の一主面に活性領域を分
離するためのフィールドを形成した後、イオン注入によ
りＮウェルおよびＰウェルを形成する。次に、半導体基
板を酸化することで、例えば６ｎｍのゲート酸化膜６を
形成する。次に、ゲート酸化膜６上に結晶粒径の小さい
ポリシリコン２を化学的気相成長（ＣＶＤ）法により、
例えば２００ｎｍの膜厚で成膜する。具体的には、Ｓｉ
Ｈ4 （シラン）を原料として６００〜６５０℃で成膜す
ることで、０．１〜０．２ｕｍ程度の結晶粒径の小さい
ポリシリコン２を形成することができる。さらに、その
表面に２０ｎｍの窒化膜７を成膜する（図６（１））。
離するためのフィールドを形成した後、イオン注入によ
りＮウェルおよびＰウェルを形成する。次に、半導体基
板を酸化することで、例えば６ｎｍのゲート酸化膜６を
形成する。次に、ゲート酸化膜６上に結晶粒径の小さい
ポリシリコン２を化学的気相成長（ＣＶＤ）法により、
例えば２００ｎｍの膜厚で成膜する。具体的には、Ｓｉ
Ｈ4 （シラン）を原料として６００〜６５０℃で成膜す
ることで、０．１〜０．２ｕｍ程度の結晶粒径の小さい
ポリシリコン２を形成することができる。さらに、その
表面に２０ｎｍの窒化膜７を成膜する（図６（１））。
【００２１】次に、図６（２）に示すように、結晶粒径
の小さいポリシリコンがｎＭＯＳＦＥＴ領域に残るよう
にフォトレジスト８をｎＭＯＳＦＥＴ領域にのみ形成
し、選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッチ
ング除去する（図６（３））。次に、半導体基板上にシ
ランを原料にして約５５０℃でシリコン膜を、例えば２
５０ｎｍの膜厚で成膜する。この成長条件下ではシリコ
ン膜の形態はアモルファスであるが、７００℃以上の熱
処理を施すことで約０．５ｕｍ以上の結晶粒径を有する
ポリシリコンに変化する（図６（４））。
の小さいポリシリコンがｎＭＯＳＦＥＴ領域に残るよう
にフォトレジスト８をｎＭＯＳＦＥＴ領域にのみ形成
し、選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッチ
ング除去する（図６（３））。次に、半導体基板上にシ
ランを原料にして約５５０℃でシリコン膜を、例えば２
５０ｎｍの膜厚で成膜する。この成長条件下ではシリコ
ン膜の形態はアモルファスであるが、７００℃以上の熱
処理を施すことで約０．５ｕｍ以上の結晶粒径を有する
ポリシリコンに変化する（図６（４））。
【００２２】次に、図７（５）に示すように、ｐＭＯＳ
ＦＥＴのゲート電極を形成するためのフォトレジスト９
を形成する。フォトレジスト９をマスクにして粒径の大
きいポリシリコンをエッチング除去しても、図７（６）
に示すように、ｎＭＯＳＦＥＴ領域の粒径の小さいポリ
シリコンは、表面に窒化膜が存在するためにエッチング
されずに残る。次に、図７（７）に示すように、ｐＭＯ
ＳＦＥＴ領域をマスクするためのフォトレジスト１０
と、ｎＭＯＳＦＥＴ領域のゲート電極を形成するための
フォトレジスト１０を形成する。次に、図７（８）に示
すように、窒化膜とポリシリコンをエッチングすること
でｎＭＯＳＦＥＴのゲート電極を形成する。
ＦＥＴのゲート電極を形成するためのフォトレジスト９
を形成する。フォトレジスト９をマスクにして粒径の大
きいポリシリコンをエッチング除去しても、図７（６）
に示すように、ｎＭＯＳＦＥＴ領域の粒径の小さいポリ
シリコンは、表面に窒化膜が存在するためにエッチング
されずに残る。次に、図７（７）に示すように、ｐＭＯ
ＳＦＥＴ領域をマスクするためのフォトレジスト１０
と、ｎＭＯＳＦＥＴ領域のゲート電極を形成するための
フォトレジスト１０を形成する。次に、図７（８）に示
すように、窒化膜とポリシリコンをエッチングすること
でｎＭＯＳＦＥＴのゲート電極を形成する。
【００２３】次に、図８（９）に示すように、ｎＭＯＳ
ＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２０ｋｅ
Ｖ １×１０14ｃｍ-2の条件でイオン注入することでＬ
ＤＤＮ- 層を形成する。さらに、図８（１０）に示すよ
うに、ｐＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を
１５ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入する
ことでＬＤＤＰ- 層を形成する。次に、図８（１１）に
示すように、例えば１００ｎｍの幅のサイドウォール１
３を酸化膜で形成する。次に、図８（１２）に示すよう
に、ｎＭＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａ
ｓ）を５０ｋｅＶ３×１０15ｃｍ-2の条件でイオン注入
することでＮ+ 層を形成する。
ＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２０ｋｅ
Ｖ １×１０14ｃｍ-2の条件でイオン注入することでＬ
ＤＤＮ- 層を形成する。さらに、図８（１０）に示すよ
うに、ｐＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を
１５ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入する
ことでＬＤＤＰ- 層を形成する。次に、図８（１１）に
示すように、例えば１００ｎｍの幅のサイドウォール１
３を酸化膜で形成する。次に、図８（１２）に示すよう
に、ｎＭＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａ
ｓ）を５０ｋｅＶ３×１０15ｃｍ-2の条件でイオン注入
することでＮ+ 層を形成する。
【００２４】さらに、図９（１３）に示すように、ｐＭ
ＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅＶ
３×１０15ｃｍ-2の条件でイオン注入することでＰ+
層を形成する。
ＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅＶ
３×１０15ｃｍ-2の条件でイオン注入することでＰ+
層を形成する。
【００２５】以下は、従来技術に従い半導体装置を完成
させる。上記実施の形態において、結晶粒径の小さいポ
リシリコンと大きいポリシリコンの形成順序を入れ替え
ても何ら問題はない。
させる。上記実施の形態において、結晶粒径の小さいポ
リシリコンと大きいポリシリコンの形成順序を入れ替え
ても何ら問題はない。
【００２６】次に、この発明の相補型ＭＯＳ半導体装置
の第２の製造方法を図１０〜図１２を参照して説明す
る。図１０〜図１２は、この発明の相補型ＭＯＳ半導体
装置の第２の製造方法を工程順に示した半導体装置の断
面図である。
の第２の製造方法を図１０〜図１２を参照して説明す
る。図１０〜図１２は、この発明の相補型ＭＯＳ半導体
装置の第２の製造方法を工程順に示した半導体装置の断
面図である。
【００２７】まず、半導体基板の一主面に活性領域を分
離するためのフィールドを形成した後、イオン注入によ
りＮウェルおよびＰウェルを形成する。次に、半導体基
板を酸化することで、例えば６ｎｍのゲート酸化膜６を
形成する。次に、ゲート酸化膜６上に結晶粒径の小さい
ポリシリコン２を化学的気相成長（ＣＶＤ）法により、
例えば２００ｎｍの膜厚で成膜する（図１０（１））。
具体的には、ＳｉＨ4（シラン）を原料として６００〜
６５０℃で成膜することで、０．１〜０．２ｕｍ程度の
結晶粒径の小さいポリシリコン２を形成することができ
る。
離するためのフィールドを形成した後、イオン注入によ
りＮウェルおよびＰウェルを形成する。次に、半導体基
板を酸化することで、例えば６ｎｍのゲート酸化膜６を
形成する。次に、ゲート酸化膜６上に結晶粒径の小さい
ポリシリコン２を化学的気相成長（ＣＶＤ）法により、
例えば２００ｎｍの膜厚で成膜する（図１０（１））。
具体的には、ＳｉＨ4（シラン）を原料として６００〜
６５０℃で成膜することで、０．１〜０．２ｕｍ程度の
結晶粒径の小さいポリシリコン２を形成することができ
る。
【００２８】次に、図１０（２）に示すように、結晶粒
径の小さいポリシリコン２がｎＭＯＳＦＥＴ領域に残る
ようにフォトレジスト８をｎＭＯＳＦＥＴ領域にのみ形
成し、選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッ
チング除去する（図１０（３））。次に、半導体基板上
にシランを原料にして約５５０℃でシリコン膜を、例え
ば２５０ｎｍの膜厚で成膜する。この成長条件下ではシ
リコン膜の形態はアモルファスであるが、７００℃以上
の熱処理を施すことで、約０．５ｕｍ以上の結晶粒径を
有するポリシリコンに変化する（図１０（４））。
径の小さいポリシリコン２がｎＭＯＳＦＥＴ領域に残る
ようにフォトレジスト８をｎＭＯＳＦＥＴ領域にのみ形
成し、選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッ
チング除去する（図１０（３））。次に、半導体基板上
にシランを原料にして約５５０℃でシリコン膜を、例え
ば２５０ｎｍの膜厚で成膜する。この成長条件下ではシ
リコン膜の形態はアモルファスであるが、７００℃以上
の熱処理を施すことで、約０．５ｕｍ以上の結晶粒径を
有するポリシリコンに変化する（図１０（４））。
【００２９】次に、図１１（５）に示すように、ｎＭＯ
ＳＦＥＴ領域の結晶粒径の小さいポリシリコン上に形成
された結晶粒径の大きいポリシリコンを化学的物理的研
磨（ＣＭＰ）法により除去する。次に、図１１（６）に
示すように、ゲート部以外をエッチング除去してゲート
電極を形成する。次に、図１１（７）に示すように、ｎ
ＭＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２
０ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入するこ
とでＬＤＤＮ- 層を形成する。さらに、図１１（８）に
示すように、ｐＭＯＳＦＥＴ領域に選択的に、例えばＢ
Ｆ2 を１５ｋｅＶ １×１０14ｃｍ-2の条件でイオン注
入することでＬＤＤＰ- 層を形成する。
ＳＦＥＴ領域の結晶粒径の小さいポリシリコン上に形成
された結晶粒径の大きいポリシリコンを化学的物理的研
磨（ＣＭＰ）法により除去する。次に、図１１（６）に
示すように、ゲート部以外をエッチング除去してゲート
電極を形成する。次に、図１１（７）に示すように、ｎ
ＭＯＳＦＥＴ領域に選択的に、例えばヒ素（Ａｓ）を２
０ｋｅＶ １×１０14ｃｍ-2の条件でイオン注入するこ
とでＬＤＤＮ- 層を形成する。さらに、図１１（８）に
示すように、ｐＭＯＳＦＥＴ領域に選択的に、例えばＢ
Ｆ2 を１５ｋｅＶ １×１０14ｃｍ-2の条件でイオン注
入することでＬＤＤＰ- 層を形成する。
【００３０】次に、図１２（９）に示すように、例えば
１００ｎｍの幅のサイドウォール１３を酸化膜で形成す
る。次に、図１２（１０）に示すように、ｎＭＯＳＦＥ
Ｔ領域に選択的に、例えばヒ素（Ａｓ）を５０ｋｅＶ
３×１０15ｃｍ-2の条件でイオン注入することでＮ+ 層
を形成する。さらに、図１２（１１）に示すように、ｐ
ＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅ
Ｖ ３×１０15ｃｍ-2の条件でイオン注入することでＰ
+ 層を形成する。
１００ｎｍの幅のサイドウォール１３を酸化膜で形成す
る。次に、図１２（１０）に示すように、ｎＭＯＳＦＥ
Ｔ領域に選択的に、例えばヒ素（Ａｓ）を５０ｋｅＶ
３×１０15ｃｍ-2の条件でイオン注入することでＮ+ 層
を形成する。さらに、図１２（１１）に示すように、ｐ
ＭＯＳＦＥＴ領域に選択的に、例えばＢＦ2 を３０ｋｅ
Ｖ ３×１０15ｃｍ-2の条件でイオン注入することでＰ
+ 層を形成する。
【００３１】以下は、従来技術に従い半導体装置を完成
させる。上記実施の形態において、結晶粒径の小さいポ
リシリコンと大きいポリシリコンの形成順序を入れ替え
ても何ら問題はない。
させる。上記実施の形態において、結晶粒径の小さいポ
リシリコンと大きいポリシリコンの形成順序を入れ替え
ても何ら問題はない。
【００３２】
【発明の効果】以上説明したように、この発明は、ｎＭ
ＯＳＦＥＴのゲート電極を結晶粒径の小さいポリシリコ
ンにより構成し、ｐＭＯＳＦＥＴのゲート電極を結晶粒
径の大きいポリシリコンにより構成することにより、Ｎ
+ ゲートのイオン注入不純物チャネリングを防止し、お
よびＰ+ ゲートにおけるボロン（Ｂ）のゲート酸化膜突
き抜けを防止することができる。
ＯＳＦＥＴのゲート電極を結晶粒径の小さいポリシリコ
ンにより構成し、ｐＭＯＳＦＥＴのゲート電極を結晶粒
径の大きいポリシリコンにより構成することにより、Ｎ
+ ゲートのイオン注入不純物チャネリングを防止し、お
よびＰ+ ゲートにおけるボロン（Ｂ）のゲート酸化膜突
き抜けを防止することができる。
【図１】この発明の相補型ＭＯＳ半導体装置の実施の形
態を示す模式図である。
態を示す模式図である。
【図２】ボロンの突き抜けに対するポリシリコンの結晶
粒径依存性を示す図である。
粒径依存性を示す図である。
【図３】ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄ
ｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を調べた結
果を示す図である。
ｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）を調べた結
果を示す図である。
【図４】ｐＭＯＳＦＥＴにストレスを印加した際のしき
い電圧の変動量の時間依存性を示す図である。
い電圧の変動量の時間依存性を示す図である。
【図５】ゲート長が０．３５ｕｍのｎＭＯＳＦＥＴのｓ
ｕｂｔｈｒｅｓｈｏｌｄ特性を示す図である。
ｕｂｔｈｒｅｓｈｏｌｄ特性を示す図である。
【図６】この発明の相補型ＭＯＳ半導体装置の第１の製
造方法を工程順に示した半導体装置の断面図である。
造方法を工程順に示した半導体装置の断面図である。
【図７】この発明の相補型ＭＯＳ半導体装置の第１の製
造方法を工程順に示した半導体装置の断面図である。
造方法を工程順に示した半導体装置の断面図である。
【図８】この発明の相補型ＭＯＳ半導体装置の第１の製
造方法を工程順に示した半導体装置の断面図である。
造方法を工程順に示した半導体装置の断面図である。
【図９】この発明の相補型ＭＯＳ半導体装置の第１の製
造方法を工程順に示した半導体装置の断面図である。
造方法を工程順に示した半導体装置の断面図である。
【図１０】この発明の相補型ＭＯＳ半導体装置の第２の
製造方法を工程順に示した半導体装置の断面図である。
製造方法を工程順に示した半導体装置の断面図である。
【図１１】この発明の相補型ＭＯＳ半導体装置の第２の
製造方法を工程順に示した半導体装置の断面図である。
製造方法を工程順に示した半導体装置の断面図である。
【図１２】この発明の相補型ＭＯＳ半導体装置の第２の
製造方法を工程順に示した半導体装置の断面図である。
製造方法を工程順に示した半導体装置の断面図である。
【図１３】従来の相補型ＭＯＳ半導体装置を示す模式図
である。
である。
【図１４】従来の相補型ＭＯＳ半導体装置の製造方法を
工程順に示した半導体装置の断面図である。
工程順に示した半導体装置の断面図である。
【図１５】従来の相補型ＭＯＳ半導体装置の製造方法を
工程順に示した半導体装置の断面図である。
工程順に示した半導体装置の断面図である。
１ 粒径の大きいポリシリコン ２ 粒径の小さいポリシリコン ４ Ｓｉ基板 ５ フィールド酸化膜 ６ ゲート酸化膜 ７ 窒化膜 ８，９，１０，１１，１２，１４，１５ フォトレジス
ト １３ サイドウォール
ト １３ サイドウォール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/28 H01L 29/43 H01L 29/78 H01L 21/336
Claims (5)
- 【請求項１】ｎＭＯＳＦＥＴのゲート電極は結晶粒径の
小さいポリシリコンから構成され、ｐＭＯＳＦＥＴのゲ
ート電極は結晶粒径の大きいポリシリコンから構成され
ることを特徴とする相補型ＭＯＳ半導体装置。 - 【請求項２】ｎＭＯＳＦＥＴのゲート電極は、ＳｉＨ4
を原料として６００〜６５０℃で成膜することで形成さ
れた、０．１〜０．２ｕｍの結晶粒径の小さいポリシリ
コンから構成され、ｐＭＯＳＦＥＴのゲート電極は、Ｓ
ｉＨ4 を原料にして５５０℃でシリコン膜を成膜し、７
００℃以上の熱処理を施すことで形成された、０．５ｕ
ｍ以上の前記結晶粒径の大きいポリシリコンから構成さ
れることを特徴とする相補型ＭＯＳ半導体装置。 - 【請求項３】相補型ＭＯＳ半導体装置の製造方法におい
て、 ゲート酸化膜上に結晶粒径の小さいポリシリコンを形成
し、 その表面に窒化膜を成膜し第１のフォトレジストをｎＭ
ＯＳＦＥＴ領域にのみ形成し、選択的にｐＭＯＳＦＥＴ
上のポリシリコンをエッチング除去し、 半導体基板上に結晶粒径の大きいポリシリコンを形成
し、 ｐＭＯＳＦＥＴのゲート電極を形成するための第２のフ
ォトレジストを形成し、 前記第２のフォトレジストをマスクにしてエッチング除
去して結晶粒径の大きいポリシリコンからなるｐＭＯＳ
ＦＥＴのゲート電極を形成し、 ｐＭＯＳＦＥＴ領域をマスクし、かつｎＭＯＳＦＥＴ領
域のゲート電極を形成するための第３のフォトレジスト
を形成し、 前記第３のフォトレジストをマスクにしてエッチング除
去して結晶粒径の小さいポリシリコンからなるｎＭＯＳ
ＦＥＴのゲート電極を形成することを特徴とする相補型
ＭＯＳ半導体装置の製造方法。 - 【請求項４】相補型ＭＯＳ半導体装置の製造方法におい
て、 ゲート酸化膜上に結晶粒径の小さいポリシリコンを形成
し、 選択的にｐＭＯＳＦＥＴ上のポリシリコンをエッチング
除去し、 半導体基板上に結晶粒径の大きいポリシリコンを形成
し、 ｎＭＯＳＦＥＴ領域の結晶粒径の小さいポリシリコン上
に形成された結晶粒径の大きいポリシリコンを化学的物
理的研磨法により除去し、 ｐＭＯＳＦＥＴおよびｎＭＯＳＦＥＴのゲート電極部以
外をエッチング除去して、結晶粒径の大きいポリシリコ
ンからなるｐＭＯＳＦＥＴのゲート電極と、結晶粒径の
小さいポリシリコンからなるｎＭＯＳＦＥＴのゲート電
極を形成することを特徴とする相補型ＭＯＳ半導体装置
の製造方法。 - 【請求項５】ＳｉＨ4 を原料として６００〜６５０℃で
成膜することで、０．１〜０．２ｕｍの前記結晶粒径の
小さいポリシリコンを形成し、ＳｉＨ4 を原料にして５
５０℃でシリコン膜を成膜し、７００℃以上の熱処理を
施すことで０．５ｕｍ以上の前記結晶粒径の大きいポリ
シリコンを形成することを特徴とする請求項４または５
に記載の相補型ＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34833298A JP3262090B2 (ja) | 1998-12-08 | 1998-12-08 | 相補型ｍｏｓ半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34833298A JP3262090B2 (ja) | 1998-12-08 | 1998-12-08 | 相補型ｍｏｓ半導体装置および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174136A JP2000174136A (ja) | 2000-06-23 |
| JP3262090B2 true JP3262090B2 (ja) | 2002-03-04 |
Family
ID=18396328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34833298A Expired - Fee Related JP3262090B2 (ja) | 1998-12-08 | 1998-12-08 | 相補型ｍｏｓ半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262090B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2003086708A (ja) | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| KR20040001846A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 듀얼 게이트를 갖는 반도체 소자 제조 방법 |
-
1998
- 1998-12-08 JP JP34833298A patent/JP3262090B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000174136A (ja) | 2000-06-23 |
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