KR20040001846A - 듀얼 게이트를 갖는 반도체 소자 제조 방법 - Google Patents

Abstract

p채널 MOSFET의 붕소(B) 투과 현상을 방지하고 n채널 MOSFET의 폴리실리콘 공핍을 효과적으로 방지하면서 양질의 게이트절연막을 형성하는데 적합한 듀얼 게이트를 갖는 반도체 소자 제조 방법이 개시되어 있는 바, 본 발명은 게이트절연막이 형성된 기판 상에 게이트용으로서 주상 결정 구조의 폴리실리콘막을 형성하는 단계; 선택적으로 이온주입을 행하여 p채널 MOSFET 영역의 상기 주상 결정 구조의 폴리실리콘막을 비정질화하는 단계; 상기 비정질화된 p채널 MOSFET 영역의 실리콘막을 어닐링하여 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막으로 결정화하는 단계; n채널 MOSFET 영역의 주상 결정 구조의 폴리실리콘막과 p채널 MOSFET 영역의 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막에 각기 선택적으로 도핑을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

듀얼 게이트를 갖는 반도체 소자 제조 방법{Method for fabricating semiconductor device with dual gate}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 듀얼 게이트(dual gate) 제조 방법에 관한 것이다.

잘 알려진 바와 같이, CMOS 소자에서 n+ 도핑된 폴리실리콘 게이트전극을 사용하는 p 채널 MOSFET는 실리콘기판 표면 하부로 매립채널(buried channel)이 형성되는데, 이러한 상황하에서는 실리콘기판 표면에 채널이 형성되는 n채널 MOSFET과 p채널 MOSFET간에 문턱전압이 차이가 나게 되어 소자의 설계나 제작에 여러가지 제한 요인이 작용한다. 따라서, n채널 MOSFET의 게이트 폴리실리콘에는 n+ 도핑을 적용하고, p 채널 MOSFET의 게이트 폴리실리콘에는 p+ 도핑을 적용하는 바, 이러한 구조를 통상 듀얼-게이트 구조라 부른다.

듀얼 게이트 적용을 위한 공정에 있어, n채널 MOSFET과 p 채널 MOSFET의 각 게이트전극용 폴리실리콘막은 동시에 증착되고 패터닝되기 때문에, 먼저 비도핑 폴리실리콘을 증착하고 n채널 MOSFET과 p 채널 MOSFET의 각 게이트지역에 서로 다른타입의 불순물을 도핑하기 위하여 선택적 이온주입 공정이 적용된다. 통상적으로, n채널 MOSFET의 게이트 폴리실리콘에는 인(Phosporous, P)을 이온주입하는 방법을 적용하고, p채널 MOSFET의 게이트 폴리실리콘에는 붕소(Boron, B)를 이온주입하는 방법을 적용하고 있다.

한편, 최근 게이트산화막의 두께가 수 나노미터 이하로 얇아지면서 p채널MOSFET 부분에서 붕소(B) 이온이 게이트산화막을 뚫고 확산되는 도펀트 투과(penetration) 현상이 발생하여 실리콘기판의 붕소(B) 농도를 높이는 결과를 초래하고, 트랜지스터 소자의 특성을 변화시키며, 게이트산화막의 신뢰성을 저하시키게 되는 문제점이 있다. 

따라서, 붕소 투과 현상을 방지하기 위하여 게이트 전극으로서 그레인 사이즈가 큰 폴리실리콘(large-grain polysilicon)을 적용하는 방법이 제안되고 있다. 즉, 게이트 폴리실리콘의 그레인 사이즈가 크게 되면, 그에 상응해서 붕소가 게이트산화막 및 기판 방향으로 투과하는 정도가 작기 때문이다.

그러나, 그레인 사이즈가 큰 폴리실리콘을 게이트로 사용하는 경우, n채널 MOSFET 부분에서는 폴리실리콘막과 게이트산화막과의 계면 부근에서의 인(P)의 도핑농도가 낮게 형성됨에 따라, n채널 MOSFET 영역의 폴리실리콘막에 도펀트 공핍(depletion) 현상이 발생하고, 이로 인하여 게이트산화막의 두께 증가 및 트랜지스터 특성의 열화를 초래하게 되는 문제점이 발생하고 있다.

상기한 문제점들 때문에 결국 종래에는 주상(columnar) 결정 구조의 폴리실리콘을 게이트에 사용하면서, p채널 MOSFET 부분에서 붕소(B) 투과 현상을 방지하기 위하여 게이트산화막에 NO/N₂O 어닐링을 하는 방법을 사용하거나 게이트절연층을 SiO₂및 Si₃N₄적층 구조를 사용하기도 한다.

그러나, NO/N₂O 어닐링은 붕소(B) 투과 현상을 방지하는데 한계가 있고 SiO₂또는 Si₃N₄적층 구조는 양질의 게이트절연층을 얻을 수 없다는 문제점이 남게 된다.

본 발명은 p 채널 MOSFET의 붕소(B) 투과 현상을 방지하고 n채널 MOSFET의 폴리실리콘 공핍을 효과적으로 방지하는데 적합한 듀얼 게이트를 갖는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

또한 본 발명의 다른 목적은 p 채널 MOSFET의 붕소(B) 투과 현상을 방지하고 n채널 MOSFET의 폴리실리콘 공핍을 효과적으로 방지하면서 양질의 게이트절연막을 형성하는데 적합한 듀얼 게이트를 갖는 반도체 소자 제조 방법을 제공하는데 있다.

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 듀얼-폴리실리콘 게이트 제조 과정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 반도체 기판

11 : 게이트절연막

12 : 주상 결정 구조의 폴리실리콘막

12A : 비정질화된 실리콘

12B : 재결정화된 그레인 사이즈가 큰 폴리실리콘

13, 15, 17 : 이온주입마스크

14 : 아르곤(Ar) 이온주입

16 : 인(P) 이온주입

18 : 붕소(B) 이온주입

상기 목적을 달성하기 위하여 본 발명은, 게이트절연막이 형성된 기판 상에 게이트용으로서 주상 결정 구조의 폴리실리콘막을 형성하는 단계; 선택적으로 이온주입을 행하여 p채널 MOSFET 영역의 상기 주상 결정 구조의 폴리실리콘막을 비정질화하는 단계; 상기 비정질화된 p채널 MOSFET 영역의 실리콘막을 어닐링하여 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막으로 결정화하는 단계; n채널 MOSFET 영역의 주상 결정 구조의 폴리실리콘막과 p채널 MOSFET 영역의 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막에 각기 선택적으로 도핑을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 듀얼-폴리실리콘 게이트 제조 과정을 나타내는 단면도이다. 도면에서는 n채널 MOSFET 영역(NMOS)과 p채널 MOSFET 영역(PMOS)이 함께 도시되어 있다.

도 1a를 참조하면, 게이트절연막(11)이 형성된 반도체기판(10)상에 통상의 방법에 의해 주상(columnar) 결정 구조의 폴리실리콘막(12)이 증착되어 있다.

게이트절연막(11)은 열산화막, CVD 산화막, 산화질화막 또는 질화막의 그룹으로 부터 선택된 어느하나 또는 이들의 적층 구조가 적용가능한 바, 게이트절연막의 특성을 위해서는 열산화막을 적용하는 것이 바람직하다.

이어서 도 1b를 참조하면, n채널 MOSFET 영역(NMOS)에만 이온주입마스크(12)를 형성하여 p채널 MOSFET 영역(PMOS)의 주상(columnar) 결정 구조의 폴리실리콘막(12)을 오픈 시킨 다음, 원자 사이즈가 상대적으로 큰 Ar이온을 이온주입(14)한다. 이에 의해 p채널 MOSFET 영역의 주상 결정 구조의 폴리실리콘막(12)은 결정이 파괴되어 비정질화(12A) 된다.

테크놀러지에 따라 Ar 이온 주입의 도즈(Dose)가 달라지겠으나, 통상적으로 0.13㎛ 테크놀러지에서는 2000Å 근처의 두께를 갖는 게이트 폴리실리콘이 적용되는 바, 이때 Ar 이온주입시 10E15/㎠ 근처의 도즈를 적용한다.

이어서, 도 1c는 이온주입마스크(13)를 제거한 다음, 어닐링(Annealing)에의해 p채널 MOSFET 영역(PMOS)의 비정질화된 실리콘(12A)이 그레인 사이즈가 큰 폴리실리콘막(12B)으로 재결정화된 상태를 도시하고 있다. 어닐링은 900∼1000℃에서 급속어닐링으로 실시하는 것이 바람직한다.

도 1d를 참조하면, p채널 MOSFET 영역(PMOS)에 이온주입마스크(15)를 씌운 다음, n채널 MOSFET 영역(NMOS)의 주상(columnar) 결정 구조의 폴리실리콘막(12)에 인(P) 이온을 이온주입(16) 한다.

그리고, 도 1e에 도시된 바와 같이 이온주입마스크(15)를 제거한 다음, n채널 MOSFET 영역(NMOS)에 이온주입마스크(17)를 씌운 다음, 드러난 p채널 MOSFET 영역(PMOS)의 그레인 사이즈가 큰 폴리실리콘막(12 B)에 붕소(B) 이온을 이온주입(18) 한다. 상세히는 설명하지 않았지만, 도 1e 단계에서의 붕소(B) 이온주입(18)은 소오스/드레인 형성을 위한 붕소(B) 이온주입과 함께 실시되는 것이 통상적이다.

이상에서 설명한 바와 같이 본 발명은 p채널 MOSFET의 게이트에만 선택적으로 그레인 사이즈가 큰 폴리실리콘을 사용하는 것이 가능하여 p채널 MOSFET에서의 붕소(B) 투과 현상을 방지할 수 있고, n채널 MOSFET의 게이트는 주상 결정 구조의 폴리실리콘이기 때문에 폴리실리콘 도펀트의 공핍이라든가 채널링 현상을 방지할 수 있다. 또한, 붕소 투과를 억제/방지하는 것이 가능하여 게이트 절연막으로서 SiO₂및 Si₃N₄적층 구조를 사용하지 않고 그 특성이 우수한 열산화막만으로 적용하는 것이 가능하다.

상술한 실시예에서는 비정질화를 이온주입이 아르곤(Ar)으로 한정되어 있으나, 게르마늄(Ge) 또는 실리콘(Si) 이온도 사용가능하며, 게이트의 저항(Rs)을 낮추기 위하여 텅스텐실리사이드(WSi₂)와 같은 실리사이드(sillicide)계 또는 텅스텐(W)과 같은 금속물질을 추가로 증착하여 게이트 전극을 형성할 수도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 p채널 MOSFET의 붕소(B) 투과 현상을 방지하고 n채널 MOSFET의 폴리실리콘 공핍을 효과적으로 방지하며, 또한 양질의 열산화막을 게이트절연막으로 적용 가능하여 듀얼 게이트 구조의 반도체 소자 특성을 향상시키는 뛰어난 효과가 있다.

Claims (6)

1. 게이트절연막이 형성된 기판 상에 게이트용으로서 주상 결정 구조의 폴리실리콘막을 형성하는 단계;

   선택적으로 이온주입을 행하여 p채널 MOSFET 영역의 상기 주상 결정 구조의 폴리실리콘막을 비정질화하는 단계;

   상기 비정질화된 p채널 MOSFET 영역의 실리콘막을 어닐링하여 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막으로 결정화하는 단계;

   n채널 MOSFET 영역의 주상 결정 구조의 폴리실리콘막과 p채널 MOSFET 영역의 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막에 각기 선택적으로 도핑을 실시하는 단계

   를 포함하여 이루어지는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.
2. 제1항에 있어서,

   상기 p채널 MOSFET 영역의 상기 주상 결정 구조의 폴리실리콘막을 비정질화하는 단계에서 선택적으로 이온주입되는 이온은 아르곤(Ar), 게르마늄(Ge) 또는 실리콘(Si) 중에서 어느하나인 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.
3. 제1항에 있어서,

   상기 p채널 MOSFET 영역의 그레인 사이즈가 상대적으로 큰 폴리실리실리콘막에 도핑되는 도펀트는 붕소(B) 인 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.
4. 제1항에 있어서,

   상기 n채널 MOSFET 영역의 주상 결정 구조의 폴리실리콘막에 도핑되는 도펀트는 인(P) 인 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.
5. 제2항에 있어서,

   상기 주상 결정 구조의 폴리실리콘막은 2000Å 근처의 두께를 가지며, 상기 아르곤(Ar) 이온주입 도즈는 10E15/㎠ 근처로 실시하고, 상기 어닐링은 900∼1000℃에서 급속 어닐링으로 실시하는 것을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.
6. 제1항에 있어서,

   상기 게이트절연막은 열산화막 임을 특징으로 하는 듀얼 게이트를 갖는 반도체 소자 제조 방법.