JP3262162B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、多層配線を有するＣＭＯＳデバイスに関す
る。
し、特に、多層配線を有するＣＭＯＳデバイスに関す
る。
【０００２】
【従来の技術】半導体装置が微細化するにつれて、配線
ピッチも小さくなり、配線の隣接間距離が短くなり、配
線容量が増加する傾向にある。配線容量が増加すれば、
回路の動作速度が遅くなり、消費電力も大きくなってし
まう。そこで、配線容量低減のために低誘電率膜を用い
ることが有効である。低誘電率膜として、ＳｉＯＦ、Ｈ
ＳＱ（Hydrogen Silsesquioxane）や、ＢＣＢ（Benzo c
yclo-butene）や、有機ＳＯＧ、フッ素化アモルファス
・カーボン等が知られているが、これらの膜は、ポーラ
スであるが故に水分を含みやすいという短所があり、吸
収された水分が、工程中の熱処理や回路動作中に高温に
なることによって、下のトランジスタ、特にゲート酸化
膜まで拡散し、シリコンとゲート酸化膜の界面にトラッ
プ準位を作ったり、ゲート酸化膜中にトラップ準位を作
ったりし、特にＮＭＯＳトランジスタでは、ホットキャ
リア耐性の劣化が顕著になる。
ピッチも小さくなり、配線の隣接間距離が短くなり、配
線容量が増加する傾向にある。配線容量が増加すれば、
回路の動作速度が遅くなり、消費電力も大きくなってし
まう。そこで、配線容量低減のために低誘電率膜を用い
ることが有効である。低誘電率膜として、ＳｉＯＦ、Ｈ
ＳＱ（Hydrogen Silsesquioxane）や、ＢＣＢ（Benzo c
yclo-butene）や、有機ＳＯＧ、フッ素化アモルファス
・カーボン等が知られているが、これらの膜は、ポーラ
スであるが故に水分を含みやすいという短所があり、吸
収された水分が、工程中の熱処理や回路動作中に高温に
なることによって、下のトランジスタ、特にゲート酸化
膜まで拡散し、シリコンとゲート酸化膜の界面にトラッ
プ準位を作ったり、ゲート酸化膜中にトラップ準位を作
ったりし、特にＮＭＯＳトランジスタでは、ホットキャ
リア耐性の劣化が顕著になる。
【０００３】従来、水分のトランジスタへの拡散を防止
する目的で、シリコン窒化膜でトランジスタを覆うこと
が提案されている。従来の半導体装置の断面図を図５に
示す。
する目的で、シリコン窒化膜でトランジスタを覆うこと
が提案されている。従来の半導体装置の断面図を図５に
示す。
【０００４】図５に示す半導体装置では、Ｐウェル領域
１及びＮウェル領域２は浅い溝よりなる素子分離領域３
により分離されており、Ｐウェル領域１及びＮウェル領
域２のそれぞれの上には、薄いゲート酸化膜４を介して
ポリシリコンからなるゲート電極５が形成されている。
ゲート酸化膜４及びゲート電極５の側壁には、ＣＶＤ法
等により形成された酸化膜からなるサイドウォール６が
形成されている。また、Ｐウェル領域１のシリコン基板
表面付近には、Ｎ型のソース・ドレイン領域７Ａが、Ｎ
ウェル領域２のシリコン基板表面付近にはＰ型のソース
・ドレイン領域７Ｂがそれぞれ形成されている。このよ
うにしてＰウェル領域１上にＮＭＯＳトランジスタが形
成され、Ｎウェル領域２上にＰＭＯＳトランジスタが形
成される。これらのトランジスタ上には、例えば常圧Ｃ
ＶＤ法により形成した膜厚約１００ｎｍの第１の酸化膜
８が形成されており、更にその上全面に厚さ５〜２０ｎ
ｍのシリコン窒化膜９が形成されている。このような窒
化膜は、例えば、ジクロロシラン（ＳｉＣｌ2Ｈ2）とア
ンモニア（ＮＨ3）を原料として減圧ＣＶＤ法により形
成される。
１及びＮウェル領域２は浅い溝よりなる素子分離領域３
により分離されており、Ｐウェル領域１及びＮウェル領
域２のそれぞれの上には、薄いゲート酸化膜４を介して
ポリシリコンからなるゲート電極５が形成されている。
ゲート酸化膜４及びゲート電極５の側壁には、ＣＶＤ法
等により形成された酸化膜からなるサイドウォール６が
形成されている。また、Ｐウェル領域１のシリコン基板
表面付近には、Ｎ型のソース・ドレイン領域７Ａが、Ｎ
ウェル領域２のシリコン基板表面付近にはＰ型のソース
・ドレイン領域７Ｂがそれぞれ形成されている。このよ
うにしてＰウェル領域１上にＮＭＯＳトランジスタが形
成され、Ｎウェル領域２上にＰＭＯＳトランジスタが形
成される。これらのトランジスタ上には、例えば常圧Ｃ
ＶＤ法により形成した膜厚約１００ｎｍの第１の酸化膜
８が形成されており、更にその上全面に厚さ５〜２０ｎ
ｍのシリコン窒化膜９が形成されている。このような窒
化膜は、例えば、ジクロロシラン（ＳｉＣｌ2Ｈ2）とア
ンモニア（ＮＨ3）を原料として減圧ＣＶＤ法により形
成される。
【０００５】更にこれらの第１の酸化膜８及びシリコン
窒化膜９を覆ってＢＰＳＧ膜１０が形成され、その上表
面は平坦化されている。ＢＰＳＧ１０の膜厚は、ゲート
電極５表面からＢＰＳＧ１０の表面までの高さが約０．
６μｍとなるように設定される。ＮＭＯＳトランジスタ
上の第１の酸化膜８、シリコン窒化膜９、ＢＰＳＧ１
０、及びＰＭＯＳトランジスタ上の第１の酸化膜８、Ｂ
ＰＳＧ１０には、コンタクト開口部１１が選択的に形成
されており、その内壁に、下から順に例えば膜厚約３０
ｎｍのチタン、膜厚約５０ｎｍの窒化チタンよりなるバ
リアメタル１２がスパッタ法等により形成されており、
コンタクト開口部内部は、タングステン１３で埋設され
ている。このコンタクト開口部１１内のタングステン１
３上やバリアメタル１２上には、例えば下から順に膜厚
約５０ｎｍの窒化チタン１４、膜厚約０．５μｍのＡｌ
Ｃｕ等のアルミニウムを含む合金１５、膜厚５０ｎｍの
窒化チタン１６よりなる第１層配線１７が選択的に存在
する。第１層配線１７上を含む全体に、例えば高密度プ
ラズマＣＶＤ法により形成した膜厚約５０ｎｍのライナ
ー酸化膜１８が存在し、その上を覆って、低誘電率膜１
９が存在し、さらにその上に表面が平坦化されたプラズ
マ酸化膜２０が存在する。これら層間膜の膜厚は、第１
層配線１７（窒化チタン１６）上で約０．６μｍになる
ように設定されている。ここで、低誘電率膜１９として
は、例えば、ＳｉＯＦ、ＨＳＱ（Hydrogen Silsesquiox
ane）や、ＢＣＢ（Benzo cyclo-butene）や、有機ＳＯ
Ｇ、フッ素化アモルファス・カーボン等のいずれでも良
い。プラズマ酸化膜２０、低誘電率膜１９、ライナー酸
化膜１８には、選択的にビア・ホール２１が形成されて
おり、その内壁には、下から順に例えば膜厚約３０ｎｍ
のチタン、膜厚約５０ｎｍの窒化チタンよりなるバリア
メタル２２がスパッタ法等により形成されており、ビア
・ホール２１内部は、タングステン２３で埋設されてい
る。このビア・ホール２１内のタングステン２３上やバ
リアメタル２２上には、例えば下から順に膜厚約５０ｎ
ｍの窒化チタン２４、膜厚約０．５μｍのＡｌＣｕ等の
アルミニウムを含む合金２５、膜厚５０ｎｍの窒化チタ
ン２６よりなる第２層配線２７が選択的に存在する。第
２層配線２７を含む全体を覆って例えば膜厚０．５μｍ
のプラズマＳｉＯＮ等よりなるカバー膜２８が存在す
る。
窒化膜９を覆ってＢＰＳＧ膜１０が形成され、その上表
面は平坦化されている。ＢＰＳＧ１０の膜厚は、ゲート
電極５表面からＢＰＳＧ１０の表面までの高さが約０．
６μｍとなるように設定される。ＮＭＯＳトランジスタ
上の第１の酸化膜８、シリコン窒化膜９、ＢＰＳＧ１
０、及びＰＭＯＳトランジスタ上の第１の酸化膜８、Ｂ
ＰＳＧ１０には、コンタクト開口部１１が選択的に形成
されており、その内壁に、下から順に例えば膜厚約３０
ｎｍのチタン、膜厚約５０ｎｍの窒化チタンよりなるバ
リアメタル１２がスパッタ法等により形成されており、
コンタクト開口部内部は、タングステン１３で埋設され
ている。このコンタクト開口部１１内のタングステン１
３上やバリアメタル１２上には、例えば下から順に膜厚
約５０ｎｍの窒化チタン１４、膜厚約０．５μｍのＡｌ
Ｃｕ等のアルミニウムを含む合金１５、膜厚５０ｎｍの
窒化チタン１６よりなる第１層配線１７が選択的に存在
する。第１層配線１７上を含む全体に、例えば高密度プ
ラズマＣＶＤ法により形成した膜厚約５０ｎｍのライナ
ー酸化膜１８が存在し、その上を覆って、低誘電率膜１
９が存在し、さらにその上に表面が平坦化されたプラズ
マ酸化膜２０が存在する。これら層間膜の膜厚は、第１
層配線１７（窒化チタン１６）上で約０．６μｍになる
ように設定されている。ここで、低誘電率膜１９として
は、例えば、ＳｉＯＦ、ＨＳＱ（Hydrogen Silsesquiox
ane）や、ＢＣＢ（Benzo cyclo-butene）や、有機ＳＯ
Ｇ、フッ素化アモルファス・カーボン等のいずれでも良
い。プラズマ酸化膜２０、低誘電率膜１９、ライナー酸
化膜１８には、選択的にビア・ホール２１が形成されて
おり、その内壁には、下から順に例えば膜厚約３０ｎｍ
のチタン、膜厚約５０ｎｍの窒化チタンよりなるバリア
メタル２２がスパッタ法等により形成されており、ビア
・ホール２１内部は、タングステン２３で埋設されてい
る。このビア・ホール２１内のタングステン２３上やバ
リアメタル２２上には、例えば下から順に膜厚約５０ｎ
ｍの窒化チタン２４、膜厚約０．５μｍのＡｌＣｕ等の
アルミニウムを含む合金２５、膜厚５０ｎｍの窒化チタ
ン２６よりなる第２層配線２７が選択的に存在する。第
２層配線２７を含む全体を覆って例えば膜厚０．５μｍ
のプラズマＳｉＯＮ等よりなるカバー膜２８が存在す
る。
【０００６】
【発明が解決しようとする課題】ところが、本発明者が
検証したところ、ＰＭＯＳトランジスタでは、シリコン
窒化膜を形成するときに第１の酸化膜８の中に取り込ま
れる水素の影響を受け、特に水素が過剰に存在すると、
スロートラップによるＶｔシフトの増加の原因となって
いることを確認した。従って、一旦第１の酸化膜８中に
取り込まれた水素は、後工程の熱処理でできるだけ外方
拡散させる必要がある。
検証したところ、ＰＭＯＳトランジスタでは、シリコン
窒化膜を形成するときに第１の酸化膜８の中に取り込ま
れる水素の影響を受け、特に水素が過剰に存在すると、
スロートラップによるＶｔシフトの増加の原因となって
いることを確認した。従って、一旦第１の酸化膜８中に
取り込まれた水素は、後工程の熱処理でできるだけ外方
拡散させる必要がある。
【０００７】しかしながら、前記した従来技術に示すよ
うに全面に一様に窒化膜を形成してしまうと、十分に水
素を外方拡散させることが難しく、対応しきれないのが
現状である。
うに全面に一様に窒化膜を形成してしまうと、十分に水
素を外方拡散させることが難しく、対応しきれないのが
現状である。
【０００８】本発明では、スロートラップによるＶｔシ
フトの増加を防止したＣＭＯＳデバイスを提供すること
を目的とする。
フトの増加を防止したＣＭＯＳデバイスを提供すること
を目的とする。
【０００９】
【発明を解決するための手段】本発明者の検討によれ
ば、ＰＭＯＳトランジスタにおいては、水分拡散による
シリコンとゲート酸化膜、あるいはゲート酸化膜中のト
ラップ準位によるホットキャリア耐性の劣化よりも、水
素によるＶｔシフトの問題の方がより深刻であることを
見出した。一方、ＮＭＯＳトランジスタでは依然として
水分拡散によるホットキャリア耐性の劣化が深刻であ
る。従って、本発明では、多層配線を有するＣＭＯＳデ
バイスにおいて、ＮＭＯＳ上の１層目配線の下に水分拡
散防止のために用いるシリコン窒化膜が形成されてお
り、該シリコン窒化膜がＰＭＯＳ上の１層目配線の下に
は形成されていないか、ＰＭＯＳトランジスタ上よりも
ＮＭＯＳ上の方を厚くなるように形成することで、ＮＭ
ＯＳトランジスタのホット・キャリア寿命を維持したま
ま、ＰＭＯＳトランジスタのＶｔシフト量を最小にする
ことができる。
ば、ＰＭＯＳトランジスタにおいては、水分拡散による
シリコンとゲート酸化膜、あるいはゲート酸化膜中のト
ラップ準位によるホットキャリア耐性の劣化よりも、水
素によるＶｔシフトの問題の方がより深刻であることを
見出した。一方、ＮＭＯＳトランジスタでは依然として
水分拡散によるホットキャリア耐性の劣化が深刻であ
る。従って、本発明では、多層配線を有するＣＭＯＳデ
バイスにおいて、ＮＭＯＳ上の１層目配線の下に水分拡
散防止のために用いるシリコン窒化膜が形成されてお
り、該シリコン窒化膜がＰＭＯＳ上の１層目配線の下に
は形成されていないか、ＰＭＯＳトランジスタ上よりも
ＮＭＯＳ上の方を厚くなるように形成することで、ＮＭ
ＯＳトランジスタのホット・キャリア寿命を維持したま
ま、ＰＭＯＳトランジスタのＶｔシフト量を最小にする
ことができる。
【００１０】
【発明の実施の形態】図１を用いて説明する。図１は、
本発明になる半導体装置の模式的断面図を示している。
同図において、Ｐウェル領域１、Ｎウェル領域２が浅い
溝よりなる素子分離領域３により分離されており、Ｐウ
ェル領域１、Ｎウェル領域２上には、ゲート酸化膜４、
ポリシリ・ゲート電極５がある。ゲート酸化膜４及びポ
リシリ・ゲート電極５の側壁には、ＣＶＤ法等により形
成された酸化膜よるなるサイドウォール６がある。Ｐウ
ェル領域１のシリコン基板表面付近には、Ｎ型のソース
・ドレイン領域７Ａが、Ｎウェル領域１のシリコン基板
表面付近には、Ｐ型のソース・ドレイン領域７Ｂが形成
されている。Ｐウェル領域１、Ｎ型のソース・ドレイン
領域７Ａ、及びその上のゲート酸化膜４、ポリシリ・ゲ
ート電極５は、ＮＭＯＳトランジスタを形成し、Ｎウェ
ル領域２、Ｐ型のソース・ドレイン領域７Ｂ、及びその
上のゲート酸化膜４、ポリシリ・ゲート電極５は、ＰＭ
ＯＳトランジスタを形成している。また、Ｎ型のソース
・ドレイン領域７Ａ上やＰ型のソース・ドレイン領域７
Ｂ上や、ポリシリ・ゲート電極５上にはチタン・シリサ
イドやコバルト・シリサイド等の電極があってもよい
が、本発明には直接関係ないため、詳しい説明を省略す
る。
本発明になる半導体装置の模式的断面図を示している。
同図において、Ｐウェル領域１、Ｎウェル領域２が浅い
溝よりなる素子分離領域３により分離されており、Ｐウ
ェル領域１、Ｎウェル領域２上には、ゲート酸化膜４、
ポリシリ・ゲート電極５がある。ゲート酸化膜４及びポ
リシリ・ゲート電極５の側壁には、ＣＶＤ法等により形
成された酸化膜よるなるサイドウォール６がある。Ｐウ
ェル領域１のシリコン基板表面付近には、Ｎ型のソース
・ドレイン領域７Ａが、Ｎウェル領域１のシリコン基板
表面付近には、Ｐ型のソース・ドレイン領域７Ｂが形成
されている。Ｐウェル領域１、Ｎ型のソース・ドレイン
領域７Ａ、及びその上のゲート酸化膜４、ポリシリ・ゲ
ート電極５は、ＮＭＯＳトランジスタを形成し、Ｎウェ
ル領域２、Ｐ型のソース・ドレイン領域７Ｂ、及びその
上のゲート酸化膜４、ポリシリ・ゲート電極５は、ＰＭ
ＯＳトランジスタを形成している。また、Ｎ型のソース
・ドレイン領域７Ａ上やＰ型のソース・ドレイン領域７
Ｂ上や、ポリシリ・ゲート電極５上にはチタン・シリサ
イドやコバルト・シリサイド等の電極があってもよい
が、本発明には直接関係ないため、詳しい説明を省略す
る。
【００１１】これらトランジスタ上を覆って、例えば常
圧ＣＶＤにより形成した膜厚約１００ｎｍの第１の酸化
膜８が存在する。ＮＭＯＳトランジスタ（Ｐウェル領域
１の上の領域）上の第１の酸化膜８上には、膜厚１ｎｍ
乃至１０ｎｍのシリコン窒化膜９が形成されており、Ｐ
ＭＯＳトランジスタ（Ｎウェル領域２の上の領域）上の
酸化膜８には、シリコン窒化膜は存在しない。このシリ
コン窒化膜９の形成方法は、例えば、ＳｉＣｌ2Ｈ2及び
ＮＨ3を原料ガスとした、６５０℃乃至８００℃の温度
での減圧ＣＶＤ法である。これら第１の酸化膜８、シリ
コン窒化膜９の上を覆って、ＢＰＳＧ１０が存在し、上
面は平坦化されている。ＢＰＳＧ１０の膜厚は、ポリシ
リ・ゲート電極５表面からＢＰＳＧ１０の表面までの高
さが約０．６μｍとなるように設定される。
圧ＣＶＤにより形成した膜厚約１００ｎｍの第１の酸化
膜８が存在する。ＮＭＯＳトランジスタ（Ｐウェル領域
１の上の領域）上の第１の酸化膜８上には、膜厚１ｎｍ
乃至１０ｎｍのシリコン窒化膜９が形成されており、Ｐ
ＭＯＳトランジスタ（Ｎウェル領域２の上の領域）上の
酸化膜８には、シリコン窒化膜は存在しない。このシリ
コン窒化膜９の形成方法は、例えば、ＳｉＣｌ2Ｈ2及び
ＮＨ3を原料ガスとした、６５０℃乃至８００℃の温度
での減圧ＣＶＤ法である。これら第１の酸化膜８、シリ
コン窒化膜９の上を覆って、ＢＰＳＧ１０が存在し、上
面は平坦化されている。ＢＰＳＧ１０の膜厚は、ポリシ
リ・ゲート電極５表面からＢＰＳＧ１０の表面までの高
さが約０．６μｍとなるように設定される。
【００１２】ＮＭＯＳトランジスタ上の第１の酸化膜
８、シリコン窒化膜９、ＢＰＳＧ１０、及びＰＭＯＳト
ランジスタ上の第１の酸化膜８、ＢＰＳＧ１０には、コ
ンタクト開口部１１が選択的に形成されており、その内
壁に、下から順に例えば膜厚約３０ｎｍのチタン、膜厚
約５０ｎｍの窒化チタンよりなるバリアメタル１２がス
パッタ法等により形成されており、コンタクト開口部内
部は、タングステン１３で埋設されている。このコンタ
クト開口部１１内のタングステン１３上やバリアメタル
１２上には、例えば下から順に膜厚約５０ｎｍの窒化チ
タン１４、膜厚約０．５μｍのＡｌＣｕ等のアルミニウ
ムを含む合金１５、膜厚５０ｎｍの窒化チタン１６より
なる第１層配線１７が選択的に存在する。第１層配線１
７上を含む全体に、例えば高密度プラズマＣＶＤ法によ
り形成した膜厚約５０ｎｍのライナー酸化膜１８が存在
し、その上を覆って、低誘電率膜１９が存在し、さらに
その上に表面が平坦化されたプラズマ酸化膜２０が存在
する。これら層間膜の膜厚は、第１層配線１７（窒化チ
タン１６）上で約０．６μｍになるように設定されてい
る。
８、シリコン窒化膜９、ＢＰＳＧ１０、及びＰＭＯＳト
ランジスタ上の第１の酸化膜８、ＢＰＳＧ１０には、コ
ンタクト開口部１１が選択的に形成されており、その内
壁に、下から順に例えば膜厚約３０ｎｍのチタン、膜厚
約５０ｎｍの窒化チタンよりなるバリアメタル１２がス
パッタ法等により形成されており、コンタクト開口部内
部は、タングステン１３で埋設されている。このコンタ
クト開口部１１内のタングステン１３上やバリアメタル
１２上には、例えば下から順に膜厚約５０ｎｍの窒化チ
タン１４、膜厚約０．５μｍのＡｌＣｕ等のアルミニウ
ムを含む合金１５、膜厚５０ｎｍの窒化チタン１６より
なる第１層配線１７が選択的に存在する。第１層配線１
７上を含む全体に、例えば高密度プラズマＣＶＤ法によ
り形成した膜厚約５０ｎｍのライナー酸化膜１８が存在
し、その上を覆って、低誘電率膜１９が存在し、さらに
その上に表面が平坦化されたプラズマ酸化膜２０が存在
する。これら層間膜の膜厚は、第１層配線１７（窒化チ
タン１６）上で約０．６μｍになるように設定されてい
る。
【００１３】ここで、低誘電率膜１９の例としては、例
えば、ＳｉＯＦ、ＨＳＱ（HydrogenSilsesquioxane）
や、ＢＣＢ（Benzo cyclo-butene）や、有機ＳＯＧ、フ
ッ素化アモルファス・カーボン等のいずれでも良い。
えば、ＳｉＯＦ、ＨＳＱ（HydrogenSilsesquioxane）
や、ＢＣＢ（Benzo cyclo-butene）や、有機ＳＯＧ、フ
ッ素化アモルファス・カーボン等のいずれでも良い。
【００１４】プラズマ酸化膜２０、低誘電率膜１９、ラ
イナー酸化膜１８には、選択的にビア・ホール２１が形
成されており、その内壁には、下から順に例えば膜厚約
３０ｎｍのチタン、膜厚約５０ｎｍの窒化チタンよりな
るバリアメタル２２がスパッタ法等により形成されてお
り、ビア・ホール２１内部は、タングステン２３で埋設
されている。このビア・ホール２１内のタングステン２
３上やバリアメタル２２上には、例えば下から順に膜厚
約５０ｎｍの窒化チタン２４、膜厚約０．５μｍのＡｌ
Ｃｕ等のアルミニウムを含む合金２５、膜厚５０ｎｍの
窒化チタン２６よりなる第２層配線２７が選択的に存在
する。第２層配線２７を含む全体を覆って例えば膜厚
０．５μｍのプラズマＳｉＯＮ等よりなるカバー膜２８
が存在する。
イナー酸化膜１８には、選択的にビア・ホール２１が形
成されており、その内壁には、下から順に例えば膜厚約
３０ｎｍのチタン、膜厚約５０ｎｍの窒化チタンよりな
るバリアメタル２２がスパッタ法等により形成されてお
り、ビア・ホール２１内部は、タングステン２３で埋設
されている。このビア・ホール２１内のタングステン２
３上やバリアメタル２２上には、例えば下から順に膜厚
約５０ｎｍの窒化チタン２４、膜厚約０．５μｍのＡｌ
Ｃｕ等のアルミニウムを含む合金２５、膜厚５０ｎｍの
窒化チタン２６よりなる第２層配線２７が選択的に存在
する。第２層配線２７を含む全体を覆って例えば膜厚
０．５μｍのプラズマＳｉＯＮ等よりなるカバー膜２８
が存在する。
【００１５】この実施形態では、２層の配線を想定した
が、３層以上の多層配線にも適用が可能である。
が、３層以上の多層配線にも適用が可能である。
【００１６】ＮＭＯＳトランジスタ上の第１の酸化膜８
の上にシリコン窒化膜９の膜厚と、ＰＭＯＳトランジス
タ上の第１の酸化膜８の上のシリコン窒化膜の膜厚が異
なっている。この実施形態の場合、ＮＭＯＳトランジス
タ上ではシリコン窒化膜厚は３ｎｍ乃至１０ｎｍ、ＰＭ
ＯＳトランジスタ上では、シリコン窒化膜厚は０ｎｍで
ある。これにより、ＮＭＯＳトランジスタのホット・キ
ャリア耐性向上とＰＭＯＳトランジスタのスロートラッ
プによるＶｔシフトの低減が両立できる。
の上にシリコン窒化膜９の膜厚と、ＰＭＯＳトランジス
タ上の第１の酸化膜８の上のシリコン窒化膜の膜厚が異
なっている。この実施形態の場合、ＮＭＯＳトランジス
タ上ではシリコン窒化膜厚は３ｎｍ乃至１０ｎｍ、ＰＭ
ＯＳトランジスタ上では、シリコン窒化膜厚は０ｎｍで
ある。これにより、ＮＭＯＳトランジスタのホット・キ
ャリア耐性向上とＰＭＯＳトランジスタのスロートラッ
プによるＶｔシフトの低減が両立できる。
【００１７】図４は、本発明の第２の実施形態を説明す
る模式的断面図である。第１の酸化膜８が存在せず、ソ
ース・ドレイン領域７Ａ、７Ｂ上に直接シリコン窒化膜
９が存在している。このとき、シリコン窒化膜９の膜厚
は、ＮＭＯＳ上のほうがＰＭＯＳ上よりも厚く設定さ
れ、例えば、ＮＭＯＳ上で３ｎｍ乃至１０ｎｍ、ＰＭＯ
Ｓ上で１ｎｍ乃至５ｎｍであることが好ましい。この実
施形態では、ソース・ドレイン領域７Ａ、７Ｂ上かつシ
リコン窒化膜９の下に常圧ＣＶＤによる第１の酸化膜８
がないので、第１の実施形態と較べて、この第１の酸化
膜８の中の水分の影響はなくなるため、ＮＭＯＳトラン
ジスタのホット・キャリア耐性、ＰＭＯＳトランジスタ
のＶｔシフト耐性がより向上する。
る模式的断面図である。第１の酸化膜８が存在せず、ソ
ース・ドレイン領域７Ａ、７Ｂ上に直接シリコン窒化膜
９が存在している。このとき、シリコン窒化膜９の膜厚
は、ＮＭＯＳ上のほうがＰＭＯＳ上よりも厚く設定さ
れ、例えば、ＮＭＯＳ上で３ｎｍ乃至１０ｎｍ、ＰＭＯ
Ｓ上で１ｎｍ乃至５ｎｍであることが好ましい。この実
施形態では、ソース・ドレイン領域７Ａ、７Ｂ上かつシ
リコン窒化膜９の下に常圧ＣＶＤによる第１の酸化膜８
がないので、第１の実施形態と較べて、この第１の酸化
膜８の中の水分の影響はなくなるため、ＮＭＯＳトラン
ジスタのホット・キャリア耐性、ＰＭＯＳトランジスタ
のＶｔシフト耐性がより向上する。
【００１８】
【実施例】実施例１ 図２（Ａ）〜（Ｄ）を用いてプロセス・フローを説明す
る。これらは断面図である。
る。これらは断面図である。
【００１９】図２（Ａ）に示すように、半導体基板上に
浅い溝よりなる素子分離領域３を設け、Ｐウェル領域
１、及びＮウェル領域２を、フォト・レジストをマスク
としたイオン注入、及び活性化アニールにより形成す
る。次に、熱酸化法により、ゲート酸化膜４を、約４ｎ
ｍの膜厚に形成し、ゲート電極となるポリシリコンを、
約１５０ｎｍの膜厚だけ形成し、フォト・リソグラフィ
ー工程または、電子ビーム描画により所望のゲート電極
パターンをマスクし、反応性イオンエッチング法により
ゲート電極部以外の部分を除去し、ポリシリ・ゲート電
極５を形成し、酸化膜よりなるサイドウォールをゲート
電極側壁に設け、フォト・レジストをマスクとしたイオ
ン注入法、及び活性化熱処理によりソース・ドレイン領
域７Ａ、７Ｂを形成し、その後、常圧ＣＶＤ法等により
第１の酸化膜８を形成し、全体にシリコン窒化膜９を、
１乃至１０ｎｍの膜厚だけ、例えば、ＳｉＣｌ2Ｈ2及び
ＮＨ3を原料ガスとした、６５０℃乃至８００℃の温度
での減圧ＣＶＤ法である。
浅い溝よりなる素子分離領域３を設け、Ｐウェル領域
１、及びＮウェル領域２を、フォト・レジストをマスク
としたイオン注入、及び活性化アニールにより形成す
る。次に、熱酸化法により、ゲート酸化膜４を、約４ｎ
ｍの膜厚に形成し、ゲート電極となるポリシリコンを、
約１５０ｎｍの膜厚だけ形成し、フォト・リソグラフィ
ー工程または、電子ビーム描画により所望のゲート電極
パターンをマスクし、反応性イオンエッチング法により
ゲート電極部以外の部分を除去し、ポリシリ・ゲート電
極５を形成し、酸化膜よりなるサイドウォールをゲート
電極側壁に設け、フォト・レジストをマスクとしたイオ
ン注入法、及び活性化熱処理によりソース・ドレイン領
域７Ａ、７Ｂを形成し、その後、常圧ＣＶＤ法等により
第１の酸化膜８を形成し、全体にシリコン窒化膜９を、
１乃至１０ｎｍの膜厚だけ、例えば、ＳｉＣｌ2Ｈ2及び
ＮＨ3を原料ガスとした、６５０℃乃至８００℃の温度
での減圧ＣＶＤ法である。
【００２０】次に、図２（Ｂ）に示すように、フォト・
リソグラフィー工程及び反応性イオンエッチングにより
ＰＭＯＳトランジスタ上のシリコン窒化膜９を選択的に
除去する。
リソグラフィー工程及び反応性イオンエッチングにより
ＰＭＯＳトランジスタ上のシリコン窒化膜９を選択的に
除去する。
【００２１】次に、図２（Ｃ）に示すように、ＢＰＳＧ
１０を、例えば１．４μｍの膜厚に常圧ＣＶＤ法により
形成し、化学的機械的研磨（ＣＭＰ）により、ポリシリ
・ゲート電極５上で全体の膜厚が約０．６μｍとなるよ
うに平坦化する。続いて、コンタクト開口部１１をフォ
ト・リソグラフィー工程及び反応性イオンエッチングに
より形成し、膜厚３０ｎｍのチタン、膜厚５０ｎｍの窒
化チタンよりなるバリアメタル１２をスパッタ法で形成
する。次に、タングステン１３を、減圧ＣＶＤ法により
約０．５μｍの膜厚だけ形成し、ＣＭＰによりコンタク
ト開口部１１内以外の部分のタングステン、及びＢＰＳ
Ｇ１０の表面のバリアメタル１２を除去する。次に、膜
厚約５０ｎｍの窒化チタン、膜厚約０．５μｍのアルミ
ニウムを含む合金１５、膜厚約５０ｎｍの窒化チタンを
順次スパッタ法により形成し、フォト・リソグラフィー
工程及び反応性イオンエッチングにより所望の領域を残
し、第１層配線８とする。
１０を、例えば１．４μｍの膜厚に常圧ＣＶＤ法により
形成し、化学的機械的研磨（ＣＭＰ）により、ポリシリ
・ゲート電極５上で全体の膜厚が約０．６μｍとなるよ
うに平坦化する。続いて、コンタクト開口部１１をフォ
ト・リソグラフィー工程及び反応性イオンエッチングに
より形成し、膜厚３０ｎｍのチタン、膜厚５０ｎｍの窒
化チタンよりなるバリアメタル１２をスパッタ法で形成
する。次に、タングステン１３を、減圧ＣＶＤ法により
約０．５μｍの膜厚だけ形成し、ＣＭＰによりコンタク
ト開口部１１内以外の部分のタングステン、及びＢＰＳ
Ｇ１０の表面のバリアメタル１２を除去する。次に、膜
厚約５０ｎｍの窒化チタン、膜厚約０．５μｍのアルミ
ニウムを含む合金１５、膜厚約５０ｎｍの窒化チタンを
順次スパッタ法により形成し、フォト・リソグラフィー
工程及び反応性イオンエッチングにより所望の領域を残
し、第１層配線８とする。
【００２２】次に、図２（Ｄ）に示すように、第１層配
線１７上を含む全体に、例えば高密度プラズマＣＶＤ法
により膜厚約５０ｎｍのライナー酸化膜１８を形成し、
その上に、低誘電率膜１９を形成し、さらにその上にプ
ラズマ酸化膜２０を膜厚約１．４μｍ形成し、ＣＭＰに
より所望の膜厚とする。この場合、第１層配線１７上で
約０．６μｍとなるようにする。次に、フォト・リソグ
ラフィー工程及び反応性イオンエッチングによりビア・
ホール２１を開口し、膜厚３０ｎｍのチタン、膜厚５０
ｎｍの窒化チタンよりなるバリアメタル１２をスパッタ
法で形成し、タングステン２３を、減圧ＣＶＤ法により
約０．５μｍの膜厚だけ形成し、ＣＭＰによりビア・ホ
ール２１内以外の部分のタングステン、及びプラズマ酸
化膜２０の表面のバリアメタル２２を除去する。次に、
膜厚約５０ｎｍの窒化チタン２４、膜厚約０．５μｍの
アルミニウムを含む合金２５、膜厚約５０ｎｍの窒化チ
タン２６を順次スパッタ法により形成し、フォト・リソ
グラフィー工程及び反応性イオンエッチングにより所望
の領域を残し、第２層配線２７とする。ここで、低誘電
率膜１９の例としては、例えば、ＨＳＱ（Hydrogen Sil
sesquioxane）や、ＢＣＢ（Benzo cyclo-butene）や、
有機ＳＯＧ、フッ素化アモルファス・カーボン等のいず
れかである。同様の工程を繰り返すことにより、所望の
配線層を形成する。最上層の配線（この例では、第２層
配線２７）を含む全体を覆って例えば膜厚０．５μｍの
プラズマＳｉＯＮ等よりなるカバー膜２８を形成するこ
とにより第１の実施例の構造が完成する。
線１７上を含む全体に、例えば高密度プラズマＣＶＤ法
により膜厚約５０ｎｍのライナー酸化膜１８を形成し、
その上に、低誘電率膜１９を形成し、さらにその上にプ
ラズマ酸化膜２０を膜厚約１．４μｍ形成し、ＣＭＰに
より所望の膜厚とする。この場合、第１層配線１７上で
約０．６μｍとなるようにする。次に、フォト・リソグ
ラフィー工程及び反応性イオンエッチングによりビア・
ホール２１を開口し、膜厚３０ｎｍのチタン、膜厚５０
ｎｍの窒化チタンよりなるバリアメタル１２をスパッタ
法で形成し、タングステン２３を、減圧ＣＶＤ法により
約０．５μｍの膜厚だけ形成し、ＣＭＰによりビア・ホ
ール２１内以外の部分のタングステン、及びプラズマ酸
化膜２０の表面のバリアメタル２２を除去する。次に、
膜厚約５０ｎｍの窒化チタン２４、膜厚約０．５μｍの
アルミニウムを含む合金２５、膜厚約５０ｎｍの窒化チ
タン２６を順次スパッタ法により形成し、フォト・リソ
グラフィー工程及び反応性イオンエッチングにより所望
の領域を残し、第２層配線２７とする。ここで、低誘電
率膜１９の例としては、例えば、ＨＳＱ（Hydrogen Sil
sesquioxane）や、ＢＣＢ（Benzo cyclo-butene）や、
有機ＳＯＧ、フッ素化アモルファス・カーボン等のいず
れかである。同様の工程を繰り返すことにより、所望の
配線層を形成する。最上層の配線（この例では、第２層
配線２７）を含む全体を覆って例えば膜厚０．５μｍの
プラズマＳｉＯＮ等よりなるカバー膜２８を形成するこ
とにより第１の実施例の構造が完成する。
【００２３】このように形成したＣＭＯＳデバイスにつ
いて、ＮＭＯＳトランジスタにおけるホット・キャリア
寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト量
について、窒化膜９の膜厚をそれぞれ変えて測定した。
図３は、ＮＭＯＳトランジスタにおけるホット・キャリ
ア寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト
量の、シリコン窒化膜９の膜厚との関係をプロットした
グラフである。ここで、トランジスタのゲート長は０．
１８μｍ、ゲート幅は１０μｍ、配線層は３層、ゲート
酸化膜厚は４ｎｍ、第１の酸化膜厚は１００ｎｍであ
る。
いて、ＮＭＯＳトランジスタにおけるホット・キャリア
寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト量
について、窒化膜９の膜厚をそれぞれ変えて測定した。
図３は、ＮＭＯＳトランジスタにおけるホット・キャリ
ア寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト
量の、シリコン窒化膜９の膜厚との関係をプロットした
グラフである。ここで、トランジスタのゲート長は０．
１８μｍ、ゲート幅は１０μｍ、配線層は３層、ゲート
酸化膜厚は４ｎｍ、第１の酸化膜厚は１００ｎｍであ
る。
【００２４】ＮＭＯＳトランジスタのホット・キャリア
寿命は、室温で、ストレス条件として、ゲート電圧・・
・基板電圧が最高の値となるように印加し、イオンリバ
ースが１０％劣化するまでの時間で評価した。ＰＭＯＳ
トランジスタにおけるＶｔシフトは、ゲート電圧２．０
Ｖ、温度１７５℃で、１０００時間後の閾値電圧Ｖｔの
変化をプロットしたものである。
寿命は、室温で、ストレス条件として、ゲート電圧・・
・基板電圧が最高の値となるように印加し、イオンリバ
ースが１０％劣化するまでの時間で評価した。ＰＭＯＳ
トランジスタにおけるＶｔシフトは、ゲート電圧２．０
Ｖ、温度１７５℃で、１０００時間後の閾値電圧Ｖｔの
変化をプロットしたものである。
【００２５】図３から、ＮＭＯＳトランジスタのホット
・キャリア寿命はシリコン窒化膜厚が１ｎｍ乃至１０ｎ
ｍのときに最も長くなり、ＰＭＯＳトランジスタのＶｔ
シフト量は、０ｎｍのときに最も少なくなることがわか
る。
・キャリア寿命はシリコン窒化膜厚が１ｎｍ乃至１０ｎ
ｍのときに最も長くなり、ＰＭＯＳトランジスタのＶｔ
シフト量は、０ｎｍのときに最も少なくなることがわか
る。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
ＮＭＯＳトランジスタのホット・キャリア寿命を維持し
たまま、ＰＭＯＳトランジスタのＶｔシフト量を最小に
することができる。
ＮＭＯＳトランジスタのホット・キャリア寿命を維持し
たまま、ＰＭＯＳトランジスタのＶｔシフト量を最小に
することができる。
【図１】本発明の一実施形態になるＣＭＯＳデバイスの
模式的断面図である。
模式的断面図である。
【図２】図１のＣＭＯＳデバイスの製造方法を説明する
工程断面図である。
工程断面図である。
【図３】ＮＭＯＳトランジスタにおけるホット・キャリ
ア寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト
量の、シリコン窒化膜９の膜厚との関係をプロットした
グラフである。
ア寿命、及びＰＭＯＳトランジスタにおけるＶｔシフト
量の、シリコン窒化膜９の膜厚との関係をプロットした
グラフである。
【図４】本発明の他の実施形態になるＣＭＯＳデバイス
の模式的断面図である。
の模式的断面図である。
【図５】従来のＣＭＯＳデバイスの模式的断面図であ
る。
る。
【符号の説明】 １ Ｐウェル領域 ２ Ｎウェル領域 ３ 素子分離領域 ４ ゲート酸化膜 ５ ポリシリ・ゲート電極 ６ サイドウォール ７Ａ，７Ｂ ソース・ドレイン領域 ８ 第１の酸化膜 ９ シリコン窒化膜 １０ ＢＰＳＧ膜 １１ コンタクト開口 １２、２２ バリアメタル １３、２３ タングステンプラグ １４、１６、２４、２６ 窒化チタン １５、２５ アルミニウムを含む合金 １７ 第１層配線 １８ ライナー酸化膜 １９ 低誘電率膜 ２０ プラズマ酸化膜 ２１ ビア・ホール ２７ 第２層配線 ２８ カバー膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/768 H01L 29/78 H01L 21/336
Claims (5)
- 【請求項１】 多層配線を有するＣＭＯＳデバイスにお
いて、ＮＭＯＳ上の１層目配線の下に水分拡散防止のた
めに用いるシリコン窒化膜が形成されており、該シリコ
ン窒化膜がＰＭＯＳ上の１層目配線の下には形成されて
いないか、ＰＭＯＳトランジスタ上よりもＮＭＯＳトラ
ンジスタ上の方が厚く形成されていることを特徴とする
半導体装置。 - 【請求項２】 前記シリコン窒化膜はトランジスタ上に
形成された酸化膜を介して形成されていることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記ＰＭＯＳトランジスタ上には、前記
シリコン窒化膜が形成されておらず、ＮＭＯＳトランジ
スタ上のシリコン窒化膜の膜厚が、１乃至１０ｎｍであ
ることを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記シリコン窒化膜はトランジスタ上に
直接形成されていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項５】 前記シリコン窒化膜の膜厚は、ＰＭＯＳ
トランジスタ上で１乃至５ｎｍ、ＮＭＯＳトランジスタ
上で３乃至１０ｎｍであることを特徴とする請求項４に
記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP35484698A JP3262162B2 (ja) | 1998-12-14 | 1998-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35484698A JP3262162B2 (ja) | 1998-12-14 | 1998-12-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183182A JP2000183182A (ja) | 2000-06-30 |
| JP3262162B2 true JP3262162B2 (ja) | 2002-03-04 |
Family
ID=18440311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35484698A Expired - Fee Related JP3262162B2 (ja) | 1998-12-14 | 1998-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262162B2 (ja) |
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| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP3737045B2 (ja) * | 2001-11-13 | 2006-01-18 | 株式会社リコー | 半導体装置 |
| JP4384988B2 (ja) * | 2002-11-25 | 2009-12-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 歪みＦｉｎＦＥＴＣＭＯＳデバイス構造 |
| KR101025761B1 (ko) | 2004-03-30 | 2011-04-04 | 삼성전자주식회사 | 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법 |
| JP4567396B2 (ja) * | 2004-08-10 | 2010-10-20 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| JP4575079B2 (ja) * | 2004-08-10 | 2010-11-04 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| JP5774921B2 (ja) | 2011-06-28 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及び電子装置 |
-
1998
- 1998-12-14 JP JP35484698A patent/JP3262162B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000183182A (ja) | 2000-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |