JP5194743B2

JP5194743B2 - 半導体装置の製造方法

Info

Publication number: JP5194743B2
Application number: JP2007306355A
Authority: JP
Inventors: 創倉田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-11-27
Filing date: 2007-11-27
Publication date: 2013-05-08
Anticipated expiration: 2027-11-27
Also published as: JP2009130284A

Description

本発明は半導体装置の製造方法に関し、特に、歪み技術を利用した半導体装置の製造方法に関する。

最先端の高性能ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）は、サーバなどのプロセッサなどにおいて利用されている。近年、さらなる性能向上のために、ＭＯＳＦＥＴのチャネルに歪みをかけて、キャリアの移動度を向上する技術が用いられている（たとえば、特許文献１参照）。

その１つとして、ストレスメモリー効果（ストレスメモライゼイション、ポリゲートストレス効果などと呼ばれる場合もある）が知られている。
ストレスメモリー効果は、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）のチャネルの深さ方向（チャネル長方向に垂直な方向）の圧縮歪みを与える技術である。この技術では、イオン注入によりゲート電極（ポリシリコン）をアモルファス化し、ゲート電極を、引っ張り歪みをもつ膜で覆う。ここで、アニールすることでポリシリコンの再結晶化が起こり、それとともに体積膨張が起こり、チャネルの深さ方向に圧縮歪みが生じる。

図３乃至図５は、ストレスメモリー効果を実現する従来の半導体装置の製造方法の各工程における断面図である。
まず、図３（Ａ）に示すように、シリコン基板５０に絶縁膜が充填されたＳＴＩ（Shallow Trench Isolation）５１を形成し、ｎＭＯＳ形成領域５２ａとｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）形成領域５２ｂを画定した後、ｎＭＯＳ形成領域５２ａにｐウェル５３ａ、ｐＭＯＳ形成領域５２ｂにｎウェル５３ｂを形成する。そして、各領域にゲート絶縁膜５４ａ，５４ｂ、ゲート電極５５ａ，５５ｂ及び側壁絶縁膜５６ａ，５６ｂを形成する。その後、ｎＭＯＳ形成領域５２ａ上を覆うようなフォトレジストマスク５８を形成し、ｐＭＯＳ形成領域５２ｂにイオン注入を施し、ソース／ドレイン領域５７ｂを形成する。

次に、図３（Ｂ）に示すように、フォトレジストマスク５８を除去した後、今度はｐＭＯＳ形成領域５２ｂ上を覆うようなフォトレジストマスク５９を形成し、ｎＭＯＳ形成領域５２ａにイオン注入を施し、ソース／ドレイン領域５７ａを形成する。このとき、ゲート電極５５ａをアモルファス化させる。

フォトレジストマスク５９を除去した後は、図４（Ａ）に示すように、シリコン基板５０上に、ゲートを覆うように引っ張り歪みをもつキャップ膜６０を形成する。そして、フォトレジストマスク６１をｎＭＯＳ形成領域５２ａ上に形成し、図４（Ｂ）に示すようにｐＭＯＳ形成領域５２ｂ上のキャップ膜６０を除去する。

次に、図５（Ａ）に示すように、フォトレジストマスク６１を除去した後、活性化アニールを行う。このとき、アモルファス化されたゲート電極５５ａが再結晶化するとともに、体積膨張が起こる。ゲート電極５５ａは、引っ張り歪みをもつキャップ膜６０で覆われているので、ゲート絶縁膜５４ａ下のチャネルの深さ方向に圧縮歪みが加えられる。

このような圧縮歪みは、図５（Ｂ）のようにキャップ膜６０を除去した後も保持される。
その後は、ｎＭＯＳ形成領域５２ａに引っ張り歪み膜、ｐＭＯＳ形成領域５２ｂに圧縮歪み膜を形成することで、さらにチャネル移動度の向上を図ったり、シリサイド化を行わない領域（たとえば、抵抗素子として用いる場合）に、シリサイドブロック膜の形成などを行う。

従来では、上記のような工程によって、ｎＭＯＳのチャネルに対して、チャネル深さ方向の圧縮歪みを加え、移動度の向上を図っていた。
なお、ｎＭＯＳと異なり、ｐＭＯＳ側では、チャネルの深さ方向の圧縮歪みは性能を劣化させるので、アニール前にｐＭＯＳ形成領域５２ｂのキャップ膜６０を除去することで、キャップ膜６０によって圧縮歪みが生じることを抑制している。
特開２００７−１２９２２３号公報

しかし、従来の半導体装置の製造方法では、工程が多くコストがかかるとともに、ＭＯＳＦＥＴの活性領域が露出する工程が多く、フォトレジストマスクの剥離工程やキャップ膜の剥離工程などの際に、薬液などで活性領域にダメージを与え、性能の劣化を招いてしまうという問題があった。

上記の点を鑑みて、本発明者は、歪み技術を利用した性能のよい半導体装置を低コストで製造可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、以下のような半導体装置の製造方法が提供される。この半導体装置の製造方法は、シリコン基板上のｎチャネル型ＭＯＳＦＥＴを形成する第１領域及びｐチャネル型ＭＯＳＦＥＴを形成する第２領域にそれぞれゲート電極を形成する工程と、前記第２領域を覆い、前記第１領域を開口するように第１のフォトレジストマスクを形成して、イオン注入により前記第１領域の前記ｎチャネル型ＭＯＳＦＥＴのソースまたはドレイン領域を形成するとともに、前記ゲート電極をアモルファス化する工程と、前記第１のフォトレジストマスクを除去した後に、前記シリコン基板上に、前記第１領域及び前記第２領域の前記ゲート電極を覆うように、引っ張り歪み膜を形成する工程と、前記第１領域を覆い、前記第２領域を開口するように第２のフォトレジストマスクを形成し、前記第２領域の前記引っ張り歪み膜に不純物をイオン注入する工程と、前記第２のフォトレジストマスクを除去した後に、アニール処理を行い、前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極下のチャネルに対し、チャネル深さ方向の圧縮歪みを加える工程と、を有する。

歪み技術を利用した半導体装置を少ない工程で製造できる。また、活性領域の露出を抑え、活性領域が薬液などでダメージを受けることを防止でき、性能の劣化を抑えることができる。

以下、本実施の形態を図面を参照して詳細に説明する。
図１及び図２は、本実施の形態の半導体装置の製造方法の各工程における断面図である。

まず、図１（Ａ）に示すように、シリコン基板１０に絶縁膜が充填されたＳＴＩ１１を形成し、ｎＭＯＳ形成領域１２ａとｐＭＯＳ形成領域１２ｂを画定した後、ｎＭＯＳ形成領域１２ａにｐウェル１３ａ、ｐＭＯＳ形成領域１２ｂにｎウェル１３ｂを形成する。そして、各領域にゲート絶縁膜１４ａ，１４ｂ、ゲート電極１５ａ，１５ｂ及び側壁絶縁膜１６ａ，１６ｂを形成する。ゲート絶縁膜１４ａ，１４ｂ及びゲート電極１５ａ，１５ｂは、たとえば、熱酸化により、シリコン酸化膜を１〜５ｎｍ程度形成し、その上に、ＣＶＤ（Chemical Vapor Deposition）により、ポリシリコンを、たとえば、５０〜２００ｎｍ程度堆積させ、その後、ゲート部以外の場所はエッチングして除去することで形成する。側壁絶縁膜１６ａ，１６ｂは、酸化膜を、たとえば、５〜６０ｎｍ堆積し、エッチングすることで形成する。

その後、ｐＭＯＳ形成領域１２ｂ上を覆い、ｎＭＯＳ形成領域１２ａを開口するようなフォトレジストマスク１８を形成し、ｎＭＯＳ形成領域１２ａにイオン注入を施し、ソース／ドレイン領域１７ａを形成する。

このときのイオン注入は、ｎＭＯＳ形成領域１２ａのゲート電極１５ａをアモルファス化できるような高いドーズ量で行う。アモルファス化するためには、たとえば、１×１０¹⁵〜５×１０¹⁶ｃｍ^-2で行うことが好ましい。注入するイオンとしては、砒素（Ａｓ）、リン（Ｐ）などがあり、たとえば、加速電圧は、１〜１０ｋｅＶで行う。

なお、エクステンション領域などについては図示を省略している。
次に、フォトレジストマスク１８を除去した後、図１（Ｂ）に示すように、引っ張り歪みを有するキャップ膜１９を、たとえば、プラズマＣＶＤにより、４００〜６００℃で、ゲート電極１５ａ，１５ｂを覆うように、１０〜２００ｎｍ程度形成する。

このキャップ膜１９は、たとえば、引っ張り歪みを有するシリコン窒化膜であり、ヤング率１〜３ＧＰａ程度のものを用いる。
次に、図１（Ｃ）に示すように、ｎＭＯＳ形成領域１２ａを覆い、ｐＭＯＳ形成領域１２ｂを開口するようにフォトレジストマスク２０を形成し、ｐＭＯＳ形成領域１２ｂのキャップ膜１９上から、イオン注入を行い、ｐＭＯＳのソース／ドレイン領域１７ｂを形成する。このイオン注入により、ｐＭＯＳ形成領域１２ｂのキャップ膜１９にも不純物が導入され、歪みが緩和される。

なお、このときのイオン注入は、歪みの緩和を考慮すると、たとえば、１×１０¹⁵〜５×１０¹⁶ｃｍ^-2で行うことが好ましい。注入するイオンとしては、ボロン（Ｂ）、フッ化ボロン（ＢＦ₂）などがあり、加速電圧は、たとえば１〜１０ｋｅＶで行う。

その後、図２（Ａ）に示すように、フォトレジストマスク２０を除去し、９００〜１１００℃で、１〜３０ｓｅｃのアニール処理を行い、ソース／ドレイン領域１７ａ，１７ｂの不純物の活性化を行う。

このとき、ｎＭＯＳ形成領域１２ａのゲート電極１５ａはアモルファス状態から再結晶化し、体積膨張する。そして、キャップ膜１９の歪みの影響でゲート電極１５ａ下のチャネルに対して、チャネル深さ方向の強い圧縮歪みが加えられる。一方で、ｐＭＯＳ形成領域１２ａでは、キャップ膜１９の歪みは緩和されているので、チャネル深さ方向の圧縮歪みの印加は抑制される。

その後、ＭＯＳＦＥＴをロジックトランジスタとして用いる場合、ソース／ドレイン領域１７ａ，１７ｂにシリサイドを形成することが行われるが、ＭＯＳＦＥＴを抵抗素子や入出力素子として用いる場合、シリサイドを形成しない領域をシリサイドブロック膜で覆う必要がある。本実施の形態の半導体装置の製造方法では、図２（Ｂ）に示すように、シリサイドを形成しない領域にキャップ膜１９を残すことで、キャップ膜１９を、シリサイドブロック膜として用いることができ、新たにシリサイドブロック膜を形成する必要がない。

その後は、図示を省略するが、ｎＭＯＳ形成領域１２ａ上には、引っ張り歪み膜を形成してチャネル方向の引っ張り歪みを加え、ｐＭＯＳ形成領域１２ｂ上には、圧縮歪み膜を形成してチャネル方向の圧縮歪みを加えることで、キャリアの移動度をさらに向上させる工程を行ったり、通常の配線工程などを行うことで、高性能なＣＭＯＳ（Complementary MOS）を有した半導体装置を完成させる。

上記のように、本実施の形態の半導体装置の製造方法によれば、ストレスメモリー効果を有する半導体装置を少ない工程で製造できる。また、ｐＭＯＳ形成領域１２ｂのキャップ膜１９を剥離せずにソース／ドレイン領域１７ｂを形成するので、活性領域の露出がなく、活性領域へのダメージを抑えることができ、性能の劣化を抑えることができる。

本実施の形態の半導体装置の製造方法の各工程における断面図（その１）である。本実施の形態の半導体装置の製造方法の各工程における断面図（その２）である。ストレスメモリー効果を実現する従来の半導体装置の製造方法の各工程における断面図（その１）である。ストレスメモリー効果を実現する従来の半導体装置の製造方法の各工程における断面図（その２）である。ストレスメモリー効果を実現する従来の半導体装置の製造方法の各工程における断面図（その３）である。

符号の説明

１０シリコン基板
１１ＳＴＩ
１２ａｎＭＯＳ形成領域
１２ｂｐＭＯＳ形成領域
１３ａｐウェル
１３ｂｎウェル
１４ａ，１４ｂゲート絶縁膜
１５ａ，１５ｂゲート電極
１６ａ，１６ｂ側壁絶縁膜
１７ａ，１７ｂソース／ドレイン領域
１８，２０フォトレジストマスク
１９キャップ膜

Claims

シリコン基板上のｎチャネル型ＭＯＳＦＥＴを形成する第１領域及びｐチャネル型ＭＯＳＦＥＴを形成する第２領域にそれぞれゲート電極を形成する工程と、
前記第２領域を覆い、前記第１領域を開口するように第１のフォトレジストマスクを形成して、イオン注入により前記第１領域の前記ｎチャネル型ＭＯＳＦＥＴのソース及びドレイン領域を形成するとともに、前記ゲート電極をアモルファス化する工程と、
前記第１のフォトレジストマスクを除去した後に、前記シリコン基板上に、前記第１領域及び前記第２領域の前記ゲート電極を覆うように、引っ張り歪み膜を形成する工程と、
前記引っ張り歪み膜上に前記第１領域を覆い、前記第２領域を開口するように第２のフォトレジストマスクを形成する工程と、
前記フォトレジストマスクをマスクとして、前記第２領域の前記引っ張り歪み膜に不純物をイオン注入するとともに、前記引っ張り歪み膜を介して前記第２領域の前記シリコン基板に前記不純物を注入し、前記第２領域の前記ｐチャネル型ＭＯＳＦＥＴのソース及びドレイン領域を形成する工程と、
前記第２のフォトレジストマスクを除去した後に、アニール処理を行い、前記ｎチャネル型ＭＯＳＦＥＴの前記ゲート電極を結晶化させる工程と、
を有することを特徴とする半導体装置の製造方法。
前記アニール処理を行う工程の後に、残存する前記引っ張り歪み膜を用いて、シリサイドブロック用の膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記アニール処理を行う工程の後に、前記引っ張り歪み膜を除去する工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。