JP2011049500A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 マスク工程数を低減可能な半導体装置の製造方法を提供する。
【解決手段】
CMOS製造プロセスにおいて、NMOS及びPMOSの形成領域のゲート電極の加工を共通のマスクパターンを用いて同時に行い、ゲート電極を加工後、各NMOS及びPMOSの形成領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を、ゲート電極をマスクとする共通のマスクパターンを用いて行なうことでマスク工程数を低減する。
【選択図】 図3
【解決手段】
CMOS製造プロセスにおいて、NMOS及びPMOSの形成領域のゲート電極の加工を共通のマスクパターンを用いて同時に行い、ゲート電極を加工後、各NMOS及びPMOSの形成領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を、ゲート電極をマスクとする共通のマスクパターンを用いて行なうことでマスク工程数を低減する。
【選択図】 図3
Description
本発明は、半導体装置の製造方法に関し、特に、CMOS製造プロセスにおけるマスク工程を削減する方法に関する。
CMOS製造プロセスにおいて、半導体基板上にゲート電極を加工し、並びに、ウェル、及び、ソース・ドレイン領域をイオン注入により形成する際のマスク工程を削減する方法としては以下に示す方法が従来用いられている。
特許文献1に開示されている方法を図1に示す。先ず、NMOSトランジスタの形成領域(NMOS領域)にPウェル101を形成し、PMOSトランジスタの形成領域(PMOS領域)にNウェル102を形成し、NMOS領域及びPMOS領域内のゲート絶縁膜103上に、夫々、ゲート電極104a及び104bを加工する(図1(a))。その後、全面にN型の不純物をイオン注入する。これによりN型のソース・ドレイン領域105aがPウェル内に形成されるが、同時に、N型の不純物領域105bが、Nウェル内のソース・ドレイン領域が形成される領域に形成される。
その後、NMOS領域をマスクし、PMOS領域のみにP型の不純物をイオン注入する。これによりP型のソース・ドレイン領域106がPウェル内に形成され、図1(c)に示されるように、MOSトランジスタがNMOS領域及びPMOS領域夫々に形成される。
次に、特許文献2に開示されている方法を図2に示す。先ず、NMOS領域にPウェル201を形成し、PMOS領域にNウェル202を形成し、ゲート絶縁膜203上に全面にゲート電極材料204を堆積する(図2(a))。その後、PMOS領域とNMOS領域内のゲート電極の形成領域をマスクし、NMOSトランジスタのゲート電極204aを加工するとともに、同一のマスクパターンでN型の不純物をイオン注入し、N型のソース・ドレイン領域205をPウェル201内に形成する(図2(b))。
その後、NMOS領域とPMOS領域内のゲート電極の形成領域をマスクし、PMOSトランジスタのゲート電極204bを加工するとともに、同一のマスクパターンでP型の不純物をイオン注入し、P型のソース・ドレイン領域206をNウェル202内に形成する。これにより、図2(c)に示されるように、MOSトランジスタがNMOS領域及びPMOS領域夫々に形成される。
上記特許文献1に示される製造方法では、PMOS領域における(1)Nウェル形成、(2)ゲート電極加工、及び(3)ソース・ドレイン領域形成、並びに、NMOS領域における(4)Pウェル形成、(5)ゲート電極加工、及び(6)ソース・ドレイン領域形成、の各工程において、(2)と(5)のゲート電極の加工を共通のマスクパターンを用いて同時に行い、また、(6)のNMOSトランジスタのソース・ドレイン領域形成用のマスクパターンは不要であるので、必要なマスク工程数は4工程である。
また、特許文献2に示される製造方法では、上記(2)と(6)のPMOS領域のゲート電極加工とNMOS領域のソース・ドレイン領域形成を共通のマスクパターンを用いて、上記(3)と(5)のNMOS領域のゲート電極加工とPMOS領域のソース・ドレイン領域形成を共通のマスクパターンを用いて行っているため、必要なマスク工程数は4工程である。
本発明は、更に必要なマスク工程数を低減し、マスク工程数が3工程で可能な製造プロセスを提供することを目的とする。
上記目的を達成するための本発明に係る半導体装置の製造方法は、基板上の素子分離領域に素子分離膜を形成する工程と、前記素子分離膜で区画された活性領域上に第1導電型或いは第2導電型のウェルを形成する工程と、前記素子分離膜で区画された活性領域上にゲート絶縁膜を形成する工程と、前記活性領域の夫々において、前記基板表面の一部の領域に、前記ウェルと逆導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域と前記ドレイン領域間のチャネル領域の上方に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、を有する半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記ウェルを形成する工程と、前記ソース領域及び前記ドレイン領域を形成する少なくとも一部の工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを第1の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第1の特徴に加えて、前記ソース領域及び前記ドレイン領域を形成する工程は、前記ウェルと逆導電型の低濃度の第1拡散領域を形成する工程と、前記ウェルと逆導電型の高濃度の第2拡散領域を形成する工程からなり、前記ウェルを形成する工程と、前記第1拡散領域を形成する工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを第2の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第2の特徴に加えて、前記ゲート電極を形成する工程の後、前記第2拡散領域を形成する工程の前に、前記第1拡散領域と逆導電型のポケット注入領域を、前記第1拡散領域の側面の前記チャネル領域上にイオン注入により形成する工程を含むことを第3の特徴とする。
更に、本発明に係る半導体装置の製造方法は、上記第1乃至第3の何れかの特徴に加えて、前記基板上の前記活性領域のうち所定の第1活性領域を開口し、前記第1活性領域を除く前記活性領域の少なくとも一部の第2活性領域を覆う第1レジストマスクを形成後、 前記第1活性領域上に、第2導電型の前記ウェル、及び、第1導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第1レジストマスクをマスクとするイオン注入により形成し、前記第2活性領域を開口し、前記第1活性領域を覆う第2レジストマスクを形成後、前記第2活性領域上に、第1導電型の前記ウェル、及び、第2導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第2レジストマスクをマスクとするイオン注入により形成することを第4の特徴とする。
本発明では、CMOSプロセスにおいて、NMOS領域及びPMOS領域のゲート電極の加工を共通のレジストマスクを用いて同時に行い、また、各NMOS領域及びPMOS領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のレジストマスクを用いて行なうため、必要なマスク工程数は3工程で済み、従来技術よりも更に1工程低減することができる。これによりプロセスコストを低減することができる。
更に、本発明はCMOSプロセスの他、NMOSプロセス、PMOSプロセスにおいても利用可能であり、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のマスクパターンを用いて行なうことにより、マスク工程数を低減することができ、プロセスコストを低減することができる。
また、上記本発明の製造方法により形成される半導体装置は、LDD(Lightly Doped Drain)構造のトランジスタであっても良い。当該LDD構造のトランジスタは、ウェル上に低濃度ソース・ドレイン領域(第1拡散領域)をイオン注入(LDD注入)により形成し、ゲート電極の側壁に絶縁膜を形成し、その後、当該側壁絶縁膜とゲート電極をマスクとして、高濃度ソース・ドレイン領域(第2拡散領域)をイオン注入により形成することにより製造される。本発明の製造方法を用いることにより、ウェル形成と低濃度ソース・ドレイン領域の形成のためのイオン注入を共通のマスクパターンを用いて行なうことができるので、マスク工程数を低減することができ、プロセスコストを低減することができる。
〈第1実施形態〉
本発明の一実施形態に係る半導体装置の製造方法(以降、適宜「本発明方法」と称す)について以下に、詳細に説明する。図3は本発明の半導体装置の製造工程を模式的に示す断面図である。尚、図3に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
本発明の一実施形態に係る半導体装置の製造方法(以降、適宜「本発明方法」と称す)について以下に、詳細に説明する。図3は本発明の半導体装置の製造工程を模式的に示す断面図である。尚、図3に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
先ず、半導体基板上に、素子分離膜及びゲート絶縁膜303を形成しておく。これにより、基板上のNMOS領域及びPMOS領域の夫々は、素子分離膜により素子分離されている。また、NMOS領域及びPMOS成領域内の基板表面には、ゲート絶縁膜303が形成されている。
次に、ゲート絶縁膜303上に全面にゲート電極材料としてポリシリコンを堆積する。その後、PMOSのゲート電極の形成領域とNMOSのゲート電極の形成領域をマスクし、PMOS領域上にゲート電極304aを、及び、NMOS領域上にゲート電極304bを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造が図3(a)に示されている。
次に、ゲート電極の露出面のポリシリコンに熱酸化膜を形成後、PMOS領域をマスクし、NMOS領域において、P型のウェル301及びN型のソース・ドレイン領域305を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、P型のウェルは、例えば、P型の不純物としてホウ素(B)を、注入エネルギーが50〜300keVで、複数段(例えば、3段)に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ800nm程度のウェルを形成できる。上記3段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ(200nm〜300nm)を超えて、ゲート電極直下にP型のチャネル領域を形成させるために、従来よりも高い50keV以上の注入エネルギーが必要となる。また、N型のソース・ドレイン領域は、例えば、N型の不純物として砒素(As)を、注入エネルギー30〜40eVのイオン注入により行うことで、深さ100〜200nmの領域に形成できる。このときの断面構造が図3(b)に示されている。
次に、NMOS領域をマスクし、PMOS領域において、N型のウェル302及びP型のソース・ドレイン領域306を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、N型のウェルは、例えば、N型の不純物としてリン(P)を、注入エネルギーが150〜700eVで、複数段(例えば、3段)に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ900nm程度のウェルを形成できる。上記3段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ(200nm〜300nm)を超えて、ゲート電極直下にN型のチャネル領域を形成させるために、従来よりも高い150keV以上の注入エネルギーが必要となる。また、P型のソース・ドレイン領域は、例えば、P型の不純物としてBF2を、注入エネルギー20〜30keVのイオン注入により行うことで、深さ100〜200nmの領域に形成できる。このときの断面構造が図3(c)に示されている。
その後、熱処理(例えば、窒素ガス中で900℃、30分程度)を行い、不純物イオンを熱活性化させることで、NMOS領域上にP型のウェル301及びN型のソース・ドレイン領域305が、PMOS領域上にN型のウェル302及びP型のソース・ドレイン領域306が形成され、結果、NMOS領域上にNチャネルトランジスタが、PMOS領域上にPチャネルトランジスタが形成される。
上記の本発明方法を用いると、必要なレジストマスクの数は、NMOS領域及びPMOS領域双方のゲート電極をエッチング加工するのに必要なマスク、及び、P型のウェル及びN型のソース・ドレイン領域をNMOS領域に形成するためのPMOS領域を覆うマスク、及び、N型のウェル及びP型のソース・ドレイン領域をPMOS領域に形成するためのNMOS領域を覆うマスク、の3つで済むため、従来技術よりも更に1工程、マスク工程数を低減することができ、プロセスコストを低減することができる。
〈第2実施形態〉
次に、上記NMOS領域及びPMOS領域に形成されるトランジスタがLDD構造の場合の製造方法を以下に示す。図4は本実施形態の半導体装置の製造工程を模式的に示す断面図である。尚、図4に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
次に、上記NMOS領域及びPMOS領域に形成されるトランジスタがLDD構造の場合の製造方法を以下に示す。図4は本実施形態の半導体装置の製造工程を模式的に示す断面図である。尚、図4に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
先ず、第1実施形態と同様、半導体基板上に、素子分離膜及びゲート絶縁403を形成し、当該ゲート絶縁膜403上に全面にゲート電極材料としてポリシリコンを堆積する。その後、PMOS領域上にゲート電極404aを、及び、NMOS領域上にゲート電極404bを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造は第1実施形態に係る図3(a)と同様となる。その後、ゲート電極の露出面のポリシリコンに熱酸化膜を形成しておく。
次に、PMOS領域をマスクし、NMOS領域において、P型のウェル401及びN型の低濃度ソース・ドレイン領域(第1拡散領域)405を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、P型のウェルは、例えば、P型の不純物としてホウ素(B)を、注入エネルギーが50〜300keVで複数段(例えば、3段)に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ800nm程度のウェルを形成できる。上記3段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ(200nm〜300nm)を超えて、ゲート電極直下にP型のチャネル領域を形成させるために、従来よりも高い50keV以上の注入エネルギーが必要となる。また、N型の低濃度ソース・ドレイン領域は、例えば、N型の不純物としてリン(P)を、注入エネルギー15〜20keVのイオン注入により行うことで、深さ約100nmの領域に形成する。
また、ここで短チャネル効果の抑制のためポケット注入を行い、P型の不純物イオン(例えば、ホウ素)を斜め方向(例えば、基板の垂直方向に対して25〜30度傾いた方向)から、基板を回転させながらイオン注入を行うとよい。これによりP型の高濃度不純物領域407を、N型の低濃度ソース・ドレイン領域405の境界のチャネル領域上に形成することができる。このときの断面構造が図4(a)に示されている。
次に、NMOS領域をマスクし、PMOS領域において、N型のウェル402及びP型の低濃度ソース・ドレイン領域(第1拡散領域)406を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、N型のウェルは、例えば、N型の不純物としてリン(P)を、注入エネルギーが150〜700eVで複数段(例えば、3段)に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ900nm程度のウェルを形成できる。上記3段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ(200nm〜300nm)を超えて、ゲート電極直下にN型のチャネル領域を形成させるために、従来よりも高い150keV以上の注入エネルギーが必要となる。また、P型の低濃度ソース・ドレイン領域は、例えば、P型の不純物としてBF2を、注入エネルギー10〜15keVのイオン注入により行うことで、深さ約150nmの領域に形成する。
また、ここで短チャネル効果の抑制のためポケット注入を行い、N型の不純物イオン(例えば、リン)を斜め方向(例えば、基板の垂直方向に対して25〜30度傾いた方向)から、基板を回転させながらイオン注入を行うとよい。これによりN型の高濃度不純物領域408を、P型の低濃度ソース・ドレイン領域406の境界のチャネル領域上に形成することができる。このときの断面構造が図4(b)に示されている。
その後、レジストマスクを取り除き、全面に絶縁膜(例えば、SiN)を堆積後、異方性エッチングにより当該絶縁膜を取り除き、各ゲート電極404a,404bの側壁に形成される側壁絶縁膜のみ残す。次に、PMOS領域をレジストでマスクし、NMOS領域において、ゲート電極404aとその側壁絶縁膜をマスクとして、N型の高濃度ソース・ドレイン領域(第2拡散領域)409を形成するためのイオン注入を行なう。当該N型の高濃度ソース・ドレイン領域は、例えば、N型の不純物として砒素(As)を、注入エネルギー30〜40keVのイオン注入により行うことで、深さ100〜200nmの領域に形成できる。
尚、このとき、PMOS領域内の基板とのコンタクト領域に開口部を有するレジストマスクを用いることで、NMOS領域において、N型の高濃度ソース・ドレイン領域409を形成するためのイオン注入と、PMOS領域において、基板に電位を供給するためのN型の高濃度不純物領域(第3拡散領域)を形成するためのイオン注入を、同時に、同一のレジストパターンを用いて行うことができる。
次に、NMOS領域をレジストでマスクし、PMOS領域において、ゲート電極404bとその側壁絶縁膜をマスクとして、P型の高濃度ソース・ドレイン領域(第2拡散領域)410を形成するためのイオン注入を行なう。当該P型の高濃度ソース・ドレイン領域は、例えば、P型の不純物としてBF2を、注入エネルギー15〜20keVのイオン注入により行うことで、深さ200〜300nmの領域に形成できる。
尚、このとき、NMOS領域内の基板とのコンタクト領域に開口部を有するレジストマスクを用いることで、PMOS領域において、P型の高濃度ソース・ドレイン領域410を形成するためのイオン注入と、NMOS領域において、基板に電位を供給するためのP型の高濃度不純物領域(第3拡散領域)を形成するためのイオン注入を、同時に、同一のレジストパターンを用いて行うことができる。
その後、熱処理(例えば、窒素ガス中で850℃、30分程度のアニール、或いは1000℃のランプアニール)を行い、不純物イオンを熱活性化させることで、NMOS領域上にP型のウェル401及びN型の低濃度ソース・ドレイン領域405が、PMOS領域上にN型のウェル402及びP型の低濃度ソース・ドレイン領域406が形成される。
これにより、図4(c)に示されるように、NMOS領域上に、N型の低濃度ソース・ドレイン領域405、N型の高濃度ソース・ドレイン領域409、及びP型の高濃度不純物領域407を有するトランジスタが形成され、PMOS領域上に、P型の低濃度ソース・ドレイン領域406、P型の高濃度ソース・ドレイン領域410、及びP型の高濃度不純物領域408を有するトランジスタが形成される。
上記の製造方法でLDD構造のトランジスタを形成することにより、ウェル形成と低濃度ソース・ドレイン領域の形成のためのイオン注入を共通のマスクパターンを用いて行なうことができるので、従来の製造方法でLDD構造のトランジスタを形成する場合と比較して、マスク工程数を低減することができ、プロセスコストを低減することができる。
以上、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈1〉例えば、本実施形態ではNMOS領域におけるPウェルとN型のソース・ドレイン領域形成のためのイオン注入後、PMOS領域におけるNウェルとP型のソース・ドレイン領域の形成のためのイオン注入を行なっているが、当該NMOS領域におけるイオン注入とPMOS領域におけるイオン注入の順番は逆でも良い。
〈2〉また、本実施形態ではCMOSプロセスにおける半導体装置の製造方法について説明したが、本発明の半導体装置の製造方法は、NMOS領域のみを含むNMOSプロセス、及びPMOS領域のみを含むPMOSプロセスにおいても有用であり、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のマスクパターンを用いて行なうことにより、マスク工程数を低減することができ、プロセスコストを低減することができる。
本発明は、半導体製造装置の製造方法として利用可能であり、特に、マスク工程数が低減され、以てプロセスコストが低減されるCMOS型半導体装置の製造方法に利用することができる。
101,201,301,401: Nウェル
102,202,302,402: Pウェル
103,203,303,403: ゲート絶縁膜
104a,104b,204,204a,204b,304a,304b,404a,404b: ゲート電極
105a,205,305: N型のソース・ドレイン領域
105b: N型の不純物領域
106,206,306,406: P型のソース・ドレイン領域
405: N型の低濃度ソース・ドレイン領域(第1拡散領域)
406: P型の低濃度ソース・ドレイン領域(第1拡散領域)
407: P型の高濃度不純物領域(ポケット注入領域)
408: N型の高濃度不純物領域(ポケット注入領域)
409: N型の高濃度ソース・ドレイン領域(第2拡散領域)
410: P型の高濃度ソース・ドレイン領域(第2拡散領域)
102,202,302,402: Pウェル
103,203,303,403: ゲート絶縁膜
104a,104b,204,204a,204b,304a,304b,404a,404b: ゲート電極
105a,205,305: N型のソース・ドレイン領域
105b: N型の不純物領域
106,206,306,406: P型のソース・ドレイン領域
405: N型の低濃度ソース・ドレイン領域(第1拡散領域)
406: P型の低濃度ソース・ドレイン領域(第1拡散領域)
407: P型の高濃度不純物領域(ポケット注入領域)
408: N型の高濃度不純物領域(ポケット注入領域)
409: N型の高濃度ソース・ドレイン領域(第2拡散領域)
410: P型の高濃度ソース・ドレイン領域(第2拡散領域)
Claims (4)
- 基板上の素子分離領域に素子分離膜を形成する工程と、
前記素子分離膜で区画された活性領域上に第1導電型或いは第2導電型のウェルを形成する工程と、
前記素子分離膜で区画された活性領域上にゲート絶縁膜を形成する工程と、
前記活性領域の夫々において、前記基板表面の一部の領域に、前記ウェルと逆導電型のソース領域及びドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域間のチャネル領域の上方に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、を有する半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、
前記ウェルを形成する工程と、前記ソース領域及び前記ドレイン領域を形成する少なくとも一部の工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを特徴とする半導体装置の製造方法。 - 前記ソース領域及び前記ドレイン領域を形成する工程は、前記ウェルと逆導電型の低濃度の第1拡散領域を形成する工程と、前記ウェルと逆導電型の高濃度の第2拡散領域を形成する工程からなり、
前記ウェルを形成する工程と、前記第1拡散領域を形成する工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ゲート電極を形成する工程の後、前記第2拡散領域を形成する工程の前に、
前記第1拡散領域と逆導電型のポケット注入領域を、前記第1拡散領域の側面の前記チャネル領域上にイオン注入により形成する工程を含むことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記基板上の前記活性領域のうち所定の第1活性領域を開口し、前記第1活性領域を除く前記活性領域の少なくとも一部の第2活性領域を覆う第1レジストマスクを形成後、
前記第1活性領域上に、第2導電型の前記ウェル、及び、第1導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第1レジストマスクをマスクとするイオン注入により形成し、
前記第2活性領域を開口し、前記第1活性領域を覆う第2レジストマスクを形成後、
前記第2活性領域上に、第1導電型の前記ウェル、及び、第2導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第2レジストマスクをマスクとするイオン注入により形成することを特徴とする請求項1〜3の何れか一項に記載の半導体装置の製造方法。
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