JP4963175B2 - 半導体装置の製造方法、半導体装置、及び電子機器 - Google Patents

Description

本発明は、半導体装置の製造方法、半導体装置、及び電子機器に関する。

（１００）配向の結晶方位を有するｎ型薄膜トランジスタの半導体層に引っ張り応力を加えることにより、ｎ型薄膜トランジスタにおける移動度が向上することが従来から知られている。

ｎ型薄膜トランジスタのキャリア移動度を高くする方法、すなわちｎ型薄膜トランジスタの応答速度を速くする方法として、チャネル領域となる半導体基板に引っ張り応力を加えるものがある。応力が加わることにより半導体基板にひずみが生じるため、キャリア移動度は高くなる（例えば非特許文献１参照）。非特許文献１において、応力の発生源は、ｎ型薄膜トランジスタ上に形成された窒化シリコン膜である。

同様の技術は特許文献１にも記載されている。特許文献１において、引っ張り応力の発生源は、ゲート電極上に形成された応力調整膜である。ゲート電極及び応力調整膜は、ゲート電極となる導電層（例えばＡｌ層）上に応力調整膜となる導電層（例えばＴｉＮ層）を積層させ、これら２つの導電層を同時にパターニングすることにより、形成される（例えば特許文献１の第５０及び５１段落）。
日経エレクトロニクス，２００５年８月，ｐ８７〜ｐ９４ 特開２００１−６０６９１号公報（図１）

同一の基板上に複数のｎ型薄膜トランジスタ及びｐ型薄膜トランジスタを形成する場合に上記した従来技術を適用すると、ｐ型薄膜トランジスタのゲート電極上にも応力調整膜が形成される。従って、基板全体に加わる応力が大きくなり、基板が歪んでしまう。

また、基板上に薄膜トランジスタを形成する場合、トランジスタのゲート電極と同一工程で配線が形成される場合が多い。この場合に上記した従来技術を適用すると、配線上にも応力調整膜が形成されてしまうため、基板全体に加わる応力が大きくなり、基板が歪んでしまう。

特に表示装置のアクティブマトリクス回路にこの技術を適用すると、アクティブマトリクス回路の基板の大型化が進んでいるため、基板全体の歪みが顕著になる。

本発明は上記のような事情を考慮してなされたものであり、その目的は、薄膜トランジスタの応答速度が速くなり、かつ基板に加わる応力が従来と比べて小さくなる半導体装置の製造方法、半導体装置、及び電子機器を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
前記第２のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する。
上記記載における「エッチング」は、リソグラフィ等によりマスクパターンを転写してエッチングすることを意味する。リソグラフィ等によりマスクパターンを転写する、とは、リソグラフィ法のほかに、インクジェット法を用いたマスクパターン転写技術、ナノインプリント法を用いたマスクパターン転写技術等を含むものとして定義する。以下の記載においても同様である。

この半導体装置の製造方法によって製造される半導体装置において、前記第２のゲート電極は、前記第２の導電膜の厚さが、前記第１のゲート電極が有する前記第２の導電膜より薄い構造であるか、又は前記第１の導電膜のみで形成されている。前記第１の導電膜は圧縮応力を有しており、前記第２の導電膜は引っ張り応力を有している。

このため、前記第１のゲート電極の応力を引っ張り応力にして、かつ前記第２のゲート電極の応力を、前記第１のゲート電極より小さい引っ張り応力、０ＧＰａ、又は略０ＧＰａにすることができる。従って、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極が半導体装置の基板に加える応力を小さくすることができる。

また、前記第１のゲート電極の応力を引っ張り応力として、かつ前記第２のゲート電極の応力を圧縮応力にすることもできる。この場合、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極が半導体装置の基板に加える応力を小さくすることができる。さらに、前記第１のゲート電極が有する引っ張り応力と前記第２のゲート電極が有する圧縮応力の和を０ＧＰａ又は略０ＧＰａにすることもできる。この場合、前記第１及び第２のゲート電極が半導体装置の基板にほとんど応力を加えないようにすることができる。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
前記第１のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する。

この半導体装置の製造方法によって製造される半導体装置において、前記第２のゲート電極が有する前記第２の導電膜は、前記第１のゲート電極が有する前記第２の導電膜より厚い。前記第１の導電膜は引っ張り応力を有しており、前記第２の導電膜は圧縮応力を有している。

このため、前記第１のゲート電極の応力を引っ張り応力として、かつ前記第２のゲート電極の引っ張り応力を小さくすること、又は圧縮応力にすることができる。従って、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極が半導体装置の基板に加える応力を小さく、若しくは０ＧＰａ又は略０ＧＰａにすることができる。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
前記配線を形成する前記第２の導電膜、及び前記第２のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する。

この半導体装置の製造方法によって製造される半導体装置において、前記第２のゲート電極及び前記配線は、前記第２の導電膜の厚さが、前記第１のゲート電極が有する前記第２の導電膜より薄い構造であるか、又は前記第１の導電膜のみで形成されている。前記第１の導電膜は圧縮応力を有しており、前記第２の導電膜は引っ張り応力を有している。

このため、前記第１のゲート電極の応力を引っ張り応力にして、かつ前記第２のゲート電極の応力及び前記配線の応力を、前記第１のゲート電極より小さい引っ張り応力、０ＧＰａ、又は略０ＧＰａにすることができる。従って、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極並びに前記配線が半導体装置の基板に加える応力を小さくすることができる。

また、前記第１のゲート電極の応力を引っ張り応力として、かつ前記第２のゲート電極の応力及び前記配線の応力を圧縮応力にすることもできる。この場合、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極並びに前記配線が半導体装置の基板に加える応力を小さくすることができる。さらに、前記第１のゲート電極が有する引っ張り応力、前記第２のゲート電極が有する圧縮応力、及び前記配線が有する圧縮応力の和を０ＧＰａ又は略０ＧＰａにすることもできる。この場合、前記第１及び第２のゲート電極並びに前記配線が、半導体装置の基板にほとんど応力を加えないようにすることができる。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
前記第１のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する

この半導体装置の製造方法によって製造される半導体装置において、前記第２のゲート電極及び前記配線が有する前記第２の導電膜は、前記第１のゲート電極が有する前記ヂ２の導電膜より厚い。前記第１の導電膜は引っ張り応力を有しており、前記第２の導電膜は圧縮応力を有している。

このため、前記第１のゲート電極の応力を引っ張り応力として、かつ前記第２のゲート電極及び前記配線の引っ張り応力を小さくすること、又は圧縮応力にすることができる。このため、前記第１のゲート電極を有する薄膜トランジスタの応答速度を速くして、かつ前記第１及び第２のゲート電極並びに前記配線が半導体装置の基板に加える応力を小さく、若しくは０ＧＰａ又は略０ＧＰａにすることができる。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の半導体層を形成する工程と、
前記半導体層上に位置するゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
前記配線を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の半導体層を形成する工程と、
前記半導体層上に位置するゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、引っ張りを有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
前記ゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記第２のゲート絶縁膜上に位置する前記第２の導電膜を、前記第１のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する前記第２の導電膜を、前記第２のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、並びに前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記第２のゲート絶縁膜上に位置する前記第２の導電膜、並びに前記下地絶縁膜の上又は上方に位置する前記第２の導電膜を、前記第１のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記第１のゲート絶縁膜上に位置する前記第２の導電膜を、前記第２のゲート絶縁膜上に位置する前記第２の導電膜、並びに前記下地絶縁膜の上又は上方に位置する前記第２の導電膜それぞれより薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、下地絶縁膜上に、島状の半導体層を形成する工程と、
前記半導体層上に位置するゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
前記下地絶縁膜の上又は上方に位置する前記第２の導電膜を、前記ゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、並びに前記ゲート絶縁膜上に位置するゲート電極を形成する工程とを具備する。

本発明に係る他の半導体装置の製造方法は、島状の半導体層を形成する工程と、
前記半導体層上に位置するゲート絶縁膜を形成する工程と、
前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、引っ張りを有する第１の導電膜を形成する工程と、
前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
前記ゲート絶縁膜上に位置する前記第２の導電膜を、前記下地絶縁膜の上又は上方に位置する前記第２の導電膜より薄くし、又は除去する工程と、
前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程とを具備する。

上記した半導体装置の製造方法において、前記第１のゲート電極は、例えばｎ型トランジスタのゲート電極であり、前記第２のゲート電極は、例えばｐ型トランジスタのゲート電極である。

また、前記第１及び第２の導電膜をエッチングする工程において、前記第１のゲート電極を構成する前記第１の導電膜のゲート長を、前記第１のゲート電極を構成する前記第２の導電膜のゲート長より長くし、かつ前記第２のゲート電極を構成する前記第１の導電膜のゲート長を、前記第２のゲート電極を構成する前記第２の導電膜のゲート長より長くしてもよい。また、前記第１及び第２の導電膜をエッチングする工程において、前記ゲート電極を構成する前記第１の導電膜のゲート長を、前記ゲート電極を構成する前記第２の導電膜のゲート長より長くしてもよい。

これらの場合、不純物を導入して薄膜トランジスタのソース及びドレインとなる不純物領域を形成する場合、不純物領域に隣接する低濃度不純物領域を自己整合的に形成することができる。

ここでゲート長とは、電界効果型薄膜トランジスタのドレイン電流が流れる方向、すなわちトランジスタ動作時にキャリアがチャネル方向を移動する方向における、ゲート電極の長さである。異なった２つの導電層から構成されるゲート電極においては、各層それぞれにおいてゲート長を定義することができる。例えば第１の導電膜と、前記第１の導電膜上に形成された第２の導電膜から構成されるゲート電極において、前記第１の導電膜におけるゲート長は、該第１の導電膜の上記方向の長さで定義され、前記第２の導電膜におけるゲート長は、該第２の導電膜の上記方向の長さで定義される。以下同様である。

本発明に係る第１の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第５の導電膜と、前記第５の導電膜の上に形成された第６の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜及び前記第５の導電膜は、圧縮応力を有し、
前記第２の導電膜及び前記第４の導電膜及び前記第６の導電膜は、引っ張り応力を有し、
前記第４の導電膜の膜厚及び前記第６の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第２の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第５の導電膜と、前記第５の導電膜の上に形成された第６の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜及び前記第５の導電膜は、引っ張り応力を有し、
前記第２の導電膜及び前記第４の導電膜及び前記第６の導電膜は、圧縮応力を有し、
前記第４の導電膜の膜厚及び前記第６の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第３の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
を有し、
前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第４の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
を有し、
前記第１の導電膜及び前記第３の導電膜は、引っ張り応力を有し、
前記第２の導電膜及び前記第４の導電膜は、圧縮応力を有し、
前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第５の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
を具備する薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
前記ゲート電極は引っ張り応力を有し、
前記薄膜トランジスタはn型薄膜トランジスタであることを特徴とする。

本発明に係る第６の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
を具備する薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜は、引っ張り応力を有し、
前記第２の導電膜及び前記第４の導電膜は、圧縮応力を有し、
前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
前記ゲート電極は引っ張り応力を有し、
前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第７の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第４の導電膜から構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜及び前記第４の導電膜は、圧縮応力を有し、
前記第２の導電膜は、引っ張り応力を有し、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第８の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第４の導電膜と、前記第４の導電膜の上に形成された第５の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
前記第３の導電膜及び前記第５の導電膜は、圧縮応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第９の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第３の導電膜から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
を有し、
前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
前記第２の導電膜引っ張り応力を有し、
前記第１のゲート電極は引っ張り応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第１０の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の第１の半導体層と、
前記第１の半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された、第１の導電膜から構成される第１のゲート電極と、
を具備する第１の薄膜トランジスタと、
前記下地絶縁膜上に形成された島状の第２の半導体層と、
前記第２の半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される第２のゲート電極と、
を具備する第２の薄膜トランジスタと、
を有し、
前記第１の導電膜及び第２の導電膜は、引っ張り応力を有し、
前記第３の導電膜は、圧縮応力を有し、
前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第１１の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
を具備する薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第３の導電膜とから構成される配線と、
を有し、
前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
前記第２の導電膜は、引っ張り応力を有し、
前記ゲート電極は引っ張り応力を有し、
前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

本発明に係る第１２の半導体装置は、下地絶縁膜を有し、
前記下地絶縁膜上に形成された島状の半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第１の導電膜から構成されるゲート電極と、
を具備する薄膜トランジスタと、
前記下地絶縁膜の上又は上方に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される配線と、
を有し、
前記第１の導電膜及び前記第２の導電膜は、引っ張り応力を有し、
前記第３の導電膜は、圧縮応力を有し、
前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とする。

上記第１、第２、第３、第４、第８、又は第１０の半導体装置において、前記第２のゲート電極の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力、圧縮応力、０ＧＰａ、又は略０ＧＰａであるのが好ましい。

上記第１、第２、又は第８の半導体装置において、前記配線の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であるのが好ましい。また、上記第５、第６、又は第１２の半導体装置において、前記配線の応力は、前記ゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であってもよい。

上記第１、第２、第５、第６、第８、又は第１２の半導体装置において、前記配線の応力は、圧縮応力、０ＧＰａ、又は略０ＧＰａであってもよい。

上記第１、第２、又は第８の半導体装置において、前記第２のゲート電極の応力及び前記配線の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力、圧縮応力、０ＧＰａ、又は略０ＧＰａであるのが好ましい。

上記第１乃至第３のいずれか一つの半導体装置において、前記第２のゲート電極を構成する前記第３の導電膜のゲート長の長さは、前記第４の導電膜のゲート長の長さよりも長いのが好ましい。
この半導体装置、若しくは上記第１、第２、第３、第４、第７、又は第９の半導体装置において、前記第１のゲート電極を構成する前記第１の導電膜のゲート長の長さは、前記第２の導電膜のゲート長の長さよりも長いのが好ましい。

上記第５、第６、又は第１１の半導体装置において、前記ゲート電極を構成する前記第１の導電膜のゲート長の長さは、前記第２の導電膜のゲート長の長さよりも長いのが好ましい。

上記第８、第１０、又は第１２の半導体装置において、前記第２のゲート電極を構成する前記第２の導電膜のゲート長の長さは、前記第３の導電膜のゲート長の長さよりも長いのが好ましい。

上記した各半導体装置において、前記半導体層の結晶方位の配向率は、（１００）方向の配向率が最も高いことが望ましい。前記半導体層は、シリコン、ゲルマニウム、又はシリコンゲルマニウムであるのが好ましい。

本発明に係る電子機器は、上記した半導体装置を有することを特徴としている。

本発明によれば、ｎ型薄膜トランジスタのゲート電極を引っ張り応力にしてｎ型薄膜トランジスタの半導体層に引っ張り応力を加えることにより、ｎ型薄膜トランジスタの移動度を向上させて薄膜トランジスタの応答速度を速くし、かつ、ｐ型薄膜トランジスタのゲート電極及び配線が半導体装置の基板に加える応力を小さくすることができる。

特に、ｎ型薄膜トランジスタの半導体層の結晶方位における（１００）方位の配向率が高いほど、ｎ型薄膜トランジスタの移動度向上という効果を得ることができる。

また、既存のプロセスに、ゲート電極成膜条件の変更及び応力調整エッチング工程の追加を行うのみで上記した効果を得ることができる。このため、工程数の大幅な増加を必要としない。

発明を実施するための形態

（第１の実施形態）
以下、図１〜図３の各図に示す断面図を用いて、第１の実施形態に係る半導体装置の製造方法について説明する。本実施形態は、ｎ型薄膜トランジスタ、ｐ型薄膜トランジスタ、及び各薄膜トランジスタのゲート電極と同一層に位置する配線を、同一基板上に形成する方法である。本実施形態によって製造される半導体装置は、例えばアクティブマトリクス基板である。

まず、図１（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成する。

基板１００は、ガラス基板、石英基板、アルミナなど絶縁物で形成される基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板、シリコン基板、または金属板である。また、基板１００は、ステンレスなどの金属基板または半導体基板などの表面に、酸化珪素や窒化珪素などの絶縁膜を形成した基板であってもよい。なお、基板１００にプラスチック基板を用いる場合、ＰＣ（ポリカーボネート）、ＰＥＳ（ポリエーテルサルフォン）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）等、ガラス転移点が比較的高いものを用いることが好ましい。

下地絶縁膜１０１は、基板１００から不純物が拡散することを防止する膜である。下地絶縁膜１０１は、例えば窒化シリコン（ＳｉＮｘ）膜上に酸化シリコン膜（ＳｉＯｘ）を積層したものであるが、他の絶縁物（例えば酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ））であってもよい。なお、酸化シリコン膜や酸化窒化シリコン膜などからなる下地絶縁膜１０１の表面に高密度プラズマによる窒化処理を行うことによって、下地絶縁膜１０１の表面に窒化膜を形成してもよい。下地絶縁膜１０１の厚さは、例えば１００ｎｍである。

次いで、下地絶縁膜１０１上に非晶質半導体膜（例えばアモルファスシリコン膜）１０２ｄを形成する。

次いで、図１（ｂ）に示すように、非晶質半導体膜１０２ｄを結晶化させ、結晶性半導体膜１０２を形成する。結晶性半導体膜１０２が結晶性シリコン膜（例えばポリシリコン膜）である場合、結晶方位が（１００）である結晶粒の比率が高いのが好ましい。

非晶質半導体膜１０２ｄを紺晶化させる方法としては、レーザー光を照射する方法、結晶化を助長させる元素（例えばニッケル等の金属元素）を非晶質半導体膜１０２ｄに添加した上で加熱することにより結晶化させる方法、又は、半導体膜の結晶化を助長させる元素を非晶質半導体膜１０２ｄに添加した上で加熱して結晶化させた後、さらにレーザー光を照射する方法がある。もちろん前記元素を用いずに非晶質半導体膜１０２ｄを熱結晶化させる方法もあるが、基板が石英基板、シリコンウエハなど高温に耐えられるものに限られる。

レーザー照射を用いる場合、連続発振型のレーザービーム（ＣＷレーザービーム）やパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのエネルギー密度は、０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。また、照射時の走査速度は１０〜２０００ｃｍ／ｓｅｃ程度である。

なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。

媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。

発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザーの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上が期待できる。

さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザービームは出射時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように出射されたレーザービームを、光学系を用いて整形することによって、短手の長さ１ｍｍ以下、長手の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長手方向にエネルギー分布の均一なものとなる。

この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。

このようにして得られた強度が均一な線状ビームを用いて半導体膜をアニールし、この半導体膜を用いて電子機器を作製すると、その電子機器の特性は、良好かつ均一になる。

また、結晶化を助長させる元素を用いて非晶質半導体膜１０２ｄを結晶化させる方法として、特開平８−７８３２９号公報記載の技術を用いることができる。同公報記載の技術は、非晶質半導体膜（例えばアモルファスシリコン膜）に対して結晶化を助長する金属元素を添加し、加熱処理を行うことで添加領域を起点として非晶質半導体膜を結晶化させるものである。

本方法において、加熱処理の代わりに強光の照射を行うことにより、非晶質半導体膜１０２ｄの結晶化を行うこともできる。この場合、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的に６００〜１０００℃程度にまで加熱されるようにする。なお、必要であれば、強光を照射する前に非晶質半導体膜１０２ｄが含有する水素を放出させる為の熱処理を行ってもよい。また、加熱処理と強光の照射の双方を行うことにより、非晶質半導体膜１０２ｄの結晶化を行ってもよい。

加熱処理後に結晶性半導体膜の結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性半導体膜１０２に対してレーザー光を大気または酸素雰囲気で照射してもよい。レーザー光としては、上述したものを用いることが可能である。

なお、添加した元素を結晶性半導体膜１０２から除去することが必要であるが、その方法の一例を以下に説明する。
まずオゾン含有水溶液（代表的にはオゾン水）で結晶性半導体膜１０２の表面を処理することにより、結晶性半導体膜１０２の表面に酸化膜（ケミカルオキサイドと呼ばれる）からなるバリア層を１ｎｍ〜１０ｎｍの厚さで形成する。バリア層は、後の工程でゲッタリング層のみを選択的に除去する際にエッチングストッパーとして機能する。

次いで、バリア層上に希ガス元素を含むゲッタリング層を形成する。ここでは、ＣＶＤ法又はスパッタリング法により希ガス元素を含む半導体膜をゲッタリング層として形成する。ゲッタリング層を形成するときには、希ガス元素がゲッタリング層に添加されるようにスパッタリング条件を適宜調節する。希ガス元素としては、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。

なお、不純物元素であるリンを含む原料ガスを用いた場合やリンを含むターゲットを用いてゲッタリング層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
また、ゲッタリングの際、金属元素（例えばニッケル）は酸素濃度の高い領域に移動しやすい傾向があるため、ゲッタリング層に含まれる酸素濃度は、例えば５×１０^１８ｃｍ^−３以上とすることが望ましい。

次いで結晶性半導体膜１０２、バリア層およびゲッタリング層に熱処理（例えば加熱処理または強光を照射する処理）を行って、金属元素（例えばニッケル）のゲッタリングを行い、結晶性半導体膜１０２中における金属元素を低濃度化し、又は除去する。

次いでバリア層をエッチングストッパーとして公知のエッチング方法を行い、ゲッタリング層のみを選択的に除去する。その後酸化膜からなるバリア層を、例えばフッ酸を含むエッチャントにより除去する。

ここで、作製されるＴＦＴのしきい値特性を考慮して不純物イオンをドーピングしてもよい。

次いで、図１（ｃ）に示すように、結晶性半導体膜１０２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、結晶性半導体膜１０２上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして結晶性半導体膜１０２をエッチングする。これにより、下地絶縁膜１０１上には、島状の結晶性半導体層１０２ａ，１０２ｂが形成される。

次いで、図１（ｄ）に示すように、結晶性半導体層１０２ａ，１０２ｂそれぞれの表面をフッ酸含有エッチャントなどで洗浄した後、結晶性半導体層１０２ａ上に位置するゲート絶縁膜１０３ａ、及び結晶性半導体層１０２ｂ上に位置するゲート絶縁膜１０３ｂをＣＶＤ法により形成する。ゲート絶縁膜１０３ａはｎ型薄膜トランジスタのゲート絶縁膜であり、ゲート絶縁膜１０３ｂはｐ型薄膜トランジスタのゲート絶縁膜である。ゲート絶縁膜１０３ａ，１０３ｂは、厚さが１０ｎｍ〜１１０ｎｍの厚さであり、例えば酸化シリコン膜であるが、他の絶縁膜（例えば窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜など）で形成されてもよい。また、ＰＶＤ法によって形成されても良い。ゲート絶縁膜１０３ａ，１０３ｂは単層であっても積層膜であってもよい。なお、下地絶縁膜１０１上にも絶縁膜１０３が形成される。

次いで、図１（ｅ）に示すように、ゲート絶縁膜１０３ａ，１０３ｂ及び絶縁膜１０３それぞれ上に、第１の導電膜１０４をスパッタリング法により形成し、さらに第１の導電膜１０４上に位置する第２の導電膜１０５をスパッタリング法により形成する。第１の導電膜１０４は例えばＴａＮ膜であり、圧縮応力を有している。第２の導電膜１０５は例えばＷ膜であり、引っ張り応力を有している。第１の導電膜１０４及び第２の導電膜１０５は、これらの積層膜が全体として引っ張り応力を有するように、それぞれの膜厚が設定されている。例えば第１の導電膜１０４の膜厚は３０ｎｍであり、第２の導電膜１０５の膜厚は５７０ｎｍである。

なお、第１の導電膜１０４及び第２の導電膜１０５の応力の方向及び大きさは、成膜時の圧力によって制御することができる。例えば第１の導電膜１０４は、成膜時の圧力を０．３Ｐａ以上０．４Ｐａ以下にすることで、圧縮応力を有するようになる。また第２の導電膜１０５は、成膜時の圧力を２．０Ｐａ程度にすることで、引っ張り応力を有するようになる。

次いで、図２（ａ）に示すように、第２の導電膜１０５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の導電膜１０５上にはレジストパターンが形成される。次いで、このフォトレジスト膜をマスクとして第２の導電膜１０５をエッチングする。これにより、第２の導電膜１０５は、ゲート絶縁膜１０３ａの上方に位置する部分を除いて薄くなり、膜厚が例えば３７０ｎｍになる。これにより、第２の導電膜１０５と第１の導電膜１０４の積層膜が有する引っ張り応力は、ゲート絶縁膜１０３ａの上方に位置する部分を除いて、小さくなるか、若しくは０ＧＰａ又は略０ＧＰａになる。なお、第２の導電膜１０５の膜厚を調節することにより、積層膜の応力を、ゲート絶縁膜１０３ａの上方に位置する部分を除いて圧縮応力にすることもできる。

図４は、第１の導電膜１０４と第２の導電膜１０５の積層膜が有する応力が、第２の導電膜１０５の厚さによってどのように変化するかを示すグラフである。本グラフにおいて、第２の導電膜１０５はＷ膜であり、第２の導電膜１０５の成膜条件が異なる（スパッタリング法（ＰＶＤ法）における入力値が異なる）２種類の試料が測定されている。本グラフに示すように、成膜電力が３ｋＷである試料では、第２の導電膜１０５の膜厚を変化させることにより、第１の導電膜１０４と第２の導電膜１０５の積層膜が有する応力を、圧縮応力から引っ張り応力まで変化させることができる。

その後、レジストパターンを除去する。
次いで、図２（ｂ）に示すように、第２の導電膜１０５上に再びフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の導電膜１０５上には再びレジストパターンが形成される。次いで、このフォトレジスト膜をマスクとして第２の導電膜１０５をエッチングする。エッチングはドライエッチング及びウェットエッチングのいずれで行われてもよい。これにより、第２の導電膜１０５はパターニングされ、ゲート絶縁膜１０３ａの上方に位置する第２の導電膜１０５ａ、ゲート絶縁膜１０３ｂの上方に位置する第２の導電膜１０５ｂ、及び絶縁膜１０３上に位置する第２の導電膜１０５ｃが形成される。その後、レジストパターンを除去する。

次いで、第２の導電膜１０５ａ〜１０５ｃそれぞれ上及び第１の導電膜１０４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の導電膜１０５ａ〜１０５ｃそれぞれ上及び第１の導電膜１０４上にはレジストパターンが形成される。次いで、このフォトレジスト膜をマスクとして第１の導電膜１０４をエッチングする。エッチングはドライエッチング及びウェットエッチングのいずれで行われてもよい。これにより、第１の導電膜１０４はパターニングされ、第２の導電膜１０５ａの下に位置する第１の絶縁膜１０４ａ、第２の導電膜１０５ｂの下に位置する第１の絶縁膜１０４ｂ、及び第２の導電膜１０５ｃの下に位置する第１の絶縁膜１０４ｃが形成される。第１の導電膜１０４ａ〜１０４ｃそれぞれの幅は、第２の導電膜１０５ａ〜１０５ｃそれぞれの幅より広い。すなわち第１の導電膜１０４ａのゲート長は第２の導電膜１０５ａのゲート長より長く、かつ、第１の導電膜１０４ｂのゲート長は第２の導電膜１０５ｂのゲート長より長い。

このようにして、第１の導電膜１０４ａ及び第２の導電膜１０５ａをこの順に積層したゲート電極１０６ａ、第１の導電膜１０４ｂ及び第２の導電膜１０５ｂをこの順に積層したゲート電極１０６ｂ、並びに第１の導電膜１０４ｃ及び第２の導電膜１０５ｃをこの順に積層した配線１０６ｃが形成される。ゲート電極１０６ａはｎ型薄膜トランジスタのゲート電極であり、ゲート電極１０６ｂはｐ型薄膜トランジスタのゲート電極である。図２（ａ）で示した工程により、第２の導電膜１０５と第１の導電膜１０４の積層膜が有する引っ張り応力は、ゲート絶縁膜１０３ａの上方に位置する部分を除いて、小さくなるか、若しくは０ＧＰａ又は略０ＧＰａになっている。従って、ゲート電極１０６ｂ及び配線１０６ｃが有する引っ張り応力は、ゲート電極１０６ａの引っ張り応力と比較して小さいか、０ＧＰａ、又は略０ＧＰａになる。
その後、レジストパターンを除去する。

その後、図２（ｃ）に示すように、結晶性半導体層１０２ｂの上方を含む全面上にフォトレジスト膜１２０を形成し、フォトレジスト膜１２０を露光及び現像する。これにより、フォトレジスト膜１２０は、結晶性半導体層１０２ｂの上方に位置する部分を除いて除去される。

次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物（例えばＰ又はＡｓ）を注入する。不純物の注入方法としては、イオン注入法、プラズマドーピング法、又はイオンシャワードーピング法を用いることができる。これにより、結晶性半導体層１０２ａのうち第１の導電膜１０４ａのみに覆われている領域には、自己整合的に２つの低濃度不純物領域１０７ａが形成され、第１及び第２の導電膜１０４ａ，１０５ａのいずれにも覆われていない領域には２つのｎ型の不純物領域１０８ａが形成される。２つの不純物領域１０８ａは、それぞれｎ型薄膜トランジスタのソース及びドレインとして機能する。

その後、図２（ｄ）に示すように、フォトレジスト膜１２０を除去する。次いで、結晶性半導体層１０２ａの上方を含む全面上にフォトレジスト膜１２１を形成し、フォトレジスト膜１２１を露光及び現像する。これにより、フォトレジスト膜１２１は、結晶性半導体層１０２ａの上方に位置する部分を除いて除去される。

次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物（例えばＢ）を注入する。不純物の注入方法としては、イオン注入法、プラズマドーピング法、又はイオンシャワードーピング法を用いることができる。これにより、結晶性半導体層１０２ｂのうち第１の導電膜１０４ｂのみに覆われている領域には、自己整合的に２つの低濃度不純物領域１０７ｂが形成され、第１及び第２の導電膜１０４ｂ，１０５ｂのいずれにも覆われていない領域には領域には２つのｐ型の不純物領域１０８ｂが形成される。２つの不純物領域１０８ａは、それぞれｐ型薄膜トランジスタのソース及びドレインとして機能する。

その後、図２（ｅ）に示すように、フォトレジスト膜１２１を除去する。このようにして、基板１００上にはｎ型薄膜トランジスタ、ｐ型薄膜トランジスタ、及び配線１０６ｃが形成される。

次いで、図３（ａ）に示すように、ｎ型薄膜トランジスタ、ｐ型薄膜トランジスタ、及び配線１０６ｃ上を含む全面上に、絶縁膜１０９を形成し、さらに絶縁膜１０９上に層間絶縁膜１１０を形成する。絶縁膜１０９は酸化シリコン膜又は酸化窒化シリコン膜であり層間絶縁膜１１０は酸化シリコン膜等の無機膜、若しくはアクリル又はポリイミド等の有機膜である。

次いで、図３（ｂ）に示すように、層間絶縁膜１１０上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、層間絶縁膜１１０上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜１１０及び絶縁膜１０９をエッチングする。これにより、層間絶縁膜１１０及び絶縁膜１０９には、接続孔１１０ａ，１１０ｂ，１１０ｃが形成される。接続孔１１０ａは２つの不純物領域１０８ａそれぞれ上に形成されており、接続孔１１０ｂは２つの不純物領域１０８ｂそれぞれ上に形成されている。接続孔１１０ｃは配線１０６ｃ上に形成されている。その後、レジストパターンを除去する。

次いで、接続孔１１０ａ〜１１０ｃそれぞれの中及び層間絶縁膜１１０上に、導電膜１１１を形成する。導電膜１１１は、Ａｌ、Ｔｉ、Ａｇ、Ｃｕ、又はＭｏから洗濯された元素、若しくはこれらの元素を主成分とする合金材料又は化学材料により形成される。導電膜１１１は単層膜であってもよいし積層膜であってもよい。また、導電膜１１１は、光透過性を有する膜（例えばＩＴＯ）であってもよい。

次いで、図３（ｃ）に示すように、導電膜１１１上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１１１上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜１１１をエッチングする。これにより導電膜１１１がパターニングされ、２本の配線１１１ａ、２本の配線１１１ｂ、及び配線１１１ｃが形成される。配線１１１ａは一部が接続孔１１０ａに埋め込まれることにより不純物領域１０８ａに接続しており、配線１１１ｂは一部が接続孔１１０ｂに埋め込まれることにより不純物領域１０８ｂに接続している。配線１１１ｃは一部が接続孔１１０ｂに埋め込まれることにより配線１０６ｃに接続している。その後、レジストパターンを除去する。

以上、第１の実施形態によれば、ｎ型薄膜トランジスタのゲート電極１０６ａ、ｐ型薄膜トランジスタのゲート電極１０６ｂ、及びゲート電極１０６ａ，１０６ｂと同一層の配線１０６ｃそれぞれは、圧縮応力を有する第１の導電膜１０４ａ，１０４ｂ，１０４ｃそれぞれ上に、引っ張り応力を有する第２の導電膜１０５ａ，１０５ｂ，１０５ｃそれぞれを積層した構造を有している。第２の導電膜１０５ｂ，１０５ｃは、第２の導電膜１０５ａより薄い。このため、ゲート電極１０６ａが有する応力を引っ張り応力として、かつ、ゲート電極１０６ｂ及び配線１０６ｃが有する応力を小さく、若しくは０ＧＰａ又は略０ＧＰａとすることができる。

従って、ｎ型薄膜トランジスタのチャネル領域となる結晶性半導体層１０２ａに圧縮応力を加え、ｎ型薄膜トランジスタの応答速度を速くすることができる。この効果は、結晶性半導体膜１０２ａがポリシリコン膜である場合、結晶方位が（１００）である結晶粒の比率が高いほど顕著になる。また、ｐ型薄膜トランジスタのゲート電極１０６ｂ及び配線１０６ｃが有する応力は小さいか、若しくは０ＧＰａ又は略０ＧＰａであるため、ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃが基板１００に加える応力を従来と比べて小さくすることができる。

なお、ｐ型薄膜トランジスタのゲート電極１０６ｂ及び配線１０６ｃそれぞれが圧縮応力を有するようにした場合、ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃが基板１００に加える応力を０ＧＰａ又は略０ＧＰａにすることができる。

また、結晶性半導体膜１０２の代わりに単結晶半導体膜（例えば単結晶シリコン膜）を形成してもよい。単結晶シリコン膜の場合、結晶方位は（１００）であるのが好ましい。

（第２の実施形態）
図５の各図は、第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ｂ及び配線１０６ｃを構成する第２の導電膜を薄くするタイミングが、第１の実施形態と異なる。以下、第１の実施形態と同様の構成に着いては同一の符号を付し、説明を省略する。

まず、図５（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、第１及び第２の導電膜１０４，１０５を形成する。これらの形成方法は第１の実施形態と同様である。

次いで、図５（ｂ）に示すように、第２の導電膜１０５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の導電膜１０５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１及び第２の導電膜１０４，１０５をエッチングする。これにより第１及び第２の導電膜１０４，１０５がパターニングされ、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃが形成される。

ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃを形成するときのエッチングレートは、第１の導電膜１０４より第２の導電膜１０５のほうが速い。従って、第２の導電膜１０５ａ〜１０５ｃそれぞれの幅は、第１の導電膜１０４ａ〜１０４ｃそれぞれの幅より狭くなる。
その後、レジストパターンを除去する。

次いで、図５（ｃ）に示すように、ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃ上を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜がパターニングされ、ゲート電極１０６ｂ及び配線１０６ｃそれぞれ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとしたエッチングを行うことにより、ゲート電極１０６ｂが有する第２の導電膜１０５ｂ、及び配線１０６ｃが有する第２の導電膜１０５ｃそれぞれを薄くする。
その後、フォトレジスト膜を除去する。

次いで、図５（ｄ）に示すように、低濃度不純物領域１０７ａ，１０７ｂ、不純物領域１０８ａ，１０８ｂ、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第１の実施形態と同様である。

以上、第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図６及び図７の各図は、第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ｂ及び配線１０６ｃが有する第２の導電膜１０５ｂ，１０５ｃを薄くするタイミングが、第２の実施形態と異なる。以下、第２の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図６（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃを形成する。これらの形成方法は第１の実施形態と同様である。

次いで、図６（ｂ）に示すように、結晶性半導体層１０２ｂの上方のみをフォトレジスト膜１２０で覆う。次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物を注入する。これにより、低濃度不純物領域１０７ａ及び不純物領域１０８ａが形成される。

その後、図６（ｃ）に示すように、フォトレジスト膜１２０を除去する。次いで、ゲート電極１０６ｂが有する第２の導電膜１０５ｂ、及び配線１０６ｃが有する第２の導電膜１０５ｃそれぞれを薄くする。この方法は、第２の実施形態と同様である。

次いで、図７（ａ）に示すように、結晶性半導体層１０２ａの上方のみをフォトレジスト膜１２１で覆う。次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物を注入する。これにより、低濃度不純物領域１０７ｂ及び不純物領域１０８ｂが形成される。

その後、図７（ｂ）に示すように、フォトレジスト膜１２１を除去する。

次いで、図７（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第１の実施形態と同様である。

以上、第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。

（第４の実施形態）
図８及び図９の各図は、第４の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ｂ及び配線１０６ｃが有する第２の導電膜１０５ｂ，１０５ｃを薄くするタイミングが、第３の実施形態と異なる。以下、第３の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図８（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃを形成する。これらの形成方法は第３の実施形態と同様である。

次いで、図８（ｂ）に示すように、結晶性半導体層１０２ｂの上方のみをフォトレジスト膜１２０で覆う。次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物を注入する。これにより、低濃度不純物領域１０７ａ及び不純物領域１０８ａが形成される。

その後、図８（ｃ）に示すように、フォトレジスト膜１２０を除去する。次いで、結晶性半導体層１０２ａの上方のみをフォトレジスト膜１２１で覆う。次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物を注入する。これにより、低濃度不純物領域１０７ｂ及び不純物領域１０８ｂが形成される。

その後、図９（ａ）に示すようにフォトレジスト膜１２１を除去する。

次いで、図９（ｂ）に示すように、ゲート電極１０６ｂが有する第２の導電膜１０５ｂ、及び配線１０６ｃが有する第２の導電膜１０５ｃそれぞれを薄くする。この方法は、第３の実施形態と同様である。

次いで、図９（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第３の実施形態と同様である。

以上、第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図１０の各図は、第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、ゲート電極１０６ｂ及び配線１０６ｃの構成を除いて、第４の実施形態と同様である。以下、第４の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図１０（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、配線１０６ｃ、低濃度不純物領域１０７ａ，１０７ｂ、及び不純物領域１０８ａ，１０８ｂを形成する。これらの形成方法は第４の実施形態と同様である。

次いで、図１０（ｂ）に示すように、ゲート電極１０６ｂが有する第２の導電膜１０５ｂ、及び配線１０６ｃが有する第２の導電膜１０５ｃそれぞれを除去する。この方法は、エッチング条件が変わる点（例えばエッチング時間が長くなる点）を除いて、第４の実施形態において第２の導電膜１０５ｂ，１０５ｃを薄くする方法と同様である。

次いで、図１０（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第４の実施形態と同様である。

以上、第５の実施形態によれば、ｎ型薄膜トランジスタのゲート電極１０６ａは、圧縮応力を有する第１の導電膜１０４ａ上に、引っ張り応力を有する第２の導電膜１０５ａを積層した構造である。そして、ゲート電極１０６ａは、全体として引っ張り応力を有している。一方、ｐ型薄膜トランジスタのゲート電極１０６ｂ、及びゲート電極１０６ａ，１０６ｂと同一層の配線１０６ｃそれぞれは、圧縮応力を有する第１の導電膜１０４ｂ，１０４ｃのみで構成されている。このため、ゲート電極１０６ｂ及び配線１０６ｃは圧縮応力を有する。

このため、第１の導電膜１０４ｂ，１０４ｃが有する圧縮応力を調節ことにより、従来と比較してゲート電極１０６ａ，１０６ｂ及び配線１０６ｃが基板１００に加える応力を小さくし、若しくは０ＧＰａ又は略０ＧＰａにすることができる。また、第２の導電膜１０５ｂ，１０５ｃを除去する場合に、第１の導電膜１０４ｂ，１０４ｃをエッチングストッパーとすることができるため、ゲート電極１０６ｂ及び配線１０６ｃの面内ばらつきを抑制することができる。

なお、第１〜第３の実施形態で示した方法において、エッチング条件を変えることにより（例えばエッチング時間が長くなる等）、ゲート電極１０６ｂが有する第２の導電膜１０５ｂ、及び配線１０６ｃが有する第２の導電膜１０５ｃそれぞれを除去してもよい。

（第６の実施形態）
図１１及び図１２の各図は、本発明の第６の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、第１の導電膜１０４ａ，１０４ｂ，１０４ｃが引っ張り応力を有しており、第２の導電膜１０５ａ，１０５ｂ，１０５ｃが圧縮応力を有している点で、第１の実施形態と異なる。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず図１１（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、第１の導電膜１０４、及び第２の導電膜１０５を形成する。本実施形態において、第１の導電膜１０４は引っ張り応力を有しており、第２の導電膜１０５は圧縮応力を有している。第１及び第２の導電膜１０４，１０５が圧縮応力及び引っ張り応力のいずれを有するかは、第１及び第２の導電膜１０４，１０５の形成条件によって定めることができる。なお、第２の導電膜１０５の引っ張り応力は、第１の導電膜１０４の圧縮応力と相殺され、第１及び第２の導電膜１０４，１０５の積層膜としては応力が小さくなるか、若しくは０ＧＰａ又は略０ＧＰａになる

次いで、図１１（ｂ）に示すように、第２の導電膜１０５のうち、結晶性半導体層１００２ａの上方に位置する部分を薄くする。第２の導電膜１０５を薄くする方法は、第１の実施形態と同様である。

次いで、図１１（ｃ）に示すように、第１及び第２の導電膜１０４，１０５それぞれをパターニングすることにより、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃを形成する。これらの形成方法は、第１の実施形態と同様である。ゲート電極１０６ａを形成する第２の導電膜１０５ａは、図１１（ｂ）で説明した工程により薄くなっているため、ゲート電極１０６ａは全体として引っ張り応力を有している。なお、ゲート電極１０６ｂ及び配線１０６ｃは、全体として応力が小さいか、若しくは０ＧＰａ又は略０ＧＰａである。

次いで、図１１（ｄ）に示すように、結晶性半導体層１０２ｂの上方のみをフォトレジスト膜１２０で覆う。次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物を注入する。これにより、低濃度不純物領域１０７ａ及び不純物領域１０８ａが形成される。

その後、図１２（ａ）に示すように、フォトレジスト膜１２０を除去する。次いで、結晶性半導体層１０２ａの上方のみをフォトレジスト膜１２１で覆う。次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物を注入する。これにより、低濃度不純物領域１０７ｂ及び不純物領域１０８ｂが形成される。

その後、図１２（ｂ）に示すように、フォトレジスト膜１２１を除去する。

次いで、図１２（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第１の実施形態と同様である。

以上、第６の実施形態によれば、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃは、引っ張り応力を有する第１の導電膜１０４ａ，１０４ｂ，１０４ｃそれぞれ上に、圧縮応力を有する第２の導電膜１０５ａ，１０５ｂ，１０５ｃを積層した構造である。第２の導電膜１０５ａは第２の導電膜１０５ｂ，１０５ｃより薄い。このため、ゲート電極１０６ａの応力を引っ張り応力として、かつ、ゲート電極１０６ｂ及び配線１０６ｃの応力を小さく、若しくは０ＧＰａ又は略０ＧＰａにすることができる。また、ゲート電極１０６ｂ及び配線１０６ｃが有する応力を圧縮応力にすることもできる。
従って、本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第７の実施形態）
図１３の各図は、第７の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ｂ及び配線１０６ｃを構成する第２の導電膜を薄くするタイミングが、第６の実施形態と異なる。以下、第６の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図１３（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、第１の導電膜１０４、及び第２の導電膜１０５を形成する。

次いで、図１３（ｂ）に示すように、第２の導電膜１０５上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の導電膜１０５上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１及び第２の導電膜１０４，１０５をエッチングする。これにより第１及び第２の導電膜１０４，１０５がパターニングされ、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃが形成される。

ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃを形成するときのエッチングレートは、第１の導電膜１０４より第２の導電膜１０５のほうが速い。従って、第２の導電膜１０５ａ〜１０５ｃそれぞれの幅は、第１の導電膜１０４ａ〜１０４ｃそれぞれの幅より狭くなる。
その後、レジストパターンを除去する。

次いで、図１３（ｃ）に示すように、ゲート電極１０６ａ，１０６ｂ及び配線１０６ｃ上を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、フォトレジスト膜がパターニングされ、ゲート電極１０６ａ上に位置するフォトレジスト膜が除去される。次いで、このフォトレジスト膜をマスクとしたエッチングを行うことにより、ゲート電極１０６ａが有する第２の導電膜１０５ａを薄くする。
その後、フォトレジスト膜を除去する。

次いで、図１３（ｄ）に示すように、低濃度不純物領域１０７ａ，１０７ｂ、不純物領域１０８ａ，１０８ｂ、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第６の実施形態と同様である。

本実施形態によっても、第６の実施形態と同様の効果を得ることができる。

（第８の実施形態）
図１４及び図１５の各図は、第８の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ａが有する第２の導電膜１０５ａを薄くするタイミングが、第７の実施形態と異なる。以下、第７の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図１４（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃを形成する。これらの形成方法は第７の実施形態と同様である。

次いで、図１４（ｂ）に示すように、結晶性半導体層１０２ｂの上方のみをフォトレジスト膜１２０で覆う。次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物を注入する。これにより、低濃度不純物領域１０７ａ及び不純物領域１０８ａが形成される。

その後、図１４（ｃ）に示すように、フォトレジスト膜１２０を除去する。次いで、ゲート電極１０６ａが有する第２の導電膜１０５ａを薄くする。この方法は、第７の実施形態と同様である。

次いで、図１５（ａ）に示すように、結晶性半導体層１０２ａの上方のみをフォトレジスト膜１２１で覆う。次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物を注入する。これにより、低濃度不純物領域１０７ｂ及び不純物領域１０８ｂが形成される。

その後、図１５（ｂ）に示すように、フォトレジスト膜１２１を除去する。

次いで、図１５（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第７の実施形態と同様である。

以上、第８の実施形態によっても第６の実施形態と同様の効果を得ることができる。

（第９の実施形態）
図１６及び図１７の各図は、第９の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、ゲート電極１０６ｂ及び配線１０６ｃが有する第２の導電膜１０５ｂ，１０５ｃを薄くするタイミングが、第８の実施形態と異なる。以下、第８の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図１６（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、及び配線１０６ｃを形成する。これらの形成方法は第８の実施形態と同様である。

次いで、図１６（ｂ）に示すように、結晶性半導体層１０２ｂの上方のみをフォトレジスト膜１２０で覆う。次いで、フォトレジスト膜１２０及びゲート電極１０６ａをマスクとして、結晶性半導体層１０２ａにｎ型不純物を注入する。これにより、低濃度不純物領域１０７ａ及び不純物領域１０８ａが形成される。

その後、図１６（ｃ）に示すように、フォトレジスト膜１２０を除去する。次いで、結晶性半導体層１０２ａの上方のみをフォトレジスト膜１２１で覆う。次いで、フォトレジスト膜１２１及びゲート電極１０６ｂをマスクとして、結晶性半導体層１０２ｂにｐ型不純物を注入する。これにより、低濃度不純物領域１０７ｂ及び不純物領域１０８ｂが形成される。

その後、図１７（ａ）に示すようにフォトレジスト膜１２１を除去する。

次いで、図１７（ｂ）に示すように、ゲート電極１０６ａが有する第２の導電膜１０５ａを薄くする。この方法は、第８の実施形態と同様である。

次いで、図１７（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第８の実施形態と同様である。

以上、第９の実施形態によっても第６の実施形態と同様の効果を得ることができる。

（第１０の実施形態）
図１８の各図は、第１０の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態によって製造される半導体装置は、ゲート電極１０６ａの構成を除いて、第９の実施形態と同様である。以下、第９の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず、図１８（ａ）に示すように、基板１００上に下地絶縁膜１０１を形成し、さらに結晶性半導体層１０２ａ，１０２ｂ、ゲート絶縁膜１０３ａ，１０３ｂ、絶縁膜１０３、ゲート電極１０６ａ，１０６ｂ、配線１０６ｃ、低濃度不純物領域１０７ａ，１０７ｂ、及び不純物領域１０８ａ，１０８ｂを形成する。これらの形成方法は第９の実施形態と同様である。

次いで、図１８（ｂ）に示すように、ゲート電極１０６ａが有する第２の導電膜１０５ａを除去する。この方法は、エッチング条件が変わる点（例えばエッチング時間が長くなる点）を除いて、第９の実施形態において第２の導電膜１０５ａを薄くする方法と同様である。

次いで、図１８（ｃ）に示すように、絶縁膜１０９、層間絶縁膜１１０、接続孔１１０ａ，１１０ｂ，１１０ｃ、及び配線１１１ａ，１１１ｂ，１１１ｃを形成する。これらの形成方法は第９の実施形態と同様である。

以上、第１０の実施形態によれば、ｎ型薄膜トランジスタのゲート電極１０６ａは、引っ張り応力を有する第１の導電膜１０４ａのみで構成されている。一方、ｐ型薄膜トランジスタのゲート電極１０６ｂ、及び配線１０６ｃそれぞれは、引っ張り応力を有する第１の導電膜１０４ｂ，１０４ｃそれぞれ上に、圧縮応力を有する第２の導電膜１０５ｂ，１０５ｃを有している。このため、ゲート電極１０６ａが引っ張り応力を有し、かつゲート電極１０６ｂ及び配線１０６ｃが有する応力を小さく、若しくは０ＧＰａ又は略０ＧＰａにすることができる。また、ゲート電極１０６ｂ及び配線１０６ｃが有する応力を圧縮応力にすることもできる。

従って、第１０の実施形態によっても第６の実施形態と同様の効果を得ることができる。また、第２の導電膜１０５ａを除去する場合に第１の導電膜１０４ａをエッチングストッパーとすることができるため、ゲート電極１０６ａの面内ばらつきを抑制することができる。

なお、第６〜第８の実施形態で示した方法において、エッチング条件を変えることにより（例えばエッチング時間が長くなる点）、ゲート電極１０６ａが有する第２の導電膜１０５ａを除去してもよい。

上記した第１〜第１０の実施形態では、第１の導電膜１０４と第２の導電膜１０５を互いに異なる材料で形成していたが、同一の材料で連続して形成してもよい。この場合、成膜途中で成膜条件を変更することにより、下層は圧縮応力を有していて上層は引っ張り応力を有する膜、又は、下層は引っ張り応力を有していて上層は圧縮応力を有する膜を形成することができる。この場合、成膜装置及び成膜材料が一つでよいため、製造コストが低くなる。

また、第１の絶縁膜１０４及び第２の絶縁膜１０５を形成する前に、絶縁膜１０３を除去してもよい。この場合、配線１０６ｃは下地絶縁膜１０１上に直接形成される。

また、上記した各工程においてレジストパターンの代わりに、インクジェット法又はナノインプリント法によりマスクパターンを形成し、このマスクパターンをマスクとして第２の導電膜１０５をエッチングしてもよい。

（第１の実施例）
図１９は、本発明の第１の実施例に係る表示装置が有する画素の構成を説明する為の平面図である。本表示装置は、例えば液晶表示装置、有機ＥＬ表示装置、又は無機ＥＬ表示装置である。この表示装置において、信号配線２０８ａ及びソース配線２０８ｂが互いに平行（図中上下方向に延伸）かつ互いに離間した状態で配置されている。複数のゲート配線２０５は、信号配線２０８ａに略直行する方向（図中左右方向）に延伸し、かつ互いに離間するように配置されている。信号配線２０８ａ、ソース配線２０８ｂ、及びゲート配線２０５によって略長方形の空間が囲まれているが、この空間に表示装置の画素が配置されている。画素を駆動するｎ型薄膜トランジスタ２２１及びｐ型薄膜トランジスタ２２２は、図中画素の上方に配置されている。

ゲート配線２０５は、ｎ型薄膜トランジスタ２２１のゲート電極２２１ａに接続している。ｎ型薄膜トランジスタ２２１は、ソース又はドレインとして機能する不純物層２０１ａ，２０１ｂを有している。

不純物層２０１ｂは、コンタクトホール２０２ｂ、配線２０８ｃ及びコンタクトホール２０２ｃを介して、ｐ型薄膜トランジスタ２２２のゲート電極２２２ａに接続している。
ｐ型薄膜トランジスタ２２２は、ソースとなる不純物層２０１ｃ及びドレインとなる不純物層２０１ｄを有している。不純物層２０１ｃは、コンタクトホール２０２ｄを介してソース配線２０８ｂに接続しており、不純物層２０１ｄは、コンタクトホール（図示せず）、導電層２０８ｄ及びビアホール２０２ｅを介して画素電極２１０に接続している。

不純物層２０１ａ〜２０１ｄそれぞれは、基板（図示せず）上に形成された島状の結晶性半導体層（例えばポリシリコン層）に不純物を導入したものである。ゲート電極２２１ａ，２２２ａ及びゲート配線２０５は、ゲート絶縁膜（図示せず）を挟んで不純物層２０１ａ〜２０１ｄの一つ上の層に位置している。信号配線２０８ａ、ソース配線２０８ｂ、配線２０８ｃ及び導電層２０８ｄは、第１の層間絶縁膜（図示せず）を挟んでゲート電極２２１ａの一つ上の層に位置している。画素電極２１０は、第２の層間絶縁膜（図示せず）を挟んで信号配線２０８ａの一つ上の層に位置している。

ｐ型薄膜トランジスタ２２２のゲート電極２２２ａは、一部が第１の層間絶縁膜を介してゲート配線２０８ｂの下方に位置している。ゲート電極２２２ａのこの部分は、さらにゲート絶縁膜を介して不純物層２０１の上方に位置している。このような構造を有することにより、ゲート電極２２２ａの一部は、ゲート配線２０８ｂ及び第１の層間絶縁膜、並びに不純物層２０１及びゲート絶縁膜とともに容量素子２１２を形成している。

ｎ型薄膜トランジスタ２２１及びｐ型薄膜トランジスタ２２２それぞれは、第１〜第１０の実施形態で示したｎ型薄膜トランジスタ及びｐ型薄膜トランジスタと同様の構造を有している。すなわち、ゲート電極２２１ａは第１〜第１０の実施形態で示したゲート電極１０６ａのいずれかと同様の構造を有している。同様に、ゲート電極２２２ａ及びゲート配線２０５は、第１〜第１０の実施形態で示したゲート電極１０６ｂ及び配線１０６ｃのいずれかと同様の構造を有している。

このため、本実施例に係る表示装置によれば、第１〜第１０の実施形態と同様の効果を得ることができる。また、基板に加わる応力が小さくなるため、表示装置の信頼性が高くなる。

（第２の実施例）
図２０（ａ）は、第２の実施例に係る表示モジュールの構成を説明する為の平面図であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ´断面図である。この表示モジュールは有機ＥＬ表示装置であり、第１の実施例で示した表示装置が用いられている。

本表示モジュールは、アクティブマトリクス基板３６１０を有している。アクティブマトリクス基板３６１０に対向する位置には、対向基板３６０４が配置されている。これら２つの基板は、シール材３６０５によって貼り合わせられている。２つの基板の間には、シール材３６０５によって封止された空間３６０７がある。

アクティブマトリクス基板３６１０の中央には、画素領域３６０２が設けられている。画素領域３６０２は空間３６０７の内部に位置しており、複数の画素を有している。画素それぞれは、ｎ型薄膜トランジスタ３６１１、ｐ型薄膜トランジスタ３６１２、及び有機ＥＬ素子３６１８を有している。

ｎ型薄膜トランジスタ３６１１及びｐ型薄膜トランジスタ３６１２は、それぞれ第１の実施例で示したｎ型薄膜トランジスタ２２１及びｐ型薄膜トランジスタ２２２に相当する。

有機ＥＬ素子３６１８は、アノード電極３６１３、有機ＥＬ層３６１６、及びカソード電極３６１７をこの順に積層したものである。アノード電極３６１３は画素電極として機能し、第１の実施例で示した画素電極２１０に相当する。

アノード電極３６１３とアクティブマトリクス基板３６１０の間には、絶縁層３６１４が設けられている。絶縁層３６１４は、例えば有機材料から形成される。有機ＥＬ層３６１６は蒸着法により形成されるが、絶縁層３６１４が設けられることにより、アクティブマトリクス基板３６１０を、有機ＥＬ層３６１６を蒸着するときのプロセスダメージから保護することができる。

また、アクティブマトリクス基板３６１０の周辺部には配線３６０８が配置されている。配線３６０８の端部には、フレキシブルプリント基板（Flexible Print Circuit：以下ＦＰＣと記載）３６０９及び外付けＩＣチップ３６１９が取り付けられている。

画素領域３６０２と配線３６０８の間には、信号配線駆動回路３６０１が設けられている。信号配線駆動回路３６０１は空間３６０７の内部に位置しており、第１の実施例で示した信号配線２０８ａに接続している。信号配線駆動回路３６０１は、ｎ型薄膜トランジスタ３６２０及びｐ型薄膜トランジスタ３６２１を有している。ｎ型薄膜トランジスタ３６２０及びｐ型薄膜トランジスタ３６２１は、第１〜第１０の実施形態で示したｎ型薄膜トランジスタ及びｐ型薄膜トランジスタと同様の構造を有している。

また、画素領域３６０２の周囲には、ゲート配線駆動回路３６０３，３６０６が設けられている。ゲート配線駆動回路３６０３，３６０６は空間３６０７の内部に位置しており、第１の実施例で示したゲート配線２０５に接続している。ゲート配線駆動回路３６０３，３６０６は、第１〜第１０の実施形態で示した構造を有するｎ型薄膜トランジスタ及びｐ型薄膜トランジスタ（共に図示せず）を有している。

本実施例に係る表示装置によれば、第１の実施例と同様の作用により、表示モジュールの信頼性が高くなる。

（第３の実施例）
図２１（ａ）は、第３の実施例に係る表示モジュールを説明する為の平面図である。本表示モジュールは、信号配線駆動回路３６０１が、シール材３６０５によって封止された空間の外部に位置している点を除いて、第２の実施例と同様の構造を有する。以下、第２の実施例と同様の構成については同一の符号を付し、説明を省略する。
本実施例に係る表示装置によっても、第２の実施例と同様の効果を得ることができる。

（第４の実施例）
図２１（ｂ）は、第４の実施例に係る表示モジュールを説明する為の平面図である。本表示モジュールは、信号配線駆動回路３６０１及びゲート配線駆動回路３６０３，３６０６が、シール材３６０５によって封止された空間の外部に位置している点を除いて、第２の実施例と同様の構造を有する。以下、第２の実施例と同様の構成については同一の符号を付し、説明を省略する。
本実施例に係る表示装置によっても、第２の実施例と同様の効果を得ることができる。

（第５の実施例）
第５の実施例に係る電子機器について、図２２を参照しつつ説明する。この電子機器は、本発明の発光装置を有し、前述した実施の形態にその一例を示したようなモジュールを搭載したものである。

この電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図２２に示す。

図２２（ａ）はテレビ受像器又はパーソナルコンピュータのモニターである。筺体３５００１、支持台３５００２、表示部３５００３、スピーカー部３５００４、ビデオ入力端子３５００５等を含む。表示部３５００３には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを用いることにより、テレビ受像器又はパーソナルコンピュータのモニターの信頼性を高くすることができる。

図２２（ｂ）はデジタルカメラである。本体３５１０１の正面部分には受像部３５１０３が設けられており、本体３５１０１の上面部分にはシャッター３５１０６が設けられている。また、本体３５１０１の背面部分には、表示部３５１０２、操作キー３５１０４、及び外部接続ポート３５１０５が設けられている。表示部３５１０２には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、デジタルカメラの信頼性を高くすることができる。

図２２（ｃ）はノート型パーソナルコンピュータである。本体３５２０１には、キーボード３５２０４、外部接続ポート３５２０５、ポインティングマウス３５２０６が設けられている。また、本体３５２０１には、表示部３５２０３を有する筐体３５２０２が取り付けられている。表示部３５２０３には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、ノート型パーソナルコンピュータの信頼性を高くすることができる。

図２２（ｄ）はモバイルコンピュータであり、本体３５３０１、表示部３５３０２、スイッチ３５３０３、操作キー３５３０４、赤外線ポート３５３０５等を含む。表示部３５３０２には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、モバイルコンピュータの信頼性を高くすることができる。

図２２（ｅ）は画像再生装置である。本体３５４０１には、表示部Ｂ３５４０４、記録媒体読込部３５４０５及び操作キー３５４０６が設けられている。また、本体３５４０１には、スピーカー部３５４０７及び表示部Ａ３５４０３それぞれを有する筐体３５４０２が取り付けられている。表示部Ａ３５４０３及び表示部Ｂ３５４０４それぞれには、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、画像再生装置の信頼性を高くすることができる。

図２２（ｆ）は、ヘッドマウントディスプレイであり、表示部３５５０２を有する本体３５５０１、及びアーム部３５５０３を有している。表示部３５５０２には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、ヘッドマウントディスプレイの信頼性を高くすることができる。

図２２（ｇ）はビデオカメラであり、本体３５６０１には外部接続ポート３５６０４、リモコン受信部３５６０５、受像部３５６０６、バッテリー３５６０７、音声入力部３５６０８、接眼部３５６０９、及び操作キー３５６１０が設けられている、また、本体３５６０１には、表示部３５６０２を有する筐体３５６０３が取り付けられている。表示部３５６０２には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、ビデオカメラの信頼性を高くすることができる。

図２２（ｈ）は携帯電話であり、本体３５７０１、筐体３５７０２、表示部３５７０３、音声入力部３５７０４、音声出力部３５７０５、操作キー３５７０６、外部接続ポート３５７０７、アンテナ３５７０８等を含む。表示部３５７０３には、第２〜第４の実施例のいずれかで示した表示モジュールが用いられている。この表示モジュールを有していることにより、携帯電話の信頼性を高くすることができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第１の導電膜１０４と第２の導電膜１０５の積層膜が有する応力が、第２の導電膜１０５の厚さによってどのように変化するかを示すグラフ。 第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第４の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第５の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第６の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第６の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第７の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第８の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第８の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第９の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第９の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第１０の実施形態に係る半導体装置の製造方法を説明する為の断面図。 第１の実施例に係る表示装置が有する画素の構成を説明する為の平面図。 （ａ）は第２の実施例に係る表示モジュールの構成を説明する為の平面図、（ｂ）は（ａ）のＡ−Ａ´断面図。 （ａ）は第３の実施例に係る表示モジュールを説明する為の平面図、（ｂ）は第４の実施例に係る表示モジュールを説明する為の平面図。 各図は、第５の実施例に係る電子機器を説明する為の斜視図。

符号の説明

１０１…下地絶縁膜
１０２ａ，１０２ｂ…半導体層
１０３ａ，１０３ｂ…ゲート絶縁膜
１０４，１０４ａ〜１０４ｃ…第１の導電膜
１０５，１０５ａ〜１０５ｃ…第２の導電膜
１０６ａ，１０６ｂ…ゲート電極
１０６ｃ…配線

Claims (43)

1. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
   前記第２のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
2. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
   前記第１のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
3. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
   前記配線を形成する前記第２の導電膜、及び前記第２のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
4. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
   前記第１のゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
5. 下地絶縁膜上に、島状の半導体層を形成する工程と、
   前記半導体層上に位置するゲート絶縁膜を形成する工程と、
   前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
   前記配線を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
6. 下地絶縁膜上に、島状の半導体層を形成する工程と、
   前記半導体層上に位置するゲート絶縁膜を形成する工程と、
   前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、引っ張りを有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
   前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
   前記ゲート電極を構成する前記第２の導電膜を薄くし、又は除去する工程と、
   を具備する半導体装置の製造方法。
7. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
   前記第２のゲート絶縁膜上に位置する前記第２の導電膜を、前記第１のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
   を具備する半導体装置の製造方法。
8. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
   前記第１のゲート絶縁膜上に位置する前記第２の導電膜を、前記第２のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、及び前記第２のゲート絶縁膜上に位置する第２のゲート電極を形成する工程と、
   を具備する半導体装置の製造方法。
9. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
   前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
   前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、並びに前記第２のゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
   前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
   前記第２のゲート絶縁膜上に位置する前記第２の導電膜、並びに前記下地絶縁膜の上又は上方に位置する前記第２の導電膜を、前記第１のゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
   前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
   を具備する半導体装置の製造方法。
10. 下地絶縁膜上に、島状の第１の半導体層及び島状の第２の半導体層を形成する工程と、
    前記第１の半導体層上に位置する第１のゲート絶縁膜、及び第２の半導体層上に位置する第２のゲート絶縁膜を形成する工程と、
    前記下地絶縁膜の上又は上方、前記第１のゲート絶縁膜上、及び前記第２のゲート絶縁膜上に、引っ張り応力を有する第１の導電膜を形成する工程と、
    前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
    前記第１のゲート絶縁膜上に位置する前記第２の導電膜を、前記第２のゲート絶縁膜上に位置する前記第２の導電膜、並びに前記下地絶縁膜の上又は上方に位置する前記第２の導電膜それぞれより薄くし、又は除去する工程と、
    前記第１及び第２の導電膜をエッチングして、前記第１のゲート絶縁膜上に位置する第１のゲート電極、前記第２のゲート絶縁膜上に位置する第２のゲート電極、並びに前記下地絶縁膜の上又は上方に位置する配線を形成する工程と、
    を具備する半導体装置の製造方法。
11. 下地絶縁膜上に、島状の半導体層を形成する工程と、
    前記半導体層上に位置するゲート絶縁膜を形成する工程と、
    前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、圧縮応力を有する第１の導電膜を形成する工程と、
    前記第１の導電膜上に引っ張り応力を有する第２の導電膜を形成する工程と、
    前記下地絶縁膜の上又は上方に位置する前記第２の導電膜を、前記ゲート絶縁膜上に位置する前記第２の導電膜より薄くし、又は除去する工程と、
    前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、並びに前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
    を具備する半導体装置の製造方法。
12. 下地絶縁膜上に、島状の半導体層を形成する工程と、
    前記半導体層上に位置するゲート絶縁膜を形成する工程と、
    前記下地絶縁膜の上又は上方、並びに前記ゲート絶縁膜上に、引っ張りを有する第１の導電膜を形成する工程と、
    前記第１の導電膜上に圧縮応力を有する第２の導電膜を形成する工程と、
    前記ゲート絶縁膜上に位置する前記第２の導電膜を、前記下地絶縁膜の上又は上方に位置する前記第２の導電膜より薄くし、又は除去する工程と、
    前記第１及び第２の導電膜をエッチングして、前記下地絶縁膜の上又は上方に位置する配線、及び前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
    を具備する半導体装置の製造方法。
13. 前記第１のゲート電極はｎ型トランジスタのゲート電極であり、
    前記第２のゲート電極はｐ型トランジスタのゲート電極である請求項１〜４及び７〜１０のいずれか一項に記載の半導体装置の製造方法。
14. 前記第１及び第２の導電膜をエッチングする工程において、前記第１のゲート電極を構成する前記第１の導電膜のゲート長を、前記第１のゲート電極を構成する前記第２の導電膜のゲート長より長くし、かつ前記第２のゲート電極を構成する前記第１の導電膜のゲート長を、前記第２のゲート電極を構成する前記第２の導電膜のゲート長より長くする請求項１〜４、７〜１０、１３のいずれか一項に記載の半導体装置の製造方法。
15. 前記第１及び第２の導電膜をエッチングする工程において、前記ゲート電極を構成する前記第１の導電膜のゲート長を、前記ゲート電極を構成する前記第２の導電膜のゲート長より長くする請求項５、６、１１、又は１２に記載の半導体装置の製造方法。
16. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第５の導電膜と、前記第５の導電膜の上に形成された第６の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜及び前記第５の導電膜は、圧縮応力を有し、
    前記第２の導電膜及び前記第４の導電膜及び前記第６の導電膜は、引っ張り応力を有し、
    前記第４の導電膜の膜厚及び前記第６の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
17. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第５の導電膜と、前記第５の導電膜の上に形成された第６の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜及び前記第５の導電膜は、引っ張り応力を有し、
    前記第２の導電膜及び前記第４の導電膜及び前記第６の導電膜は、圧縮応力を有し、
    前記第４の導電膜の膜厚及び前記第６の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
18. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
    前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
    前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
19. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、引っ張り応力を有し、
    前記第２の導電膜及び前記第４の導電膜は、圧縮応力を有し、
    前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
20. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の半導体層と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
    を具備する薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
    前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
    前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも薄く、
    前記ゲート電極は引っ張り応力を有し、
    前記薄膜トランジスタはn型薄膜トランジスタであることを特徴とした半導体装置。
21. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の半導体層と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
    を具備する薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第３の導電膜と、前記第３の導電膜の上に形成された第４の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、引っ張り応力を有し、
    前記第２の導電膜及び前記第４の導電膜は、圧縮応力を有し、
    前記第４の導電膜の膜厚は、前記第２の導電膜の膜厚よりも厚く、
    前記ゲート電極は引っ張り応力を有し、
    前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
22. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第４の導電膜から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜及び前記第４の導電膜は、圧縮応力を有し、
    前記第２の導電膜は、引っ張り応力を有し、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
23. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第４の導電膜と、前記第４の導電膜の上に形成された第５の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第２の導電膜及び前記第４の導電膜は、引っ張り応力を有し、
    前記第３の導電膜及び前記第５の導電膜は、圧縮応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
24. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第３の導電膜から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
    前記第２の導電膜引っ張り応力を有し、
    前記第１のゲート電極は引っ張り応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
25. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の第１の半導体層と、
    前記第１の半導体層上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された、第１の導電膜から構成される第１のゲート電極と、
    を具備する第１の薄膜トランジスタと、
    前記下地絶縁膜上に形成された島状の第２の半導体層と、
    前記第２の半導体層上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される第２のゲート電極と、
    を具備する第２の薄膜トランジスタと、
    を有し、
    前記第１の導電膜及び第２の導電膜は、引っ張り応力を有し、
    前記第３の導電膜は、圧縮応力を有し、
    前記第２の薄膜トランジスタは、p型薄膜トランジスタであり、
    前記第１の薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
26. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の半導体層と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された、第１の導電膜と、前記第１の導電膜の上に形成された第２の導電膜と、から構成されるゲート電極と、
    を具備する薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第３の導電膜とから構成される配線と、
    を有し、
    前記第１の導電膜及び前記第３の導電膜は、圧縮応力を有し、
    前記第２の導電膜は、引っ張り応力を有し、
    前記ゲート電極は引っ張り応力を有し、
    前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
27. 下地絶縁膜を有し、
    前記下地絶縁膜上に形成された島状の半導体層と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成された、第１の導電膜から構成されるゲート電極と、
    を具備する薄膜トランジスタと、
    前記下地絶縁膜の上又は上方に形成された、第２の導電膜と、前記第２の導電膜の上に形成された第３の導電膜と、から構成される配線と、
    を有し、
    前記第１の導電膜及び前記第２の導電膜は、引っ張り応力を有し、
    前記第３の導電膜は、圧縮応力を有し、
    前記薄膜トランジスタは、n型薄膜トランジスタであることを特徴とした半導体装置。
28. 請求項１６、請求項１７、請求項１８、請求項１９、請求項２３、又は請求項２５において、
    前記第２のゲート電極の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であることを特徴とした半導体装置。
29. 請求項１６、請求項１７、請求項１８、請求項１９、請求項２３、又は請求項２５において、
    前記第２のゲート電極の応力は、圧縮応力であることを特徴とした半導体装置。
30. 請求項１６、請求項１７、請求項１８、請求項１９、請求項２３、又は請求項２５において、
    前記第２のゲート電極の応力は、０ＧＰａ又は略０ＧＰａであることを特徴とした半導体装置。
31. 請求項１６、請求項１７、又は請求項２３において、
    前記配線の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であることを特徴とした半導体装置。
32. 請求項２０、請求項２１、又は請求項２７において、
    前記配線の応力は、前記ゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であることを特徴とした半導体装置。
33. 請求項１６、請求項１７、請求項２０、請求項２１、請求項２３、又は請求項２７において、
    前記配線の応力は、圧縮応力であるであることを特徴とした半導体装置。
34. 請求項１６、請求項１７、請求項２０、請求項２１、請求項２３、又は請求項２７において、
    前記配線の応力は、０ＧＰａ又は略０ＧＰａであることを特徴とした半導体装置。
35. 請求項１６、請求項１７、又は請求項２３において、
    前記第２のゲート電極の応力及び前記配線の応力は、前記第１のゲート電極の引っ張り応力よりも小さな値を持つ引っ張り応力であることを特徴とした半導体装置。
36. 請求項１６、請求項１７、又は請求項２３において、
    前記第２のゲート電極の応力及び前記配線の応力は、圧縮応力であるであることを特徴とした半導体装置。
37. 請求項１６、請求項１７、又は請求項２３において、
    前記第２のゲート電極の応力及び前記配線の応力は、０ＧＰａ又は略０ＧＰａであることを特徴とした半導体装置。
38. 請求項１６乃至請求項１９のいずれか一項において、
    前記第２のゲート電極を構成する前記第３の導電膜のゲート長の長さは、前記第４の導電膜のゲート長の長さよりも長いことを特徴とする半導体装置。
39. 請求項１６、請求項１７、請求項１８、請求項１９、請求項２２、請求項２４、又は請求項３８において、
    前記第１のゲート電極を構成する前記第１の導電膜のゲート長の長さは、前記第２の導電膜のゲート長の長さよりも長いことを特徴とする半導体装置。
40. 請求項２０、請求項２１、又は請求項２６において、
    前記ゲート電極を構成する前記第１の導電膜のゲート長の長さは、前記第２の導電膜のゲート長の長さよりも長いことを特徴とする半導体装置。
41. 請求項２３、請求項２５、又は請求項２７において、
    前記第２のゲート電極を構成する前記第２の導電膜のゲート長の長さは、前記第３の導電膜のゲート長の長さよりも長いことを特徴とする半導体装置。
42. 請求項１６乃至請求項４１のいずれか一項において、
    前記第１の半導体層の結晶方位の配向率は、（１００）方向の配向率が最も高いことを特徴とする半導体装置。
43. 請求項１６乃至請求項４２のいずれか一項に記載の半導体装置を有する電子機器。
    

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