KR101109027B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 장치는, N형 소스/드레인 영역(24n)과 게이트 전극(16n)을 가지는 N형 트랜지스터(30n)와, 게이트 전극(16n)의 측벽 부분에 형성되고, 실리콘의 영률보다도 작은 영률을 가지는 사이드월 절연막(18a)과, P형 소스/드레인 영역(24p)과 게이트 전극(16p)을 가지는 P형 트랜지스터(30p)와, 게이트 전극(16p)의 측벽 부분에 형성되고, 실리콘의 영률보다도 큰 영률을 가져, 사이드월 절연막(18a)보다도 영률이 큰 사이드월 절연막(36)과, N형 트랜지스터(30n)를 덮도록 형성된 인장 응력막(32)과, P형 트랜지스터(30p)를 덮도록 형성된 압축 응력막(38)을 가지고 있다.
게이트 전극, N형 트랜지스터, 사이드월 절연막, P형 트랜지스터

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이고, 특히 채널 영역에 변형이 도입된 MIS트랜지스터를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
지금까지, MOS트랜지스터는, 미세화를 진척시킴으로써 고집적화하고, 이에 의해 고속화, 저소비전력화가 도모되어 왔다. 그러나, 스케일링(scaling) 측면에 따른 MOS트랜지스터의 미세화는 한계에 도달하여 있다. 이 때문에, 미세화에 의하지 않는 수단으로, MOS트랜지스터의 고성능화를 도모하는 기술에 관한 연구가 활발히 이루어지고 있다.
예를 들면, MOS트랜지스터의 채널 영역에 변형을 도입함으로써 채널 재료의 물성을 바꾸고, 캐리어 이동도를 향상시키는 기술에 관한 연구가 활발히 이루어지고 있다.
채널 영역에 변형을 도입하는 기술의 일례로서는, 콘택트홀을 형성할 때의 에칭 스토퍼막에 의해 스트레스(응력)를 채널 영역에 인가하여, 채널 영역에 변형을 도입하는 기술이 알려져 있다. 이러한 에칭 스토퍼막으로서, NMOS트랜지스터 위에는, 텐사일 스트레스(tensile stress)(인장 응력)를 가지는 텐사일 스트레스막(인장 응력막)이 형성된다. PMOS트랜지스터 위에는, 콤프레시브 스트레스(compressive stress)(압축 응력)를 가지는 콤프레시브 스트레스막(압축 응력막)이 형성된다.
도 24는 인장 응력막 및 압축 응력막에 의해 채널 영역에 변형이 도입된 CMOS 구조를 가지는 종래의 반도체 장치의 구조를 나타내는 개략적인 단면도이다.
도시한 바와 같이, 실리콘 기판(100)의 주면에는, 소자 영역을 획정하는 소자 분리막(102)이 형성되어 있다. 도면 좌측의 소자 영역은 NMOS트랜지스터 형성 영역이고, 도면 우측의 소자 영역은 PMOS트랜지스터 형성 영역인 것으로 한다.
NMOS트랜지스터 형성 영역의 실리콘 기판(100) 위에는, 게이트 절연막(104)을 통해 게이트 전극(106n)이 형성되어 있다. 게이트 전극(106n)의 측벽 부분에는, 사이드월 절연막(108)이 형성되어 있다.
게이트 전극(106n)의 양측의 실리콘 기판(100) 중에는, 익스텐션 소스?드레인 구조의 N형 소스/드레인 영역(110n)이 형성되어 있다.
게이트 전극(106n) 위 및 N형 소스/드레인 영역(110n) 위에는, 금속 실리사이드막(112)이 형성되어 있다.
이렇게 해서, NMOS트랜지스터 형성 영역의 실리콘 기판(100) 위에, 게이트 전극(106n)과 N형 소스/드레인 영역(110n)을 가지는 NMOS트랜지스터(114n)가 형성되어 있다.
NMOS트랜지스터(114n) 위에는, NMOS트랜지스터(114n)를 덮도록, 인장 응력을 가지는 인장 응력막(116)이 형성되어 있다. 인장 응력막(116)으로서는, 인장 응력을 가지는 실리콘질화막이 형성되어 있다. NMOS트랜지스터(114n)의 채널 영역에는, 인장 응력막(116)에 의해 인가되는 응력에 의해 변형이 도입되어 있다.
PMOS트랜지스터 형성 영역의 실리콘 기판(100) 위에는, 게이트 절연막(104)을 통해 게이트 전극(106p)이 형성되어 있다. 게이트 전극(106p)의 측벽 부분에는, 사이드월 절연막(108)이 형성되어 있다.
게이트 전극(106p)의 양측의 실리콘 기판(100) 중에는, 익스텐션 소스?드레인 구조의 P형 소스/드레인 영역(110p)이 형성되어 있다.
게이트 전극(106p) 위 및 P형 소스/드레인 영역(110p) 위에는, 금속 실리사이드막(112)이 형성되어 있다.
이렇게 해서, PMOS트랜지스터 형성 영역의 실리콘 기판(100) 위에, 게이트 전극(106p)과 P형 소스/드레인 영역(110p)을 가지는 PMOS트랜지스터(114p)가 형성되어 있다.
PMOS트랜지스터(114p) 위에는, PMOS트랜지스터(114p)를 덮도록, 압축 응력을 가지는 압축 응력막(118)이 형성되어 있다. 압축 응력막(118)으로서는, 압축 응력을 가지는 실리콘질화막이 형성되어 있다. PMOS트랜지스터(114p)의 채널 영역에는, 압축 응력막(118)에 의해 인가되는 응력에 의해 변형이 도입되어 있다.
이렇게, 인장 응력막(116)에 의해 채널 영역에 변형이 도입된 NMOS트랜지스터(114n)와, 압축 응력막(118)에 의해 채널 영역에 변형이 도입된 PMOS트랜지스터(114p)가 조합된 CMOS 구조에서, NMOS트랜지스터(114n) 및 PMOS트랜지스터(114p) 의 각각에 대해 단면 구조를 최적화함으로써, 저비용으로 채널 영역에 도입된 변형을 증대할 수 있고, 캐리어 이동도를 향상할 수 있다. 이에 따라, MOS트랜지스터의 구동 전류를 증가할 수 있다.
비특허문헌 1: S. E. Thompson et al., “A 90-nm Logic Technology Featuring Strained-Silicon,” IEEE Trans. Elec. Dev., Vol. 51, No. 11, pp. 1790-1797, November 2004
비특허문헌 2: C.-H. Ge et al., “Process-Strained-Si(PSS) CMOS Technology Featuring 3D Strain Engineering,” IEDM Tech. Dig., 2003, pp. 73-76
비특허문헌 3: C. S. Smith, “Piezoresistance Effect in Germanium and Silicon,” Phys. Rev., vol. 94, No. 1, pp. 42-49, 1954.
그러나, 상기 도 24에 나타내는 CMOS 구조의 반도체 장치에서, NMOS트랜지스터 및 PMOS트랜지스터에 대해 서로 같은 구조의 사이드월 절연막을 사용한 것에서는, 양자의 특성을 함께 향상하는 것은 곤란했다.
본 발명의 목적은, 인장 응력막에 의해 채널 영역에 변형이 도입된 N형 MIS트랜지스터 및 압축 응력막에 의해 채널 영역에 변형이 도입된 P형 MIS트랜지스터 중 어느 것에 대해서도 특성을 향상할 수 있는 CMOS 구조의 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 제 1 소자 영역과 제 2 소자 영역을 가지는 실리콘 기판과, 상기 제 1 소자 영역 내에 제 1 채널 영역을 끼워서 형성된 제 1 소스/드레인 영역과, 상기 제 1 채널 영역 위에 제 1 게이트 절연막을 통해 형성된 제 1 게이트 전극을 가지는 N형 트랜지스터와, 상기 제 1 게이트 전극의 측벽 부분에 형성되고, 실리콘의 영률(Young's modulus)보다도 작은 영률을 가지는 제 1 사이드월 절연막과, 상기 제 2 소자 영역 내에 제 2 채널 영역을 끼워서 형성된 제 2 소스/드레인 영역과, 상기 제 2 채널 영역 위에 제 2 게이트 절연막을 통해 형성된 제 2 게이트 전극을 가지는 P형 트랜지스터와, 상기 제 2 게이트 전극의 측벽 부분에 형성되고, 실리콘의 영률보다도 큰 영률을 가져, 상기 제 1 사이드월 절연막보다도 영률이 큰 제 2 사이드월 절연막과, 상기 N형 트랜지스터를 덮도록 형성되고, 상기 제 1 채널 영역에, 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막과, 상기 P형 트랜지스터를 덮도록 형성되고, 상기 제 2 채널 영역에, 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 가지는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 실리콘 기판의 제 1 소자 영역에 형성된 N형 트랜지스터와, 상기 실리콘 기판의 제 2 영역에 형성된 P형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서, 상기 제 1 소자 영역 위에 제 1 게이트 절연막을 통해 상기 N형 트랜지스터의 제 1 게이트 전극을 형성하고, 상기 제 2 영역 위에 제 2 게이트 절연막을 통해 상기 P형 트랜지스터의 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성된 상기 실리콘 기판 위에, 실리콘의 영률보다도 작은 영률을 가지는 제 1 절연막을 형성하는 공정과, 상기 제 2 영역의 상기 제 1 절연막을 선택적으로 에칭함으로써, 상기 제 2 영역의 상기 제 1 절연막을, 상기 제 1 소자 영역의 상기 제 1 절연막보다도 얇게 하는 공정과, 상기 제 1 절연막 위에, 실리콘의 영률보다도 큰 영률을 가지는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 및 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 게이트 전극의 측벽 부분에, 상기 제 1 절연막을 포함하여, 실리콘의 영률보다도 작은 영률을 가지는 제 1 사이드월 절연막을 형성하고, 상기 제 2 게이트 전극의 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 실리콘의 영률보다도 큰 영률을 가져, 상기 제 1 사이드월 절연막보다도 영률이 큰 제 2 사이드월 절연막을 형성하는 공정과, 상기 N형 트랜지스터를 덮도록, 상기 N형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막을 형성하고, 상기 P형 트랜지스터를 덮도록, 상기 P형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 실리콘 기판의 제 1 소자 영역에 형성된 N형 트랜지스터와, 상기 실리콘 기판의 제 2 영역에 형성된 P형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서, 상기 제 1 소자 영역 위에 제 1 게이트 절연막을 통해 상기 N형 트랜지스터의 제 1 게이트 전극을 형성하고, 상기 제 2 영역 위에 제 2 게이트 절연막을 통해 상기 P형 트랜지스터의 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성된 상기 실리콘 기판 위에, 실리콘의 영률보다도 작은 영률을 가지는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막 위에, 실리콘의 영률보다도 큰 영률을 가지는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막 및 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 게이트 전극의 측벽 부분 및 상기 제 2 게이트 전극의 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 실리콘의 영률보다도 큰 영률을 가지는 제 1 사이드월 절연막 및 제 2 사이드월 절연막을 각각 형성하는 공정과, 상기 제 1 사이드월 절연막의 상기 제 2 절연막을 선택적으로 제거하는 공정과, 상기 N형 트랜지스터를 덮도록, 상기 N형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막을 형성하고, 상기 P형 트랜지스터를 덮도록, 상기 P형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 형성하는 공정을 가지는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 인장 응력막에 의해 덮인 N형 트랜지스터의 게이트 전극의 측벽 부분에, 실리콘의 영률보다도 작은 영률을 가지는 사이드월 절연막을 형성하고, 압축 응력막에 의해 덮인 P형 트랜지스터의 게이트 전극의 측벽 부분에, 실리콘의 영률보다도 큰 영률을 가져, N형 트랜지스터의 사이드월 절연막보다도 영률이 큰 사이드월 절연막을 형성함으로써, N형 트랜지스터의 채널 영역에서, 채널 면에 수직한 방향의 압축 응력을, 채널 길이 방향의 인장 응력과 동등 이상으로 설정하고, P형 트랜지스터의 채널 영역에서, 채널 길이 방향의 압축 응력을, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정하므로, 인장 응력막에 의해 채널 영역에 변형이 도입된 N형 MIS트랜지스터 및 압축 응력막에 의해 채널 영역에 변형이 도입된 P형 MIS트랜지스터의 어느 것에 대해서도, 구동 전류를 증가하고, 특성을 향상할 수 있다. 따라서, 본 발명에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 개략적으로 나타내는 개략도.
도 2는 비특허문헌 1에 기재된 캐리어 이동도의 향상에 필요한 응력의 종류를 나타내는 도면.
도 3은 사이드월 절연막의 영률과 채널 영역의 변형의 관계에 대해 시뮬레이션을 행한 MOS트랜지스터의 구조를 나타내는 개략적인 단면도.
도 4는 사이드월 절연막의 영률과 채널 영역의 변형의 관계의 시뮬레이션 결과를 나타내는 그래프.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 7은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 8은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 4).
도 9는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 5).
도 10은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 6).
도 11은 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 개략적으로 나타내는 단면도.
도 12는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 13은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 14는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 15는 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 16은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 17은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 18은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 3).
도 19는 본 발명의 제 4 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 20은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 21은 본 발명의 제 5 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도.
도 22는 본 발명의 제 5 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 1).
도 23은 본 발명의 제 5 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도(그 2).
도 24는 인장 응력막 및 압축 응력막에 의해 채널 영역에 변형이 도입된 CMOS 구조를 가지는 종래의 반도체 장치의 구조를 나타내는 개략적인 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10…실리콘 기판 12…소자 분리막
14…게이트 절연막 16, 16n, 16p…게이트 전극
18a…사이드월 절연막(실리콘산화막)
18, 18b, 18c, 18d, 18e…실리콘산화막
20n, 22n…N형 불순물확산영역 20p, 22p…P형 불순물확산영역
24…소스/드레인 영역 24n…N형 소스/드레인 영역
24p…P형 소스/드레인 영역 26p…P형 포켓 영역
26n…N형 포켓 영역 28…금속 실리사이드막
30…MOS트랜지스터 30n…NMOS트랜지스터
30p…PMOS트랜지스터 32…인장 응력막
34, 34a, 34b, 34c, 34d…실리콘질화막
36, 40, 54, 56, 60, 62, 66…사이드월 절연막
38…압축 응력막 42…응력막
50, 58, 64, 68…포토레지스트막 52…실리콘질화산화막
100…실리콘 기판 102…소자 분리막
104…게이트 절연막 106n, 106p…게이트 전극
108…사이드월 절연막 110n…N형 소스/드레인 영역
110p…P형 소스/드레인 영역 112…금속 실리사이드막
114n…NMOS트랜지스터 114p…PMOS트랜지스터
116…인장 응력막 118…압축 응력막
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 1 내지 도 10을 이용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 2는 비특허문헌 1에 기재된 캐리어 이동도의 향 상에 필요한 응력의 종류를 도시한 도면이고, 도 3은 사이드월 절연막의 영률과 채널 영역의 변형의 관계에 대해서 시뮬레이션을 행한 MOS트랜지스터의 구조를 나타내는 개략적인 단면도이고, 도 4는 사이드월 절연막의 영률과 채널 영역의 변형과의 관계의 시뮬레이션 결과를 나타내는 그래프이고, 도 5 내지 도 10은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1 내지 도 4를 이용하여 설명한다.
도 1에 나타낸 바와 같이, 실리콘 기판(10)의 주면에는, 소자 영역을 획정하는 소자 분리막(12)이 형성되어 있다. 도면 좌측의 소자 영역은 NMOS트랜지스터 형성 영역이고, 도면 우측의 소자 영역은 PMOS트랜지스터 형성 영역인 것으로 한다. NMOS트랜지스터 형성 영역의 실리콘 기판(10) 내에는, P형 웰(도시 생략)이 형성되어 있다. PMOS트랜지스터 형성 영역의 실리콘 기판(10) 내에는, N형 웰(도시 생략)이 형성되어 있다.
NMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(14)을 통해 게이트 전극(16n)이 형성되어 있다. 게이트 전극(16n)의 측벽 부분에는, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막으로 이루어지는 사이드월 절연막(18a)이 형성되어 있다.
게이트 전극(16n)의 양측의 실리콘 기판(10) 중에는, 익스텐션 소스?드레인 구조의 익스텐션 영역을 구성하는 얕은 N형 불순물확산영역(20n)과, 깊은 N형 불순물확산영역(22n)에 의해 구성되는 N형 소스/드레인 영역(24n)이 형성되어 있다. 얕은 N형 불순물확산영역(20n)의 바로 아래에는, 펀치 스루 스토퍼로서 기능하는 P형 포켓 영역(26p)이 형성되어 있다. N형 소스/드레인 영역(24n)에 끼워진 영역이 채널 영역이 된다.
게이트 전극(16n) 위 및 N형 소스/드레인 영역(24n) 위에는, 금속 실리사이드막(28)이 형성되어 있다.
이렇게 해서, NMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에, 게이트 전극(16n)과 N형 소스/드레인 영역(24n)을 가지는 NMOS트랜지스터(30n)가 형성되어 있다.
NMOS트랜지스터(30n) 위에는, NMOS트랜지스터(30n)를 덮도록, 인장 응력을 가지는 인장 응력막(32)이 형성되어 있다. 인장 응력막(32)으로서는, 인장 응력을 가지는 실리콘질화막이 형성되어 있다. 또한, 인장 응력막(32)은, NMOS트랜지스터(30n)에 접속하는 콘택트홀을 에칭에 의해 형성할 때의 에칭 스토퍼로서 기능하는 절연막이다.
인장 응력막(32)은 NMOS트랜지스터(30n)의 채널 영역에 응력을 인가하기 위한 막이다. NMOS트랜지스터(30n)의 채널 영역에는, 인장 응력막(32)에 의해, 도 1 중 화살표로 나타낸 바와 같이, 채널 면에 수직한 방향으로 압축 응력이 인가되고, 소스?드레인 방향, 즉 채널 길이 방향으로 인장 응력이 인가된다. 후술하는 바와 같이, 채널 면에 수직한 방향의 압축 응력은, 채널 길이 방향의 인장 응력과 동등 이상이 되어 있다. 이렇게 해서 인장 응력막(32)에 의해 인가되는 응력에 의해, NMOS트랜지스터(30n)의 채널 영역에는, 채널 면에 수직한 방향으로 압축 변형이, 채널 길이 방향으로 인장 변형이 각각 도입되어 있다.
PMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에는, 게이트 절연막(14)을 통해 게이트 전극(16p)이 형성되어 있다. 게이트 전극(16p)의 측벽 부분에는, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18b)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34a)으로 이루어지는 적층 구조의 사이드월 절연막(36)이 형성되어 있다. 실리콘산화막(18b)은, NMOS트랜지스터(30n)의 사이드월 절연막(18a)인 실리콘산화막보다도 얇게 되어 있다. 사이드월 절연막(36)의 평균적인 영률은, 실리콘질화막(34a)에 의해, 실리콘의 영률보다도 크고, 실리콘산화막으로 이루어지는 사이드월 절연막(18a)의 영률보다도 크게 되어 있다.
게이트 전극(16p)의 양측의 실리콘 기판(10) 중에는, 익스텐션 소스?드레인 구조의 익스텐션 영역을 구성하는 얕은 P형 불순물확산영역(20p)과, 깊은 P형 불순물확산영역(22p)으로 구성되는 P형 소스/드레인 영역(24p)이 형성되어 있다. 얕은 P형 불순물확산영역(20p)의 바로 아래에는, 펀치 스루 스토퍼로서 기능하는 N형 포켓 영역(26n)이 형성되어 있다. P형 소스/드레인 영역(24p)에 끼워진 영역이 채널 영역이 된다.
게이트 전극(16p) 위 및 P형 소스/드레인 영역(24p) 위에는, 금속 실리사이드막(28)이 형성되어 있다.
이렇게 해서, PMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에, 게이트 전극(16p)과 P형 소스/드레인 영역(24p)을 가지는 PMOS트랜지스터(30p)가 형성되어 있다.
PMOS트랜지스터(30p) 위에는, PMOS트랜지스터(30p)를 덮도록, 압축 응력을 가지는 압축 응력막(38)이 형성되어 있다. 압축 응력막(38)으로서는, 압축 응력을 가지는 실리콘질화막이 형성되어 있다. 또한, 압축 응력막(38)은, PMOS트랜지스터(30p)에 접속하는 콘택트홀을 에칭에 의해 형성할 때의 에칭 스토퍼로서 기능하는 절연막이다.
압축 응력막(38)은 PMOS트랜지스터(30p)의 채널 영역에 응력을 인가하기 위한 막이다. PMOS트랜지스터(30p)의 채널 영역에는, 압축 응력막(38)에 의해, 도 1 중 화살표로 나타낸 바와 같이, 채널 면에 수직한 방향으로 인장 응력이 인가되고, 소스?드레인 방향, 즉 채널 길이 방향으로 압축 응력이 인가된다. 후술하는 바와 같이, 채널 길이 방향의 압축 응력은, 채널 면에 수직한 방향의 인장 응력보다도 크게 되어 있다. 이렇게 해서 압축 응력막(38)에 의해 인가되는 응력에 의해, PMOS트랜지스터(30p)의 채널 영역에는, 채널 면에 수직한 방향으로 인장 변형이, 채널 길이 방향으로 압축 변형이 각각 도입되어 있다.
이렇게 해서, CMOS 구조를 가지는 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막으로 이루어지는 사이드월 절연막(18a)이 형성되고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 사이드월 절연막(18a)보다도 얇은 실리콘산화막(18b)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34a)으로 이루어지는 적층 구조의 사이 드월 절연막(36)이 형성되어 있는 것에 주된 특징이 있다.
이에 따라, NMOS트랜지스터(30n)에서는, 사이드월 절연막(18a)의 영률이 실리콘의 영률보다도 작게 되어 있는 것에 대해, PMOS트랜지스터(30p)에서는, 사이드월 절연막(36)의 영률이 실리콘의 영률보다도 크고, 사이드월 절연막(18a)의 영률보다도 크게 되어 있다.
인장 응력막에 의해 덮인 NMOS트랜지스터 및 압축 응력막에 의해 덮인 PMOS트랜지스터에 대해서, 서로 같은 구조의 사이드월 절연막을 사용한 경우, 전술한 바와 같이, 양자의 특성을 함께 향상하는 것은 곤란했다. 이것은, 캐리어 이동도의 향상에 필요한 응력의 종류가 NMOS트랜지스터와 PMOS트랜지스터에서 상이한 것에 기인한다고 생각된다.
도 2는, 비특허문헌 1에 기재된 캐리어 이동도의 향상에 필요한 응력의 종류를 나타내는 도면이다. 도 2에는, NMOS트랜지스터 및 PMOS트랜지스터의 각각에 관하여, “채널 길이 방향”(Longitudinal), “채널 폭 방향”(Transverse), 및 “채널 면에 수직한 방향”(Out-of plane)의 세 가지의 방향에서, “인장 응력”(Tension) 및 “압축 응력”(Compression) 중 어느 것이 캐리어 이동도의 향상에 필요한 응력인지가 나타나 있다. 응력의 종류와 함께 나타낸 + 표시는, 그 응력의 캐리어 이동도의 향상에 대한 유효도를 나타내고, 그 수가 많은 쪽이 캐리어 이동도의 향상에 유효한 것을 의미하고 있다.
도 2 에 의하면, NMOS트랜지스터의 경우에는, 채널 영역에 인가되는 응력으로서, 첫째로 채널 면에 수직한 방향의 압축 응력이, 다음으로 채널 길이 방향의 인장 응력이 캐리어 이동도의 향상에 유효한 것을 알 수 있다. 또한, PMOS트랜지스터의 경우에는, 채널 영역에 인가되는 응력으로서, 채널 길이 방향의 압축 응력이 캐리어 이동도의 향상에 유효한 것을 알 수 있다.
한편, 본원 발명자는, MOS트랜지스터를 덮는 응력막의 응력에 의해 채널 영역에 도입되는 변형에 대해 사이드월 절연막이 끼치는 영향을 밝히기 위해, 채널 영역에 도입되는 변형과 사이드월 절연막의 영률의 관계를 시뮬레이션에 의해 구했다. 도 3은 시뮬레이션을 행한 MOS트랜지스터의 구조를 나타내는 개략적인 단면도이고, 도 4는 시뮬레이션 결과를 나타내는 그래프이다.
시뮬레이션을 행한 MOS트랜지스터(30)는, 도 3에 나타낸 바와 같이, 실리콘 기판(10) 위에 게이트 절연막(14)을 통해 형성된 게이트 전극(16)과, 게이트 전극(16) 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 영역(24)을 가지고 있다. 게이트 전극(16)의 측벽 부분에는, 사이드월 절연막(40)이 형성되어 있다. 게이트 전극(16) 위 및 소스/드레인 영역(24) 위에는, 금속 실리사이드막(28)이 형성되어 있다. MOS트랜지스터(30) 위에는, MOS트랜지스터(30)를 덮도록, 채널 영역에 응력을 인가하기 위한 응력막(42)이 형성되어 있다.
시뮬레이션에서는, 사이드월 절연막(40)의 영률 YSW, 실리콘의 영률 YSi로 해서, YSW/YSi에 대해, 응력막(42)의 응력에 의해 채널 영역에 도입되는 채널 길이 방향의 변형εxx 및 채널 면에 수직한 방향의 변형εzz를 구했다.
도 4는 이 시뮬레이션 결과를 나타내는 그래프이다. 그래프의 횡축은 YSW/YSi를 나타내고, 종축은 변형을 나타내고 있다. ● 표시의 플롯은, 채널 길이 방향의 변형εxx를 나타내고, □ 표시의 플롯은 채널 면에 수직한 방향의 변형εzz를 나타내고 있다.
도 4에 나타낸 바와 같이, 사이드월 절연막의 영률 YSW가 증가하면, 채널 면에 수직한 방향의 변형εzz는 감소하는 것에 대해, 채널 길이 방향의 변형εxx는 증대한다. 그리고, YSW/YSi=1.6 부근을 경계치로 하여, 이 경계치보다도 YSW/YSi가 작은 경우에는, 채널 면에 수직한 방향의 변형εzz가 채널 길이 방향의 변형εxx보다도 커져 있고, 이 경계치보다도 YSW/YSi가 클 경우에는, 채널 길이 방향의 변형εxx가 채널 면에 수직한 방향의 변형εzz보다도 커져 있다.
도 2에 나타내는 캐리어 이동도의 향상에 필요한 응력의 종류, 및 도 4에 나타내는 시뮬레이션 결과로부터, NMOS트랜지스터 및 PMOS트랜지스터의 캐리어 이동도를 향상하기 위해서는, 채널 영역에 인가되는 응력을 이하와 같이 설정하면 되는 것을 알 수 있다.
우선, NMOS트랜지스터에 대해서는, 채널 영역에서, 채널 면에 수직한 방향의 압축 응력을, 채널 길이 방향의 인장 응력과 동등 이상으로 설정하면 된다.
또한, PMOS트랜지스터에 대해서는, 채널 영역에서, 채널 길이 방향의 압축 응력을, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정하면 된다.
그러나, NMOS트랜지스터 및 PMOS트랜지스터에 대해서 서로 같은 구조의 사이 드월 절연막을 이용하게 되면, NMOS트랜지스터와 PMOS트랜지스터에서 사이드월 절연막의 영률이 서로 같아지게 된다. 이 때문에, 각각에 대해서 독립하여 채널 영역에 인가되는 응력을 최적화할 수 없다. 즉, 사이드월 절연막의 영률을 작게 하여, NMOS트랜지스터에서 캐리어 이동도의 향상에 유효한 채널 면에 수직한 방향의 압축 응력을 증가한 경우, 동시에 PMOS트랜지스터에서 캐리어 이동도의 향상에 유효한 채널 길이 방향의 압축 응력을 증가할 수 없다. 반대로, 사이드월 절연막의 영률을 크게 하여, PMOS트랜지스터에서 채널 길이 방향의 압축 응력을 증가한 경우, 동시에 NMOS트랜지스터에서 채널 면에 수직한 방향의 압축 응력을 증가할 수 없다.
이에 대하여, 본 실시예에 의한 반도체 장치에서는, NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 사이드월 절연막(18a)이 형성되고, PMOS트랜지스터(30p)에서, 실리콘의 영률보다도 큰 영률을 가지고, 사이드월 절연막(18a)보다도 영률이 큰 사이드월 절연막(36)이 형성되어 있다.
따라서, NMOS트랜지스터(30n)에 대해서는, 채널 영역에서, 채널 방향에 수직한 방향의 압축 응력을 증가할 수 있고, 채널 면에 수직한 방향의 압축 응력이, 채널 길이 방향의 인장 응력과 동등 이상으로 설정되어 있다. 이에 따라, NMOS트랜지스터(30n)의 캐리어 이동도를 향상할 수 있다.
또한, PMOS트랜지스터(30p)에 대해서는, 채널 영역에서, 채널 길이 방향의 압축 응력을 증가할 수 있고, 채널 길이 방향의 압축 응력이, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정되어 있다. 이에 따라, PMOS트랜지스터(30p)의 캐 리어 이동도를 향상할 수 있다.
이렇게 해서, 본 실시예에 의하면, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도, 구동 전류를 증가할 수 있고, 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
이어서, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 5 내지 도 10을 이용하여 설명한다.
우선, 예를 들면 STI법에 의해, 실리콘 기판(10)의 주면에, 소자 영역을 획정하는 소자 분리막(12)을 형성한다. 또한, 도면에서, 좌측의 소자 영역이 NMOS트랜지스터 형성 영역이고, 우측의 소자 영역이 PMOS트랜지스터 형성 영역인 것으로 한다.
이어서, N형 MOS트랜지스터의 형성 영역에 P웰(도시 생략)을 형성하고, P형 MOS트랜지스터의 형성 영역에 N웰(도시 생략)을 형성한다.
이어서, 예를 들면 CVD법에 의해 예를 들면 막 두께 1.2nm의 실리콘질화산화막을 퇴적하여, 실리콘질화산화막으로 이루어지는 게이트 절연막(14)을 형성한다. 또한, 게이트 절연막(14)은, 실리콘질화산화막에 한정되는 것이 아니라, 다른 모든 절연막을 적당하게 형성할 수 있다. 예를 들면, 게이트 절연막(14)으로서 열산화법에 의해 실리콘산화막을 형성해도 된다.
이어서, 예를 들면 CVD법에 의해 예를 들면 막 두께 100nm의 폴리실리콘막을 퇴적한다.
이어서, 포트리소그래피 및 드라이 에칭에 의해 이 폴리실리콘막을 패터닝하여, 폴리실리콘막으로 이루어지는 게이트 전극(16n, 16p)을 형성한다(도 5의 (a)). 여기에서, 게이트 전극(16n)은 NMOS트랜지스터(30n)의 게이트 전극이고, 게이트 전극(16p)은 PMOS트랜지스터(30p)의 게이트 전극이다.
이어서, PMOS트랜지스터 형성 영역을 덮고, NMOS트랜지스터 형성 영역을 노출하는 포토레지스트막을 형성한 후, 게이트 전극(16n)을 마스크로 해서 이온주입을 행하여, NMOS트랜지스터 형성 영역에 P형 포켓 영역(26p)을 형성한다.
이어서, 게이트 전극(16n)을 마스크로 해서 이온주입을 행하여, 게이트 전극(16n) 양측의 실리콘 기판(10) 중에, 익스텐션 소스?드레인 구조의 익스텐션 영역을 구성하는 얕은 N형 불순물확산영역(20n)을 형성한다. 이온주입을 행한 후, 포토레지스트막을 제거한다.
이어서, NMOS트랜지스터 형성 영역을 덮고, PMOS트랜지스터 형성 영역을 노출하는 포토레지스트막을 형성한 후, 게이트 전극(16p)을 마스크로 해서 이온주입을 행하여, PMOS트랜지스터 형성 영역에 N형 포켓 영역(26n)을 형성한다.
이어서, 게이트 전극(16p)을 마스크로 해서 이온주입을 행하여, 게이트 전극(16p) 양측의 실리콘 기판(10) 중에, 익스텐션 소스?드레인 구조의 익스텐션 영역을 구성하는 얕은 P형 불순물확산영역(20p)을 형성한다. 이온주입을 행한 후, 포토레지스트막을 제거한다(도 5의 (b)).
이어서, 전체 면에, 예를 들면 CVD법에 의해, 실리콘의 영률보다도 작은 영률을 가지는 예를 들면 막 두께 40nm의 실리콘산화막(18)을 퇴적한다(도 6의 (a)).
이어서, 포트리소그래피에 의해, NMOS트랜지스터 형성 영역을 덮고, PMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(50)을 형성한다.
이어서, 포토레지스트막(50)을 마스크로 해서, 예를 들면 불산계 수용액에 의해 웨트(wet) 에칭을 행하여, PMOS트랜지스터 형성 영역의 실리콘산화막(18)을 예를 들면 막 두께 5nm정도가 될 때까지 얇게 한다. 이렇게 해서, PMOS트랜지스터 형성 영역의 실리콘산화막(18)을, NMOS트랜지스터 형성 영역의 실리콘산화막(18)보다도 얇게 한다(도 6의 (b)).
이어서, 포토레지스트막(50)을 제거한다.
이어서, 실리콘산화막(18) 위에, 예를 들면 플라스마 CVD법에 의해, 실리콘의 영률보다도 큰 영률을 가지는 예를 들면 막 두께 40nm의 실리콘질화막(34)을 퇴적한다(도 7의 (a)).
이어서, 예를 들면 RIE법 등의 드라이 에칭에 의해, 실리콘질화막(34) 및 실리콘산화막(18)을 이방성 에칭한다. 이에 따라, NMOS트랜지스터 영역에서는, 실리콘산화막(18)이 비교적 두텁기 때문에, 실리콘질화막(34)이 제거되고, 게이트 전극(16n)의 측벽 부분에 실리콘산화막으로 이루어지는 사이드월 절연막(18a)이 형성된다. 한편, PMOS트랜지스터 영역에서는, 실리콘산화막(18)이 비교적 얇기 때문에, 게이트 전극(16p)의 측벽 부분에, 실리콘산화막(18b)과 실리콘질화막(34a)으로 이루어지는 적층 구조의 사이드월 절연막(36)이 형성된다(도 7의 (b)).
이렇게, 본 실시예에서는 웨트 에칭에 의해 PMOS트랜지스터 형성 영역의 실리콘산화막(18)을 NMOS트랜지스터 형성 영역의 실리콘산화막(18)보다도 얇게 함으 로써, NMOS트랜지스터와 PMOS트랜지스터에서 상이한 구조의 사이드월 절연막(18a, 36)을 형성한다. 따라서, 제조 공정이 복잡화하는 일은 없고, 또한 제조 공정수의 증가를 억제할 수 있다.
이어서, PMOS트랜지스터 형성 영역을 덮고, NMOS트랜지스터 형성 영역을 노출하는 포토레지스트막을 형성한 후, 게이트 전극(16n) 및 사이드월 절연막(18a)을 마스크로 해서 이온주입을 행하고, NMOS트랜지스터 형성 영역에 N형 소스/드레인 영역의 깊은 영역을 구성하는 N형 불순물확산영역(22n)을 형성한다. 이온주입을 행한 후, 포토레지스트막을 제거한다.
이어서, NMOS트랜지스터 형성 영역을 덮고, PMOS트랜지스터 형성 영역을 노출하는 포토레지스트막을 형성한 후, 게이트 전극(16p) 및 사이드월 절연막(36)을 마스크로 해서 이온주입을 행하고, PMOS트랜지스터 형성 영역에 P형 소스/드레인 영역의 깊은 영역을 구성하는 P형 불순물확산영역(22p)을 형성한다. 이온주입을 행한 후, 포토레지스트막을 제거한다.
이어서, 소정의 열처리를 행하고, 주입한 불순물을 활성화한다. 이렇게 해서, NMOS트랜지스터 형성 영역에는, N형 불순물확산영역(20n, 22n)으로 이루어지는 익스텐션 소스?드레인 구조의 N형 소스/드레인 영역(24n)이 형성된다. 또한, PMOS트랜지스터 형성 영역에는, P형 불순물확산영역(20p, 22p)으로 이루어지는 익스텐션 소스?드레인 구조의 P형 소스/드레인 영역(24p)이 형성된다(도 8의 (a)).
이렇게 해서, NMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에 NMOS트랜지스터(30n)가 형성되고, PMOS트랜지스터 형성 영역의 실리콘 기판(10) 위에 PMOS트 랜지스터(30p)가 형성된다.
이어서, 일반적인 샐리사이드 프로세스에 의해, 게이트 전극(16n, 16p) 위 및 소스/드레인 영역(24n, 24p) 위에, 금속 실리사이드막(28)을 형성한다(도 8의 (b)). 금속 실리사이드막(28)으로서는, 예를 들면 니켈 실리사이드막을 형성할 수 있다.
이어서, 전체 면에, 예를 들면 플라스마 CVD법에 의해, 압축 응력을 가지는 예를 들면 막 두께 50nm의 실리콘질화막(38)을 퇴적한다(도 9의 (a)).
이어서, PMOS트랜지스터 형성 영역을 덮고, NMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(도시 생략)을 형성한 후, 포토레지스트막을 마스크로 해서 웨트 에칭을 행하여, NMOS트랜지스터 형성 영역의 실리콘질화막(38)을 제거한다. 웨트 에칭을 행한 후, 포토레지스트막을 제거한다.
이렇게 해서, PMOS트랜지스터(30p) 위에, PMOS트랜지스터(30p)를 덮도록, 압축 응력을 가지는 실리콘질화막으로 이루어지는 압축 응력막(38)이 형성된다(도 9의 (b)).
이어서, 전체 면에, 예를 들면 플라스마 CVD법에 의해, 인장 응력을 가지는 예를 들면 막 두께 50nm의 실리콘질화막(32)을 퇴적한다(도 10의 (a)).
이어서, NMOS트랜지스터 형성 영역을 덮고, PMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(도시 생략)을 형성한 후, 포토레지스트막을 마스크로 해서 웨트 에칭을 행하여, PMOS트랜지스터 형성 영역의 실리콘질화막(32)을 제거한다. 웨트 에칭을 행한 후, 포토레지스트막을 제거한다.
이렇게 해서, NMOS트랜지스터(30n) 위에, NMOS트랜지스터(30n)를 덮도록, 인장 응력을 가지는 실리콘질화막으로 이루어지는 인장 응력막(32)이 형성된다(도 10의 (b)).
이렇게 해서, 도 1에 나타내는 본 실시예에 의한 반도체 장치가 형성된다.
이렇게, 본 실시예에 의하면, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막으로 이루어지는 사이드월 절연막(18a)을 형성하고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘산화막(18b)과 실리콘질화막(34a)으로 이루어지는 적층 구조를 가지고, 실리콘의 영률보다도 큰 영률을 가지고, 사이드월 절연막(18a)보다도 영률이 큰 사이드월 절연막(36)을 형성하므로, 제조 공정수의 증가를 억제하면서, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 11 내지 도 14를 이용하여 설명한다. 도 11은 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 12 내지 도 14는 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 같은 구성요소에 대해서는 동일한 부호를 부여하고 설명을 생략 또는 간략하게 한다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 11을 이용하여 설명한다.
본 실시예에 의한 반도체 장치에서는, 도면에 나타낸 바와 같이, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)의 게이트 전극(16n)의 측벽 부분에, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률과 동등 이하의 영률을 가지는 실리콘질화산화막(52)으로 이루어지는 적층 구조의 사이드월 절연막(54)이 형성되어 있다. 사이드월 절연막(54)의 평균적인 영률은 실리콘의 영률보다도 작게 되어 있다.
또한, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)의 게이트 전극(16p)의 측벽 부분에는, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성되어 있다. 사이드월 절연막(56)을 구성하는 실리콘산화막(18c)은, 사이드월 절연막(54)을 구성하는 실리콘산화막(18c)과 막 두께가 거의 동일하게 되어 있다. 사이드월 절연막(56)의 평균적인 영률은, 실리콘질화막(34b)에 의해, 실리콘의 영률보다도 크고, 사이드월 절연막(54)의 평균적인 영률보다도 크게 되어 있다.
이렇게, 본 실시예에 의한 반도체 장치는, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률과 동등 이하의 영률을 가지는 실리콘질화산화막(52)으로 이루어지는 적층 구조의 사이드월 절연막(54)이 형성되고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성되어 있는 것에 주된 특징이 있다.
이렇게 사이드월 절연막(54, 56)을 구성함으로써, 본 실시예에 의한 반도체 장치에서는, NMOS트랜지스터(30n)에서, 사이드월 절연막(54)의 평균적인 영률이, 실리콘의 영률보다도 작게 되어 있는 것에 대해, PMOS트랜지스터(30p)에서, 사이드월 절연막(56)의 평균적인 영률이, 실리콘의 영률보다도 크고, 사이드월 절연막(54)의 평균적인 영률보다도 크게 되어 있다.
따라서, 본 실시예에 의한 반도체 장치에서도, 제 1 실시예에 의한 반도체 장치와 같이, NMOS트랜지스터(30n)에 대해서는, 채널 영역에서, 채널 면에 수직한 방향의 압축 응력이, 채널 길이 방향의 인장 응력과 동등 이상으로 설정되어 있다. 이에 따라, NMOS트랜지스터(30n)의 캐리어 이동도를 향상할 수 있다.
또한, PMOS트랜지스터(30p)에 대해서는, 채널 영역에서, 채널 길이 방향의 압축 응력이, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정되어 있다. 이에 따라, PMOS트랜지스터(30p)의 캐리어 이동도를 향상할 수 있다.
이렇게 해서, 본 실시예에 의하면, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도, 구동 전류를 증가할 수 있고, 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
이어서, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 12 내지 도 14를 사용하여 설명한다.
우선, 도 5의 (a) 및 도 5의 (b)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 불순물확산영역(20n, 20p)까지를 형성한다.
이어서, 전체 면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 20nm의 실리콘산화막(18)을 퇴적한다.
이어서, 실리콘산화막(18) 위에, 예를 들면 플라스마 CVD법에 의해, 예를 들면 막 두께 50nm의 실리콘질화막(34)을 퇴적한다(도 12의 (a)).
이어서, 예를 들면 RIE법 등의 드라이 에칭에 의해, 실리콘질화막(34) 및 실리콘산화막(18)을 이방성 에칭한다. 이에 따라, 게이트 전극(16n, 16p)의 측벽 부분에, 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성된다(도 12의 (b)).
이어서, 포트리소그래피에 의해, PMOS트랜지스터 형성 영역을 덮고, NMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(58)을 형성한다.
이어서, 포토레지스트막(58)을 마스크로 해서 웨트 에칭을 행하고, NMOS트랜지스터 형성 영역의 실리콘질화막(34b)을 실리콘산화막(18c)에 대해 선택적으로 제거한다(도 13의 (a)).
이어서, 포토레지스트막(58)을 제거한다.
이어서, 전체 면에, 예를 들면 CVD법에 의해, 실리콘의 영률과 동등 이하의 영률을 가지는 예를 들면 막 두께 40nm의 실리콘질화산화막(52)을 퇴적한다(도 13의 (b)).
이어서, 예를 들면 RIE법 등의 드라이 에칭에 의해, 실리콘질화산화막(52)을 이방성 에칭한다. 이에 따라, NMOS트랜지스터 영역에서는, 게이트 전극(16n)의 측벽 부분에, 실리콘산화막(18c)과 실리콘질화산화막(52)으로 이루어지는 적층 구조의 사이드월 절연막(54)이 형성된다. 한편, PMOS트랜지스터 영역에서는, 실리콘질화산화막(52)이 제거되고, 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 노출된다(도 14의 (a)).
이렇게, 본 실시예에서는, NMOS트랜지스터 형성 영역의 실리콘질화막(34b)을 제거한 후, 실리콘질화산화막(52)을 형성하고, 이 실리콘질화산화막(52)을 이방성 에칭함으로써, NMOS트랜지스터와 PMOS트랜지스터에서 상이한 구조의 사이드월 절연막(54, 56)을 형성한다. 따라서, 제조 공정이 복잡화하는 일은 없고, 또한 제조 공정수의 증가를 억제할 수 있다.
이어서, 제 1 실시예에 의한 반도체 장치의 제조 방법과 같이, 게이트 전극(16n) 및 사이드월 절연막(54)을 마스크로 해서 이온주입을 행하고, NMOS트랜지스터 형성 영역에 N형 불순물확산영역(22n)을 형성한다. 또한, 게이트 전극(16p) 및 사이드월 절연막(56)을 마스크로 해서 이온주입을 행하고, PMOS트랜지스터 형성 영역에 P형 불순물확산영역(22p)을 형성한다.
이어서, 소정의 열처리를 행하고, 주입한 불순물을 활성화한다. 이렇게 해서, NMOS트랜지스터 형성 영역에는, N형 불순물확산영역(20n, 22n)으로 이루어지는 익스텐션 소스?드레인 구조의 N형 소스/드레인 영역(24n)이 형성된다. 또한, PMOS트랜지스터 형성 영역에는, P형 불순물확산영역(20p, 22p)으로 이루어지는 익 스텐션 소스?드레인 구조의 P형 소스/드레인 영역(24p)이 형성된다(도 14의 (b)).
이후, 도 8의 (b) 내지 도 10의 (b)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 금속 실리사이드막(28), 압축 응력막(38), 및 인장 응력막(32)을 형성한다.
이렇게 해서, 도 11에 나타내는 본 실시예에 의한 반도체 장치가 제조된다.
이렇게, 본 실시예에 의하면, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘산화막(18c)과 실리콘질화산화막(52)으로 이루어지는 적층 구조를 가져, 실리콘의 영률보다도 작은 영률을 가지는 사이드월 절연막(54)을 형성하고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조를 가져, 실리콘의 영률보다도 큰 영률을 가지고, 사이드월 절연막(54)보다도 영률이 큰 사이드월 절연막(56)을 형성하므로, 제조 공정수의 증가를 억제하면서, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 15 내지 도 18을 이용하여 설명한다. 도 15는 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 16 내지 도 18은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 및 제 2 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성요소에 대해서는 동일한 부호를 부 여하고 설명을 생략 또는 간략하게 한다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 15를 이용하여 설명한다.
본 실시예에 의한 반도체 장치에서는, 도면에 나타낸 바와 같이, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)의 게이트 전극(16n)의 측벽 부분에, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18d)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34c)으로 이루어지는 적층 구조의 사이드월 절연막(60)이 형성되어 있다.
또한, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)의 게이트 전극(16p)의 측벽 부분에는, 실리콘산화막(18d)보다도 얇고, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18e)과, 실리콘질화막(34c)보다도 두껍고, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34d)으로 이루어지는 적층 구조의 사이드월 절연막(62)이 형성되어 있다.
사이드월 절연막(62)에서 실리콘질화막(34d)이 차지하는 비율은, 사이드월 절연막(60)에서 실리콘질화막(34c)이 차지하는 비율보다도 크게 되어 있다. 이 때문에, 사이드월 절연막(62)의 평균적인 영률은, 사이드월 절연막(60)의 평균적인 영률보다도 크게 되어 있다. 실리콘질화막(34c)이 차지하는 비율이 비교적 작은 사이드월 절연막(60)의 평균적인 영률은, 실리콘의 영률보다도 작게 되어 있다. 실리콘질화막(34d)이 차지하는 비율이 비교적 큰 사이드월 절연막(62)의 평균적인 영률은, 실리콘의 영률보다도 크게 되어 있다.
이렇게, 본 실시예에 의한 반도체 장치는, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘산화막(18d)과 실리콘질화막(34c)으로 이루어지는 적층 구조의 사이드월 절연막(60)이 형성되고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘산화막(18e)과 실리콘질화막(34d)으로 이루어지는 적층 구조의 사이드월 절연막(62)이 형성되어 있고, 사이드월 절연막(62) 쪽이 사이드월 절연막(60)보다도 실리콘질화막이 차지하는 비율이 크고, 사이드월 절연막(62)의 평균적인 영률이, 사이드월 절연막(60)의 평균적인 영률보다도 크게 되어 있는 것에 주된 특징이 있다.
이렇게 사이드월 절연막(60, 62)을 구성함으로써, 본 실시예에 의한 반도체 장치에서는, NMOS트랜지스터(30n)에서, 사이드월 절연막(60)의 평균적인 영률이 실리콘의 영률보다도 작게 되어 있는 것에 대해, PMOS트랜지스터(30p)에서, 사이드월 절연막(62)의 평균적인 영률이 실리콘의 영률보다도 크고, 사이드월 절연막(60)의 평균적인 영률보다도 크게 되어 있다.
따라서, 본 실시예에 의한 반도체 장치에서도, 제 1 실시예에 의한 반도체 장치와 같이, NMOS트랜지스터(30n)에 대해서는, 채널 면에 수직한 방향의 압축 응력이, 채널 영역에서, 채널 길이 방향의 인장 응력과 동등 이상으로 설정되어 있다. 이에 따라, NMOS트랜지스터(30n)의 캐리어 이동도를 향상할 수 있다.
또한, PMOS트랜지스터(30p)에 대해서는, 채널 영역에서, 채널 길이 방향의 압축 응력이, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정되어 있다. 이에 따라, PMOS트랜지스터(30p)의 캐리어 이동도를 향상할 수 있다.
이렇게 해서, 본 실시예에 의하면, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도, 구동 전류를 증가할 수 있고, 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
이어서, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 16 내지 도 18을 이용하여 설명한다.
우선, 도 5의 (a) 및 도 5의 (b)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 불순물확산영역(20n, 20p)까지를 형성한다.
이어서, 전체 면에, 예를 들면 CVD법에 의해, 예를 들면 막 두께 40nm의 실리콘산화막(18)을 퇴적한다(도 16의 (a)).
이어서, 포트리소그래피에 의해, NMOS트랜지스터 형성 영역을 덮고, PMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(64)을 형성한다.
이어서, 포토레지스트막(64)을 마스크로 해서, 예를 들면 불산계 수용액에 의해 웨트 에칭을 행하고, PMOS트랜지스터 형성 영역의 실리콘산화막(18)을 예를 들면 막 두께 15nm정도가 될 때까지 얇게 한다(도 16의 (b)). 이렇게 해서, PMOS트랜지스터 형성 영역의 실리콘산화막(18)을, NMOS트랜지스터 형성 영역의 실리콘산화막(18)보다도 얇게 한다.
이어서, 포토레지스트막(64)을 제거한다.
이어서, NMOS트랜지스터 형성 영역 및 PMOS트랜지스터 형성 영역의 실리콘산화막(18)에 대하여, 예를 들면 불산계 수용액에 의해 웨트 에칭을 행한다. 이에 따라, NMOS트랜지스터 형성 영역의 실리콘산화막(18)을 예를 들면 막 두께 30nm정도가 될 때까지, PMOS트랜지스터 형성 영역의 실리콘산화막(18)을 예를 들면 막 두께 5nm정도가 될 때까지 각각 얇게 한다(도 17의 (a)).
이어서, 실리콘산화막(18) 위에, 예를 들면 플라스마 CVD법에 의해, 예를 들면 막 두께 40nm의 실리콘질화막(34)을 퇴적한다(도 17의 (b)).
이어서, 예를 들면 RIE법 등의 드라이 에칭에 의해, 실리콘질화막(34) 및 실리콘산화막(18)을 이방성 에칭한다. 이에 따라, NMOS트랜지스터 영역에서는, 게이트 전극(16n)의 측벽 부분에, 비교적 두꺼운 실리콘산화막(18d)과 비교적 얇은 실리콘질화막(34c)으로 이루어지는 적층 구조의 사이드월 절연막(60)이 형성된다. 한편, PMOS트랜지스터 영역에서는, 게이트 전극(16p)의 측벽 부분에, 비교적 얇은 실리콘산화막(18e)과 비교적 두꺼운 실리콘질화막(34d)으로 이루어지는 적층 구조의 사이드월 절연막(62)이 형성된다(도 18의 (a)). 사이드월 절연막(62)에서 실리콘질화막(34d)이 차지하는 비율은, 사이드월 절연막(60)에서 실리콘질화막(34c)이 차지하는 비율보다도 크게 된다.
이렇게, 본 실시예에서는, 웨트 에칭에 의해 PMOS트랜지스터 형성 영역의 실리콘산화막(18)을 NMOS트랜지스터 형성 영역의 실리콘산화막(18)보다도 얇게 함으로써, NMOS트랜지스터와 PMOS트랜지스터에서 실리콘질화막이 차지하는 비율이 상이한 사이드월 절연막(60, 62)을 형성한다. 따라서, 제조 공정이 복잡화하는 일은 없고, 또한 제조 공정수의 증가를 억제할 수 있다.
이어서, 제 1 실시예에 의한 반도체 장치의 제조 방법과 마찬가지로, 게이트 전극(16n) 및 사이드월 절연막(60)을 마스크로 해서 이온주입을 행하고, NMOS트랜지스터 형성 영역에 N형 불순물확산영역(22n)을 형성한다. 또한, 게이트 전극(16p) 및 사이드월 절연막(62)을 마스크로 해서 이온주입을 행하고, PMOS트랜지스터 형성 영역에 P형 불순물확산영역(22p)을 형성한다.
이어서, 소정의 열처리를 행하고, 주입한 불순물을 활성화한다. 이렇게 해서, NMOS트랜지스터 형성 영역에는, N형 불순물확산영역(20n, 22n)으로 이루어지는 익스텐션 소스?드레인 구조의 N형 소스/드레인 영역(24n)이 형성된다. 또한, PMOS트랜지스터 형성 영역에는, P형 불순물확산영역(20p, 22p)으로 이루어지는 익스텐션 소스?드레인 구조의 P형 소스/드레인 영역(24p)이 형성된다(도 18의 (b)).
이후, 도 8의 (b) 내지 도 10의 (b)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일한 방법으로, 금속 실리사이드막(28), 압축 응력막(38), 및 인장 응력막(32)을 형성한다.
이렇게 해서, 도 15에 나타내는 본 실시예에 의한 반도체 장치가 제조된다.
이렇게, 본 실시예에 의하면, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘질화막(34c)이 차지하는 비율이 비교적 작아, 실리콘의 영률보다도 작은 영률을 가지는 사이드월 절연막(60)을 형성하고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘질화막(34d)이 차지하는 비율이 비교적 커서, 실리콘의 영률보다도 큰 영률을 가지고, 사이드월 절연막(60)보다도 영률이 큰 사이드월 절연막(62)을 형성하므로, 제조 공정수의 증가를 억제하면서, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도 특성을 향상할 수 있 다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
[제 4 실시예]
본 발명의 제 4 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 19 및 도 20을 이용하여 설명한다. 도 19는 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 20은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 내지 제 3 실시예에 의한 반도체 장치 및 그 제조 방법으로 동일한 구성요소에 대해서는 동일한 부호를 부여하고 설명을 생략 또는 간략하게 한다.
제 3 실시예에서는, NMOS트랜지스터(30n)에 대해서, 실리콘산화막(18d)과 실리콘질화막(34c)으로 이루어지는 적층 구조의 사이드월 절연막(60)을 형성하는 경우에 관하여 설명했다. 이 실리콘질화막(34c)은, 사이드월 절연막(60, 62)을 형성하기 위한 드라이 에칭에서 제거해버려도 된다.
본 실시예에서는, 제 3 실시예에 의한 반도체 장치에서 실리콘질화막(34c)을 제거한 경우에 관하여 설명한다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 19를 이용하여 설명한다.
본 실시예에 의한 반도체 장치에서는, 도시한 바와 같이, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)의 게이트 전극(16n)의 측벽 부분에, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18d)으로 이루어지는 사이드월 절연 막(60)이 형성되어 있다. 본 실시예에서는, 제 3 실시예에 의한 반도체 장치에서 형성되어 있는 실리콘질화막(34c)이 제거되어 있다.
또한, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)의 게이트 전극(16p)의 측벽 부분에는, 제 3 실시예에 의한 반도체 장치와 같이, 실리콘산화막(18e)과 실리콘질화막(34d)으로 이루어지는 적층 구조의 사이드월 절연막(62)이 형성되어 있다. 또한, 실리콘질화막(34d)은 제 3 실시예에 의한 반도체 장치에서의 실리콘질화막(34d)과 비교해서 얇게 되어 있다.
이렇게, 제 3 실시예에 의한 반도체 장치에서, NMOS트랜지스터(30n)의 사이드월 절연막(60)을 구성하는 실리콘질화막(34c)이 제거되어 있어도 된다.
이어서, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 20을 이용하여 설명한다.
본 실시예에 의한 반도체 장치는, 제 3 실시예에서의 사이드월 절연막(60, 62)을 형성하기 위한 드라이 에칭(도 18의 (a)참조)에서, 실리콘질화막(34)의 에칭량을 더 많게 함으로써 제조할 수 있다.
우선, 도 16의 (a) 내지 도 17의 (b)에 나타내는 제 3 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 실리콘질화막(34)까지를 형성한다(도 20의 (a)).
이어서, 예를 들면 RIE법 등의 드라이 에칭에 의해, 실리콘질화막(34) 및 실리콘산화막(18)을 이방성 에칭한다. 이 때, 제 3 실시예에 의한 경우보다도 실리콘질화막(34)의 에칭량을 예를 들면 50% 많게 함으로써, NMOS트랜지스터 형성 영역 의 실리콘질화막(34)을 제거한다. 이에 따라, NMOS트랜지스터 영역에서는, 게이트 전극(16n)의 측벽 부분에, 두꺼운 실리콘산화막(18d)으로 이루어지는 사이드월 절연막(60)이 형성된다. 실리콘질화막(34c)은 잔존하지 않고 제거된다. 한편, PMOS트랜지스터 영역에서는, 게이트 전극(16p)의 측벽 부분에, 비교적 얇은 실리콘산화막(18e)과 비교적 두꺼운 실리콘질화막(34d)으로 이루어지는 적층 구조의 사이드월 절연막(62)이 형성된다(도 20의 (b)). 또한, 실리콘질화막(34d)은 제 3 실시예에 의한 반도체 장치에서의 실리콘질화막(34d)보다도 얇게 된다.
이후의 공정은, 제 3 실시예에 의한 반도체 장치의 제조 방법과 같으므로 설명을 생략한다.
[제 5 실시예]
본 발명의 제 5 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 21 내지 도 23을 이용하여 설명한다. 도 21은 본 실시예에 의한 반도체 장치의 구조를 나타내는 개략적인 단면도이고, 도 22 및 도 23은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 내지 제 4 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성요소에 대해서는 동일한 부호를 부여하고 설명을 생략 또는 간략하게 한다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 21을 이용하여 설명한다.
본 실시예에 의한 반도체 장치에서는, 도면에 나타낸 바와 같이, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)의 게이트 전극(16n)의 측벽 부분에, 실리 콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)으로 이루어지는 사이드월 절연막(66)이 형성되어 있다.
또한, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)의 게이트 전극(16p)의 측벽 부분에는, 제 2 실시예에 의한 반도체 장치와 같이, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성되어 있다. 사이드월 절연막(56)을 구성하는 실리콘산화막(18c)은, 사이드월 절연막(66)인 실리콘산화막(18c)과 막 두께가 거의 동일하게 되어 있다.
이렇게, 본 실시예에 의한 반도체 장치는, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)으로 이루어지는 사이드월 절연막(66)이 형성되고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)과, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성되어 있는 것에 주된 특징이 있다.
이렇게 사이드월 절연막(66, 56)을 구성함으로써, 본 실시예에 의한 반도체 장치에서는, NMOS트랜지스터(30n)에서, 사이드월 절연막(66)의 영률이, 실리콘의 영률보다도 작게 되어 있는 것에 대해서, PMOS트랜지스터(30p)에서, 사이드월 절연막(56)의 평균적인 영률이, 실리콘의 영률보다도 크고, 사이드월 절연막(66)의 영률보다도 크게 되어 있다.
따라서, 본 실시예에 의한 반도체 장치에서도, 제 1 실시예에 의한 반도체 장치와 같이, NMOS트랜지스터(30n)에 대해서는, 채널 영역에서, 채널 면에 수직한 방향의 압축 응력이, 채널 길이 방향의 인장 응력과 동등 이상으로 설정되어 있다. 이에 따라, NMOS트랜지스터(30n)의 캐리어 이동도를 향상할 수 있다.
또한, PMOS트랜지스터(30p)에 대해서는, 채널 영역에서, 채널 길이 방향의 압축 응력이, 채널 면에 수직한 방향의 인장 응력보다도 크게 설정되어 있다. 이에 따라, PMOS트랜지스터(30p)의 캐리어 이동도를 향상할 수 있다.
이렇게 해서, 본 실시예에 의하면, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도, 구동 전류를 증가할 수 있고, 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
이어서, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 22 및 도 23을 이용하여 설명한다.
우선, 도 12의 (a) 및 도 12의 (b)에 나타내는 제 2 실시예에 의한 반도체 장치의 제조 방법과 동일한 방법으로, 게이트 전극(16n, 16p)의 측벽 부분에, 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)을 형성한다(도 22의 (a)).
이어서, 포트리소그래피에 의해, PMOS트랜지스터 형성 영역을 덮고, NMOS트랜지스터 형성 영역을 노출하는 포토레지스트막(68)을 형성한다.
이어서, 포토레지스트막(68)을 마스크로 해서 웨트 에칭을 행하고, NMOS트랜지스터 형성 영역의 실리콘질화막(34b)을 실리콘산화막(18c)에 대해 선택적으로 제 거한다(도 22의 (b)).
이어서, 포토레지스트막(68)을 제거한다.
이렇게 해서, NMOS트랜지스터 영역에서는, 게이트 전극(16n)의 측벽 부분에, 비교적 얇은 실리콘산화막(18c)으로 이루어지는 사이드월 절연막(66)이 형성된다. 한편, PMOS트랜지스터 영역에서는, 게이트 전극(16p)의 측벽 부분에, 사이드월 절연막(66)의 실리콘산화막(18c)과 막 두께가 거의 동일한 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조의 사이드월 절연막(56)이 형성된다(도 23의 (a)).
이렇게, 본 실시예에서는, 웨트 에칭에 의해 NMOS트랜지스터 형성 영역의 실리콘질화막(34b)을 제거함으로써, NMOS트랜지스터와 PMOS트랜지스터에서 상이한 구조의 사이드월 절연막(66, 56)을 형성한다. 따라서, 제조 공정이 복잡화하는 일은 없고, 또한 제조 공정수의 증가를 억제할 수 있다.
이어서, 제 1 실시예에 의한 반도체 장치의 제조 방법과 같이, 게이트 전극(16n) 및 사이드월 절연막(66)을 마스크로 해서 이온주입을 행하여, NMOS트랜지스터 형성 영역에 N형 불순물확산영역(22n)을 형성한다. 또한 게이트 전극(16p) 및 사이드월 절연막(56)을 마스크로 해서 이온주입을 행하여, PMOS트랜지스터 형성 영역에 P형 불순물확산영역(22p)을 형성한다.
이어서, 소정의 열처리를 행하고, 주입한 불순물을 활성화한다. 이렇게 해서, NMOS트랜지스터 형성 영역에는, N형 불순물확산영역(20n, 22n)으로 이루어지는 익스텐션 소스?드레인 구조의 N형 소스/드레인 영역(24n)이 형성된다. 또한, PMOS트랜지스터 형성 영역에는, P형 불순물확산영역(20p, 22p)으로 이루어지는 익스텐션 소스?드레인 구조의 P형 소스/드레인 영역(24p)이 형성된다(도 23의 (b)).
이후, 도 8의 (b) 내지 도 10의 (b)에 나타내는 제 1 실시예에 의한 반도체 장치의 제조 방법과 같은 방법으로, 금속 실리사이드막(28), 압축 응력막(38), 및 인장 응력막(32)을 형성한다.
이렇게 해서, 도 21에 나타내는 본 실시예에 의한 반도체 장치가 제조된다.
이렇게, 본 실시예에 의하면, 인장 응력막(32)에 의해 덮인 NMOS트랜지스터(30n)에서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막(18c)으로 이루어지는 사이드월 절연막(66)을 형성하고, 압축 응력막(38)에 의해 덮인 PMOS트랜지스터(30p)에서, 실리콘산화막(18c)과 실리콘질화막(34b)으로 이루어지는 적층 구조를 가져, 실리콘의 영률보다도 큰 영률을 가지고, 사이드월 절연막(66)보다도 영률이 큰 사이드월 절연막(56)을 형성하므로, 제조 공정수의 증가를 억제하면서, NMOS트랜지스터(30n) 및 PMOS트랜지스터(30p)의 어느 것에 대해서도 특성을 향상할 수 있다. 따라서, 본 실시예에 의하면, CMOS 구조를 가지는 반도체 장치의 특성을 향상할 수 있다.
[변형 실시예]
본 발명은 상기 실시예에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시예에서는, NMOS트랜지스터(30n) 위에 실리콘질화막으로 이루어지는 인장 응력막(32)을 형성하는 경우에 관하여 설명했지만, 인장 응력막(32)은 실리콘질화막에 한정되는 것이 아니다. 인장 응력막(32)으로서는, 인장 응력을 가지는 실리콘질화막 외에, 인장 응력을 가지는 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는, PMOS트랜지스터(30p) 위에 실리콘질화막으로 이루어지는 압축 응력막(38)을 형성하는 경우에 관하여 설명했지만, 압축 응력막(38)은 실리콘질화막에 한정되는 것이 아니다. 압축 응력막(38)으로서는, 압축 응력을 가지는 실리콘질화막 외에, 압축 응력을 가지는 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는, NMOS트랜지스터(30n)의 사이드월 절연막으로서, 실리콘의 영률보다도 작은 영률을 가지는 실리콘산화막을 포함하는 것을 형성하는 경우에 관하여 설명했지만, 실리콘산화막 대신에, 실리콘의 영률보다도 작은 영률을 가지는 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는, NMOS트랜지스터(30n)의 사이드월 절연막으로서, 실리콘의 영률과 동등 이하의 영률을 가지는 실리콘질화산화막을 포함하는 것을 형성하는 경우에 관하여 설명했지만, 실리콘질화산화막 대신에, 실리콘의 영률과 동등 이하의 영률을 가지는 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는, PMOS트랜지스터(30p)의 사이드월 절연막으로서, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막을 포함하는 것을 형성하는 경우에 관하여 설명했지만, 실리콘질화막 대신에, 실리콘의 영률보다도 큰 영률을 가지는 다양한 절연막을 형성할 수 있다.
또한, 상기 실시예에서는, PMOS트랜지스터(30p)의 사이드월 절연막으로서, 실리콘산화막과 실리콘질화막으로 이루어지는 적층 구조의 사이드월 절연막(36, 56, 62)을 형성하는 경우에 관하여 설명했지만, 이러한 적층 구조의 사이드월 절연막(36, 56, 62) 대신에, 실리콘의 영률보다도 큰 영률을 가지는 실리콘질화막 등의 절연막으로 이루어지는 단층 구조의 사이드월 절연막을 형성해도 된다.
또한, 상기 실시예에서는, 게이트 전극(16n, 16p) 위 및 소스/드레인 영역(24n, 24p) 위에 금속 실리사이드막(28)을 형성하는 경우에 관하여 설명했지만, 금속 실리사이드막(28)을 형성하지 않아도 된다.
또한, 상기 실시예에서는, 압축 응력막(38)을 형성한 후에 인장 응력막(32)을 형성하는 경우에 관하여 설명했지만, 인장 응력막(32), 압축 응력막(38)을 형성하는 선후(先後)는 이것에 한정되는 것이 아니라, 인장 응력막(32)을 형성한 후에 압축 응력막(38)을 형성해도 된다.
본 발명에 의한 반도체 장치 및 그 제조 방법은, 인장 응력막으로 덮인 N형 MIS트랜지스터 및 압축 응력막으로 덮인 P형 MIS트랜지스터의 어느 것에 대해서도, 구동 전류를 증가하고, 특성을 향상할 수 있는 것이다. 따라서, CMOS 구조를 가지는 반도체 장치의 특성의 향상에 매우 유용하다.

Claims (16)

  1. 제 1 소자 영역과 제 2 소자 영역을 가지는 실리콘 기판과,
    상기 제 1 소자 영역 내에 제 1 채널 영역을 끼워서 형성된 제 1 소스/드레인 영역과, 상기 제 1 채널 영역 위에 제 1 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극을 가지는 N형 트랜지스터와,
    상기 제 1 게이트 전극의 측벽 부분에 형성되고, 실리콘의 영률(Young's modulus)보다도 작은 영률을 가지는 제 1 사이드월 절연막과,
    상기 제 2 소자 영역 내에 제 2 채널 영역을 끼워서 형성된 제 2 소스/드레인 영역과, 상기 제 2 채널 영역 위에 제 2 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극을 가지는 P형 트랜지스터와,
    상기 제 2 게이트 전극의 측벽 부분에 형성되고, 실리콘의 영률보다도 작은 영률을 갖는 제 1 절연막과, 실리콘의 영률보다도 큰 영률을 갖는 제 2 절연막을 가져, 전체로서의 영률이 실리콘의 영률보다도 큰 제 2 사이드월 절연막과,
    상기 N형 트랜지스터를 덮도록 형성되고, 상기 제 1 채널 영역에, 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막과,
    상기 P형 트랜지스터를 덮도록 형성되고, 상기 제 2 채널 영역에, 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 사이드월 절연막은, 상기 제 1 절연막으로 이루어지고,
    상기 제 2 사이드월 절연막은, 상기 제 1 사이드월 절연막의 상기 제 1 절연막보다도 얇은 상기 제 1 절연막과, 상기 제 2 절연막으로 이루어지는 적층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 사이드월 절연막은, 상기 제 1 절연막과, 실리콘의 영률과 동등 이하의 영률을 가지는 제 3 절연막으로 이루어지는 적층 구조를 가지고,
    상기 제 2 사이드월 절연막은, 상기 제 1 사이드월 절연막에 포함되는 상기 제 1 절연막과 막 두께가 동일한 상기 제 1 절연막과, 상기 제 2 절연막으로 이루어지는 적층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 사이드월 절연막은, 상기 제 1 절연막과, 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고,
    상기 제 2 사이드월 절연막은, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 상기 제 2 절연막이 차지하는 비율이 상기 제 1 사이드월 절연막보다도 큰 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 사이드월 절연막은, 상기 제 1 절연막으로 이루어지고,
    상기 제 2 사이드월 절연막은, 상기 제 1 사이드월 절연막과 막 두께가 동일한 상기 제 1 절연막과, 상기 제 2 절연막으로 이루어지는 적층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  6. 실리콘 기판의 제 1 소자 영역에 형성된 N형 트랜지스터와, 상기 실리콘 기판의 제 2 영역에 형성된 P형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서,
    상기 제 1 소자 영역 위에 제 1 게이트 절연막을 통해 상기 N형 트랜지스터의 제 1 게이트 전극을 형성하고, 상기 제 2 영역 위에 제 2 게이트 절연막을 통해 상기 P형 트랜지스터의 제 2 게이트 전극을 형성하는 공정과,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성된 상기 실리콘 기판 위에, 실리콘의 영률보다도 작은 영률을 가지는 제 1 절연막을 형성하는 공정과,
    상기 제 2 영역의 상기 제 1 절연막을 선택적으로 에칭함으로써, 상기 제 2 영역의 상기 제 1 절연막을, 상기 제 1 소자 영역의 상기 제 1 절연막보다도 얇게 하는 공정과,
    상기 제 1 절연막 위에, 실리콘의 영률보다도 큰 영률을 가지는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 및 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 게이트 전극의 측벽 부분에, 상기 제 1 절연막을 포함하여, 실리콘의 영률보다도 작은 영률을 가지는 제 1 사이드월 절연막을 형성하고, 상기 제 2 게이트 전극의 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 실리콘의 영률보다도 큰 영률을 가져, 상기 제 1 사이드월 절연막보다도 영률이 큰 제 2 사이드월 절연막을 형성하는 공정과,
    상기 N형 트랜지스터를 덮도록, 상기 N형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막을 형성하고, 상기 P형 트랜지스터를 덮도록, 상기 P형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 사이드월 절연막 및 상기 제 2 사이드월 절연막을 형성하는 공정에서는, 상기 제 1 소자 영역에서의 상기 제 2 절연막을 제거하여, 상기 제 1 절연막으로 이루어지는 상기 제 1 사이드월 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 사이드월 절연막 및 상기 제 2 사이드월 절연막을 형성하는 공정에서는, 상기 제 1 게이트 전극의 상기 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지는 상기 제 1 사이드월 절연막을 형성하고, 상기 제 2 게이트 전극의 상기 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 상기 제 2 절연막이 차지하는 비율이 상기 제 1 사이드월 절연막보다도 큰 상기 제 2 사이드월 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 실리콘 기판의 제 1 소자 영역에 형성된 N형 트랜지스터와, 상기 실리콘 기판의 제 2 소자 영역에 형성된 P형 트랜지스터를 가지는 반도체 장치의 제조 방법으로서,
    상기 제 1 소자 영역 위에 제 1 게이트 절연막을 통해 상기 N형 트랜지스터의 제 1 게이트 전극을 형성하고, 상기 제 2 소자 영역 위에 제 2 게이트 절연막을 통해 상기 P형 트랜지스터의 제 2 게이트 전극을 형성하는 공정과,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극이 형성된 상기 실리콘 기판 위에, 실리콘의 영률보다도 작은 영률을 가지는 제 1 절연막을 형성하는 공정과,
    상기 제 1 절연막 위에, 실리콘의 영률보다도 큰 영률을 가지는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막 및 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 게이트 전극의 측벽 부분 및 상기 제 2 게이트 전극의 측벽 부분에, 상기 제 1 절연막과 상기 제 2 절연막으로 이루어지는 적층 구조를 가지고, 실리콘의 영률보다도 큰 영률을 가지는 제 1 사이드월 절연막 및 제 2 사이드월 절연막을 각각 형성하는 공정과,
    상기 제 1 사이드월 절연막의 상기 제 2 절연막을 선택적으로 제거하는 공정과,
    상기 N형 트랜지스터를 덮도록, 상기 N형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 압축 응력과 채널 길이 방향의 인장 응력을 인가하는 인장 응력막을 형성하고, 상기 P형 트랜지스터를 덮도록, 상기 P형 트랜지스터의 채널 영역에 채널 면에 수직한 방향의 인장 응력과 채널 길이 방향의 압축 응력을 인가하는 압축 응력막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 사이드월 절연막의 상기 제 2 절연막을 선택적으로 제거하는 공정 후, 상기 인장 응력막 및 상기 압축 응력막을 형성하는 공정 전에, 상기 제 1 소자 영역 위 및 상기 제 2 소자 영역 위에, 실리콘의 영률과 동등 이하의 영률을 가지는 제 3 절연막을 형성하는 공정과,
    상기 제 3 절연막을 이방성 에칭함으로써, 상기 제 1 게이트 전극의 상기 측벽 부분에, 상기 제 1 절연막과 상기 제 3 절연막으로 이루어지는 적층 구조를 가지는 제 3 사이드월 절연막을 형성하는 동시에, 상기 제 2 소자 영역에서의 상기 제 3 절연막을 제거하고, 상기 제 2 사이드월 절연막을 노출하는 공정을 더 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 절연막은 실리콘산화막이고,
    상기 제 2 절연막은 실리콘질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 3 절연막은 실리콘질화산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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