KR20060082017A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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아키라 가타카미
나오요시 다무라
요스케 시마무네
마사시 시마
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Abstract

본 발명은 n채널 MOS 트랜지스터와 p채널 MOS 트랜지스터를 기판 위에 갖는 반도체 집적 회로 장치에 있어서, p채널 MOS 트랜지스터에서 SiGe 혼정층(混晶層)으로 이루어지는 압축 응력 발생원을 실리콘 기판 중 상기 p채널 MOS 트랜지스터의 채널 영역에 가능한 한 근접시켜 배치하고, 동시에 n채널 MOS 트랜지스터에서 소스/드레인 확산 영역의 사이에 충분한 거리를 확보하여 누설 전류의 발생을 억제하는 것을 과제로 한다.
p채널 MOS 트랜지스터의 게이트 전극 측벽절연막을 HF 내성을 갖는 막에 의해 형성하고, p채널 MOS 트랜지스터의 소자 영역에 상기 p형 SiGe 혼정층이 에피택셜 성장(epitaxial growth)하는 트렌치(trench)를 상기 p채널 MOS 트랜지스터의 채널 영역에 근접하여 형성하는 동시에, n채널 MOS 트랜지스터 영역에서는 게이트 전극의 측벽절연막 외측에 또 다른 측벽절연막을 형성하고, 실리콘 기판 중에 이온 주입에 의해 형성되는 n형 소스/드레인 영역의 사이에 충분한 거리를 확보한다.
혼정층, 압축 응력 발생원, 누설 전류, 측벽 절연막, 게이트 전극, 에피택셜 성장.

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND FABRICATION PROCESS THEREOF}
도 1은 SiGe 압축 응력에 의한 p채널 MOS 트랜지스터의 동작 속도 향상의 원리를 설명하는 도면.
도 2의 (a)∼(c)는 본 발명의 제 1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 1 도면.
도 3의 (d)∼(f)는 본 발명의 제 1 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 2 도면.
도 4는 본 발명의 실시예에 의한 반도체 집적 회로 장치를 구성하는 p채널 MOS 트랜지스터를 나타내는 도면.
도 5의 (a)∼(c)는 본 발명의 제 2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 1 도면.
도 6의 (d)∼(f)는 본 발명의 제 2 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 2 도면.
도 7의 (a)∼(c)는 본 발명의 제 3 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 1 도면.
도 8의 (d)∼(f)는 본 발명의 제 3 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 2 도면.
도 9의 (a)∼(c)는 본 발명의 제 4 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 1 도면.
도 10의 (d)∼(f)는 본 발명의 제 4 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 2 도면.
도 11의 (g)∼(i)는 본 발명의 제 4 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 3 도면.
도 12의 (a)∼(c)는 본 발명의 제 5 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 1 도면.
도 13의 (d)∼(f)는 본 발명의 제 5 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 2 도면.
도 14의 (g) 및 (h)는 본 발명의 제 5 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 나타내는 제 3 도면.
도 15는 본 발명의 제 6 실시예의 과제를 설명하는 도면.
도 16은 본 발명의 제 6 실시예의 원리를 나타내는 도면.
도 17의 (a)∼(d)는 도 16의 구조를 형성하는 공정을 나타내는 도면.
도 18은 본 발명의 제 6 실시예의 공정의 다른 예를 나타내는 도면.
도 19는 본 발명의 제 6 실시예에 의해 얻어지는 구조의 예를 트렌치(trench) 형성 공정 전의 상태에 대해서 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
11 : 실리콘 기판
11A, 11B : 소자 영역
11I : 소자 분리 영역
11SN, 11DN : n형 소스/드레인 영역
11SNb, 11DNb : n-형 버퍼 소스/드레인 영역
11SP, 11DP : p형 소스/드레인 영역
11SPb, 11DPb : p-형 버퍼 소스/드레인 영역
11TA, 11TB : 트렌치
11aN, 11bN : n형 소스/드레인 익스텐션 영역
11aP, 11bP : p형 소스/드레인 익스텐션 영역
12 : 게이트 절연막
13N : n형 폴리실리콘 게이트 전극
13P : p형 폴리실리콘 게이트 전극
13O : CVD 산화막
13O, 13Oi : 측벽산화막
13WN, 13WNi : 측벽질화막
13Wn : 질화막 충전(充塡) 영역
14 : 실리콘 산화막
14A, 14B : p형 SiGe 혼정층(混晶層)
14C : p형 다결정 SiGe층
14W : 측벽산화막
16 : 실리사이드층
본 발명은 일반적으로 반도체 장치에 관한 것이며, 특히 응력 인가에 의해 동작 속도를 향상시킨 반도체 장치 및 그 제조 방법에 관한 것이다.
미세화 기술의 진보에 따라, 최근에는 100㎚ 미만의 게이트 길이를 갖는 초미세화·초고속 반도체 장치가 가능해지게 되었다.
이러한 초미세화·초고속 트랜지스터에서는, 게이트 전극 바로 아래의 채널 영역의 면적이 종래의 반도체 장치와 비교하여 매우 작기 때문에, 채널 영역을 주행(走行)하는 전자 또는 홀의 이동도는 이러한 채널 영역에 인가된 응력에 의해 큰 영향을 받는다. 그래서, 이러한 채널 영역에 인가되는 응력을 최적화하여, 반도체 장치의 동작 속도를 향상시키는 시도가 다수 이루어지고 있다.
일반적으로 실리콘 기판을 채널로 하는 반도체 장치에서는, 전자의 이동도보다도 홀의 이동도가 더 작기 때문에, 홀을 캐리어로 하는 p채널 MOS 트랜지스터의 동작 속도를 향상시키는 것이 반도체 집적 회로 장치의 설계 시에 중요한 과제로 된다.
이러한 p채널 MOS 트랜지스터에서는, 채널 영역에 일축성(一軸性)의 압축 응 력을 인가함으로써 캐리어의 이동도가 향상되는 것이 알려져 있고, 채널 영역에 압축 응력을 인가하는 수단으로서, 도 1에 나타낸 개략적인 구성이 제안되어 있다.
도 1을 참조하면, 실리콘 기판(1) 위에는 채널 영역에 대응하여 게이트 전극(3)이 게이트 절연막(2)을 통하여 형성되어 있고, 상기 실리콘 기판(1) 중에는 상기 게이트 전극(3)의 양측에 채널 영역을 획성(劃成)하도록 p형 확산 영역(1a, 1b)이 형성되어 있다. 또한, 상기 게이트 전극(3)의 측벽에는 상기 실리콘 기판(1)의 표면 일부를 덮도록 측벽절연막(3A, 3B)이 형성되어 있다.
상기 확산 영역(1a, 1b)은 각각 MOS 트랜지스터의 소스 및 드레인 익스텐션 영역으로서 작용하고, 상기 확산 영역 1a로부터 1b로 상기 게이트 전극(3) 바로 아래의 채널 영역을 통하여 수송되는 홀의 흐름이 상기 게이트 전극(3)에 인가된 게이트 전압에 의해 제어된다.
또한, 도 1의 구성에서는, 상기 실리콘 기판(1) 중 상기 측벽절연막(3A, 3B)의 각각 외측에 SiGe 혼정층(混晶層)(1A, 1B)이 실리콘 기판(1)에 대하여 에피택셜(epitaxial)로 형성되어 있고, 상기 SiGe 혼정층(1A, 1B) 중에는 각각 상기 확산 영역(1a, 1b)에 연속되는 p형 소스 및 드레인 영역이 형성되어 있다.
도 1의 구성의 MOS 트랜지스터에서는, 상기 SiGe 혼정층(1A, 1B)이 실리콘 기판(1)에 대하여 보다 큰 격자 상수를 갖기 때문에, 상기 SiGe 혼정층(1A, 1B) 중에는 화살표 a로 나타낸 압축 응력이 형성되고, 그 결과, SiGe 혼정층(1A, 1B)은 화살표 b로 나타낸 상기 실리콘 기판(1)의 표면에 대략 수직인 방향으로 변형된다.
상기 SiGe 혼정층(1A, 1B)은 실리콘 기판(1)에 대하여 에피택셜로 형성되어 있기 때문에, 이러한 화살표 b로 나타낸 SiGe 혼정층(1A, 1B)에서의 변형은 대응하는 변형을 상기 실리콘 기판 중의 상기 채널 영역에 화살표 c로 나타낸 바와 같이 야기시키지만, 이러한 변형에 따라, 상기 채널 영역에는 화살표 d로 나타낸 바와 같이 일축성의 압축 응력이 야기된다.
도 1의 MOS 트랜지스터에서는, 채널 영역에 이러한 일축성의 압축 응력이 인가되는 결과, 상기 채널 영역을 구성하는 Si 결정의 대칭성이 국소적으로 변조되고, 또한 이러한 대칭성의 변화에 따라, 무거운 홀의 가(價)전자대와 가벼운 홀의 가전자대의 축퇴(縮退)가 풀리기 때문에, 채널 영역에서의 홀 이동도가 증대하고, 트랜지스터의 동작 속도가 향상된다. 이러한 채널 영역에 국소적으로 야기된 응력에 의한 홀 이동도의 증대 및 이것에 따른 트랜지스터 동작 속도의 향상은, 특히 게이트 길이가 1O0㎚ 이하인 초미세화 반도체 장치에 현저하게 나타난다.
[특허문헌 1] 미국특허 제6621131호 공보
[특허문헌 2] 일본국 공개특허2004-31753호 공보
[특허문헌 3] 일본국 공개특허평8-167718호 공보
[비특허문헌 1] Thompson, S. E., et al., IEEE Transactions on Electron Devices, vol.51, No.11, November, 2004, pp.1790-1797
그런데, 일반적으로 반도체 집적 회로 장치에서는, 이러한 고속 p채널 MOS 트랜지스터는 동일한 기판 위에 형성된 n채널 MOS 트랜지스터와 함께 CMOS 소자를 구성하는 것이 일반적이지만, 동일한 기판 위에 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터를 동시에 형성하고자 하면 다양한 문제가 발생한다.
앞서 도 1에서 설명한 바와 같은, 채널 영역에서의 일축성의 압축 응력 발생은 p채널 MOS 트랜지스터의 동작 속도의 향상에는 크게 기여하지만, n채널 MOS 트랜지스터에서 동일한 일축성의 압축 응력을 채널 영역에 인가하면, n채널 MOS 트랜지스터의 동작 속도는 반대로 열화(劣化)되기 때문에, 이러한 n채널 MOS 트랜지스터의 소자 영역에서는 이러한 압축 응력이 발생하지 않도록 구성할 필요가 있다.
또한, 도 1의 원리에 따라 p채널 MOS 트랜지스터의 동작 속도를 향상시키고자 하면, 상기 SiGe 혼정층 영역(1A, 1B)을 가능한 한 게이트 전극(3) 바로 아래의 채널 영역에 근접시키는 것이 바람직하며, 이를 위해서는 게이트 전극(13)의 측벽절연막을 가능한 한 얇게 형성하고, 상기 실리콘 기판 중에 상기 SiGe 혼정층(1A, 1B)의 성장을 위해, 상기 측벽절연막을 자기 정합(自己 整合) 마스크로 하여 형성되는 트렌치(trench)를 가능한 한 근접시키는 것이 바람직하지만, 마찬가지로 n채널 MOS 트랜지스터에서 게이트 전극의 측벽절연막 두께를 감소시키면, 소자 영역 중에서 n형 소스 영역과 n형 드레인 영역이 과도하게 근접하게 되고, 실리콘 기판 중 소스와 드레인 사이에 누설 전류가 흐르기 쉬워지는 문제가 생긴다.
이러한 사정에서, 도 1에 나타낸 SiGe 혼정층이 발생하는 응력에 의해 동작 속도를 향상시킨 p채널 MOS 트랜지스터를 n채널 MOS 트랜지스터와 조합시켜 고속 CMOS 소자를 형성하고자 하면, 게이트 전극의 측벽절연막을 p채널 MOS 트랜지스터에서는 얇게, 또한 n채널 MOS 트랜지스터에서는 두껍게 형성할 필요가 있고, 이러한 구조를 공정 수의 증가를 최대한 억제하여 실현할 수 있는 반도체 장치의 제조 방법이 요망되고 있다.
본 발명은 일 측면에 있어서, 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서, 상기 n채널 MOS 트랜지스터는, 제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과, 상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고, 상기 p채널 MOS 트랜지스터는, 제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과, 상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과, 상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전(充塡)하도록 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며, 상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고, 상기 제 1 소자 영역 중에서의 상기 n형 소스 확산 영역과 상기 n형 드레인 확산 영역 사이의 거리는 상기 제 2 소자 영역 중에서의 상기 p형 소스 확산 영역과 상기 p형 드레인 확산 영역 사이의 거리보다도, 상기 각각의 확산 영역의 하단부에서 비교한 경우, 큰 반도체 집적 회로 장치를 제공한다.
본 발명은 다른 측면에 있어서, 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서, 상기 n채널 MOS 트랜지스터는, 제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과, 상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고, 상기 p채널 MOS 트랜지스터는, 제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과, 상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과, 상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전하도록 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며, 상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고, 상기 제 1 및 제 2 측벽절연막의 각각은, 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성되어 HF에 의해 침식되는 재료로 이루어지는 중간 측벽절연막과, 상기 중간 측벽절연막 위에 형성되어 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 상측 측벽절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치를 제공한다.
본 발명은 다른 측면에 있어서, 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성 된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 자기 정합 마스크로 하여 p형 불순물 원소의 이온 주입을 행하고, 상기 실리콘 기판 중 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 1 측벽절연막에 대하여 에칭 선택성을 갖는 제 2 측벽절연막을 형성하는 공정과, 상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막을 자기 정합 마스크로 하여 n형 불순물 원소를 이온 주입하고, 상기 제 1 소자 영역 중 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 소자 영역을 덮도록, 또한 상기 제 2 소자 영역을 노출시키도록 마스크 절연막을 형성하는 공정과, 상기 마스크 절연막을 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극 패턴의 양측에 상기 제 1 측벽절연막에 의해 이격시켜 제 1 및 제 2 트렌치를 형성하는 공정과, 상기 제 1 및 제 2 트렌치를 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 1 및 제 2 트렌치 중에 p형 SiGe 혼정층을 에피택셜 성장시켜 상기 p형 SiGe 혼정층 영역을 형성하는 공정으로 이루어지는 반도체 집적 회로 장치의 제조 방법을 제공한다.
또한, 본 발명은 다른 측면에 있어서, 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 CVD 산화막을 통하여 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 2 재료에 의해 제 2 측벽절연막을 형성하는 공정과, 상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스 크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 3 재료에 의해 제 3 측벽절연막을 형성하는 공정과, 상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 2 및 제 3 측벽절연막을 HF를 사용한 에칭에 의해 제거하는 공정과, 또한 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 4 측벽절연막을 형성하는 공정과, 상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 1 및 제 4 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과, 상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 반도체 집적 회로 장치의 제조 방법을 제공한다.
본 발명은 또 다른 측면에 있어서, 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과, 상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 제 2 측벽절연막을 형성하는 공정과, 상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 1 및 제 2 측벽절연막을 에칭에 의해 제거하는 공정과, 또한 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 3 측벽절연막을 형성하는 공정과, 상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 3 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과, 상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 반도체 집적 회로 장치의 제조 방법을 제공한다.
[제 1 실시예]
도 2의 (a) 내지 도 3의 (f)는 본 발명의 제 1 실시예에 의한 반도체 집적 회로 장치의 제조 방법을 나타내는 도면이다.
도 2의 (a)를 참조하면, 실리콘 기판(11) 위에는 STI형 소자 분리 구조(11I)에 의해 n채널 MOS 트랜지스터의 소자 영역(11A) 및 p채널 MOS 트랜지스터의 소자 영역(11B)이 획성되어 있고, 상기 소자 영역(11A)은 p형으로 도핑되어 p형 웰을 형성한다. 또한, 상기 소자 영역(11B)은 n형으로 도핑되어 n형 웰을 형성한다. 또한, 상기 소자 영역(11A)에서는, 도시하지는 않지만, 상기 실리콘 기판(11)의 표면 근방에서 p형 불순물 원소에 의해 상기 n채널 MOS 트랜지스터의 임계값 조정을 위한 이온 주입이 실행된다. 마찬가지로, 상기 소자 영역(11B)에서도, 도시하지는 않지만, 상기 실리콘 기판(11)의 표면 근방에서 n형 불순물 원소에 의해 상기 p채널 MOS 트랜지스터의 임계값 조정을 위한 이온 주입이 실행된다.
상기 소자 영역(11A)에는 열산화막이나 SiON막 등, 또는 그 이외의 고유전체막(소위 high-K막)으로 이루어지는 게이트 절연막(12)을 통하여 폴리실리콘 게이트 전극(13N)이, 또한 상기 소자 영역(11B)에는 동일한 게이트 절연막(12)을 통하여 폴리실리콘 게이트 전극(13P)이 형성되어 있고, 상기 소자 영역(11A, 11B)에서 각각 n형 불순물 원소 및 p형 불순물 원소를, 상기 게이트 전극(13N, 13P)을 자기 정합 마스크로서 사용하여, 상기 n형 불순물 원소의 경우, 예를 들어 As+를 1keV의 가속 전압 하, 2×1015㎝-2의 도스량으로, 또한 상기 p형 불순물 원소의 경우, 예를 들어 B+를 0.3keV의 가속 전압 하, 1×1015㎝-2의 도스량으로 이온 주입함으로써, 상기 소자 영역(11A)에서는 상기 실리콘 기판(11) 중 상기 폴리실리콘 게이트 전극(13N)의 양측에 n형 소스 및 드레인 익스텐션 영역(11aN, 11bN)이 형성되고, 또한 상기 소자 영역(11B)에서는 상기 실리콘 기판(11) 중 상기 폴리실리콘 게이트 전극(13P)의 양측에 p형 소스 및 드레인 익스텐션 영역(11aP, 11bP)이 형성된다. 또한, 상기 게이트 절연막으로서 사용되는 SiON막은 예를 들어 열산화막을 플라즈마 질화 처리함으로써, 또는 플라즈마 CVD법에 의해 형성하는 것이 가능하다. 또한, 상기 게이트 절연막으로서 고유전체막을 사용할 경우에는, 이것을 예를 들어 HfO2, ZrO2이나 Al2O3 등의 금속 산화물이나 HfSiO4이나 ZrSiO4 등의 금속 규산염의 MOCVD법 또는 원자층 CVD법(소위 ALD법)에 의해 형성할 수 있다.
다음으로, 도 2의 (b)의 공정에서, 상기 실리콘 기판(11) 및 폴리실리콘 게이트 전극(13N, 13P)의 표면에 두께가 약 10㎚인 CVD 산화막(13O)을 상기 CVD 산화막(13O)이 상기 실리콘 기판(11)의 노출 표면 및 상기 폴리실리콘 게이트 전극(13N, 13P)의 표면을 연속하여 덮도록 형성하고, 또한 상기 폴리실리콘 게이트 전극(13N, 13P)의 측벽면에 실리콘의 건식 및 습식 에칭 처리, HF 처리에 대하여 내성을 갖는 예를 들어 SiON막 또는 SiN막으로 이루어지는 측벽절연막(13WN)을 상기 CVD 산화막(13O)을 통하여 예를 들어 30㎚의 두께로 형성한다.
이러한 측벽절연막(13WN)은, 도 2의 (a)의 구조 위에 SiON막 또는 SiN막을 상기 소스 익스텐션 영역 또는 드레인 익스텐션 영역의 불순물 농도 분포가 흐트러 지지 않도록 600℃ 이하의 저온 프로세스 예를 들어 플라즈마 CVD법에 의해 퇴적하고, 이것을 상기 실리콘 기판(11)의 표면이 노출될 때까지 에치백(etch-back)함으로써 형성할 수 있다.
또한, 도 2의 (b)의 공정에서는, 상기 소자 영역(11B)을 레지스트막(도시 생략)으로 덮고, 상기 게이트 전극(13N) 및 측벽산화막(13O), 측벽절연막(13WN)을 마스크로 하여 상기 소자 영역(11A)에서 n형 불순물 원소 예를 들어 As+를 10keV의 가속 전압 하, 3×1O15㎝-2의 도스량으로 이온 주입하여, 상기 실리콘 기판(11) 중 상기 측벽절연막(13WN)의 외측에 보다 깊은 n형 확산 영역을 상기 n채널 MOS 트랜지스터의 소스 및 드레인 영역(11SN, 11DN)으로서 각각 형성한다.
또한, 도 2의 (b)의 공정에서는, 상기 소자 영역(11A)을 레지스트막(도시 생략)으로 덮고, 상기 게이트 전극(13P) 및 측벽산화막(13O), 측벽절연막(13WN)을 마스크로 하여 상기 소자 영역(11B)에서 p형 불순물 원소 예를 들어 B+를 3keV의 가속 전압 하, 1×1015㎝-2의 도스량으로 이온 주입하여, 상기 실리콘 기판(11) 중 상기 측벽절연막(13WN)의 외측에 보다 깊은 p형 확산 영역을 상기 p채널 MOS 트랜지스터의 소스 및 드레인 영역(11SP, 11DP)으로서 각각 형성한다.
또한, 도 2의 (b)의 공정에서는, 상기 소스 및 드레인 영역(11SP, 11DP)의 내압 향상을 위해, 상기 폴리실리콘 게이트 전극(13P) 및 측벽산화막(13O), 측벽절연막(13WN)을 마스크로 하여 상기 소자 영역(11B)에 p형 불순물 원소 예를 들어 B+를 보다 큰 1OkeV의 가속 전압 하, 보다 작은 1×1O13㎝-2의 도스량으로 이온 주입하 여, 상기 p형 소스 및 드레인 영역(11SP, 11DP) 아래에 p-형 버퍼 소스 및 드레인 영역(11SPb, 11DPb)을 각각 형성한다.
다음으로, 도 2의 (c)의 공정에서, 상기 도 2의 (b) 위에 실리콘 산화막(14)을 CVD법에 의해 50㎚의 두께로 퇴적하고, 또한 상기 소자 영역(11A)을 레지스트 마스크(R1)로 덮은 상태에서, 상기 실리콘 산화막(14)을 상기 소자 영역(11B)으로부터 제거한다.
또한, 도 2의 (c)의 공정에서는, 상기 소자 영역(11A)을 상기 레지스트 마스크(R1)로 덮은 상태에서, 상기 소자 영역(11B)에서 상기 실리콘 기판(11)에 대하여 상기 폴리실리콘 게이트 전극(13P) 및 측벽절연막(13WN)을 자기 정합 마스크로 하여 건식 에칭 또는 유기 알칼리 에칭제를 사용한 습식 에칭을 적용하거나, 또는 이들을 차례로 조합시켜 적용하고, 상기 실리콘 기판 중 상기 측벽절연막(13WN)의 외측에 트렌치(11TA, 11TB)를 상기 소스/드레인 영역(11SP, 11DP)을 초과하지 않는 예를 들어 40㎚의 깊이로 형성한다. 또한, 상기 트렌치(11TA, 11TB)를 형성하는 공정은 상기 레지스트 마스크(R1)를 제거한 후에 행하는 것도 가능하다.
또한, 이러한 트렌치(11TA, 11TB)의 형성 후, 얻어진 구조를 HF에 의해 습식 에칭하고, 특히 상기 트렌치(11TA, 11TB)의 저면(底面) 및 측벽면으로부터 에칭 잔사(殘渣) 등의 불순물을 제거한다.
또한, 도 2의 (c)의 공정에서는, 상기 실리콘 기판(11) 가운데로의 상기 트렌치(11TA, 11TB)의 형성에 따라, 상기 폴리실리콘 게이트 전극(13P)도 부분적으로 에칭을 받는다.
다음으로, 도 3의 (d)의 공정에서 상기 레지스트막(R1)을 제거하고, 이렇게 하여 얻어진 도 2의 (c)의 구조가 감압 CVD 장치 중에 도입되어, 실란 가스(SiH4) 및 게르만(GeH4) 가스를 디보란(diborane) 등의 p형 도펀트(dopant) 가스와 함께 600℃ 이하의 온도에서 공급함으로써, 상기 트렌치(TA, TB)를 충전하도록 p형 SiGe 혼정층(14A, 14B)을 에피택셜로 성장시킨다.
예를 들어 이러한 SiGe 혼정층(14A, 14B)의 성장은, 550℃의 기판 온도에서, 5∼1330㎩의 수소 분위기 중, SiH4 가스를 분압이 1∼10㎩로 되도록, 또한 GeH4 가스를 분압이 0.1∼10㎩로 되도록, 또한 B2H6 도펀트 가스를 분압이 1×10-5∼1×10-3Pa로 되도록, 또한 염화수소(HCl) 에칭 가스를 1∼10㎩의 분압으로 되도록 공급함으로써 실행할 수 있다.
이러한 p형 SiGe 혼정층(14A, 14B)의 에피택셜 성장에 따라, 상기 폴리실리콘 게이트 전극(13P) 위에서도 p형 다결정 SiGe층(14C)이 성장한다. 상기 SiGe층(14A∼14C)의 성장은 1∼40분간 실행되고, 그 결과, 상기 트렌치(11TA, 11TB)를 충전하는 SiGe 혼정층(14A, 14B)은 상기 실리콘 기판(11)과 게이트 절연막(12)의 계면을 초과하여 성장한다. 이러한 SiGe 혼정층(14A, 14B)의 형성 결과, 상기 게이트 절연막(12) 바로 아래의 채널 영역에는 큰 일축성 압축 응력이 인가되고, 상기 채널 영역을 통하여 수송되는 홀의 이동도가 크게 증대한다.
이러한 한정된 면적에서의 저온 성장 결과, 상기 SiGe층(14A, 14B)은 종래 Si 기판 위에 성장시키는 경우의 한계라고 생각되었던 원자 농도 20%의 Ge 농도를 초과하여 결정 품질을 열화시키지 않고, 원자 농도 28%의 Ge을 함유하는 것이 가능함이 확인되었다.
도 3의 (d)의 구조에서는, 도 3의 (c)의 공정에서 상기 트렌치(11TA, 11TB)가 상기 측벽절연막(13WN)을 자기 정합 마스크로 하여 형성되어 있기 때문에, 상기 SiGe 혼정층(14A, 14B)은 상기 채널 영역에 가장 근접하여 형성되고, 상기 채널 영역에 인가되는 일축성 압축 응력을 최대로 하는 것이 가능하다.
또한, 도 3의 (e)의 공정에서, 상기 소자 영역(11A)에 남겨져 있던 CVD 산화막(14)이 상기 실리콘 기판(11)의 표면이 노출될 때까지 에치백되고, 그 결과, 상기 소자 영역(11A)에서는 상기 게이트 전극(13N)의 SiN 측벽절연막(13WN)의 더 외측에 외측 측벽산화막(14W)이 형성되며, 상기 소자 영역(11B)을 레지스트 마스크(도시 생략)로 덮은 상태에서, 상기 폴리실리콘 게이트 전극(13N), 상기 측벽산화막(13O), 상기 측벽절연막(13NW) 및 외측 측벽산화막(14W)을 마스크로 하여 P+ 등의 n형 불순물 원소를 15keV의 가속 전압 하, 7×1013㎝-2의 도스량으로 이온 주입함으로써, 상기 실리콘 기판 중 상기 소스/드레인 영역(11SN, 11DN)보다도 깊은 위치에 n-형 버퍼 소스/드레인 영역(11SNb, 11DNb)을 형성한다.
이렇게 상기 버퍼 소스/드레인 영역(11SNb, 11DNb)을 상기 외측 측벽산화막(14W)의 더 외측에 형성함으로써, 본 실시예에서는 상기 확산 영역(11SNb, 11DNb) 의 사이에 충분한 간격을 확보하는 것이 가능해지고, 이러한 확산 영역을 통한 누설 전류의 발생을 억제할 수 있다.
도 3의 (e)의 공정 후, 살리사이드 프로세스를 더 행함으로써, 상기 n형 소스/드레인 영역(11SN, 11DN), p형 소스/드레인 영역(11SP, 11DP), n형 폴리실리콘 게이트 전극(13N), 및 p형 폴리실리콘 게이트 전극(13P) 위에 니켈실리사이드 또는 코발트디실리사이드 등으로 이루어지는 실리사이드층(16)을 형성한다.
본 발명에 의하면, 이렇게 공통 기판 위에 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터를 형성함으로써, 고속 CMOS 소자를 구성하는 것이 가능해진다.
본 발명에서는 특히 도 2의 (c)의 트렌치 형성 공정에서 습식 에칭을 사용함으로써, 트렌치(11TA, 11TB)의 측벽면에 Si (111)면 등의 결정면을 노출시키는 것이 가능하고, 도 3의 (d)의 공정에서 에피택셜 성장되는 SiGe 혼정층(14A, 14B)의 결정 품질을 향상시킬 수 있다. 또한, 상기 트렌치 형성 공정을 건식 에칭과 습식 에칭을 조합시켜 실행함으로써, 상기 트렌치(11TA, 11TB)의 측벽면을 도 4에 나타낸 바와 같이 상기 게이트 절연막(12) 바로 아래의 채널 영역을 향하여 침입하는 쐐기(wedge) 형상으로 형성할 수 있지만, 이 경우, 이러한 트렌치(11TA, 11TB)를 충전하는 SiGe 혼정층(14A, 14B)의 선단부는 상기 측벽절연막(13WN) 바로 아래의 영역에 침입하여 상기 채널 영역에 근접하기 때문에, 상기 채널 영역에서의 일축성 압축 응력의 크기는 더 증대하고, 상기 p채널 MOS 트랜지스터의 동작 속도를 더 증대시킬 수 있다.
또한, 본 실시예에서는 도 2의 (b)의 공정에서 상기 소자 영역(11B) 중 상기 p형 소스/드레인 영역(11SP, 11DP)의 아래쪽에 p-형 확산 영역(11SPb, 11DPb)을 형성하여 둠으로써, 상기 SiGe 혼정층(14A, 14B)이 도펀트 가스를 공급하면서 실행되는 에피택셜 성장에 의해 높은 도펀트 농도로 형성된 경우에도, 상기 p형 소스/드레인 영역(11SP, 11DP) 바로 아래의 p/n 접합부에서의 불순물 농도 급변이 회피되고, 접합 용량의 증대나 내압의 저하 등의 문제를 회피할 수 있다.
[제 2 실시예]
다음으로, 본 발명의 제 2 실시예에 의한 반도체 집적 회로 장치의 제조 방법을 도 5의 (a) 내지 도 6의 (f)를 참조하면서 설명한다. 다만, 도면 중 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여, 설명을 생략한다.
도 5의 (a) 내지 도 6의 (f)를 참조하면, 도 5의 (a) 및 도 5의 (b)의 공정은 상기 도 2의 (a) 및 도 2의 (b)의 공정과 동일하므로 설명을 생략한다.
본 실시예에서는, 도 5의 (c)의 공정에서, 상기 소자 영역(11A, 11B)의 양쪽에서 상기 측벽절연막(13WN)의 외측에 CVD 산화막의 퇴적 및 에치백에 의해 상기 외측 측벽산화막(14W)을 약 40㎚의 두께로 형성하고, 이 단계에 있어서, 상기 소자 영역(11A)에서 상기 게이트 전극(13N), 측벽산화막(13O), 측벽절연막(13WN)을 마스크로 하여 n형 불순물 원소를 상기 실리콘 기판(11) 중에 이온 주입하여, 상기 n-형 버퍼 소스/드레인 확산 영역(11SNb, 11DNb)을 형성한다. 또한, 상기 CVD 산화막의 퇴적은 플라즈마 CVD법에 의해 600℃ 이하의 온도에서 행하는 것이 바람직하다.
또한, 도 6의 (d)의 공정에서, 도 5의 (c)의 구조 위에 CVD 산화막(15)을 약 50㎚의 두께로 형성하고, 도 2의 (c)와 동일한 소자 영역(11A)을 덮는 레지스트 패턴(R2)을 형성한다. 또한, 상기 레지스트 패턴(R2)을 마스크로 하여 상기 소자 영역(11B)에서 상기 CVD 산화막(15)을 이방성 건식 에칭 또는 HF 중에서의 습식 에칭, 또는 이들 처리를 적절히 조합시킨 처리에 의해 제거하고, 도 6의 (e)의 공정에서, 상기 소자 영역(11B)에서 상기 측벽절연막(13WN), 측벽산화막(13O), 및 폴리실리콘 게이트 전극 패턴(13P)을 자기 정합 마스크로 하여 상기 실리콘 기판(11)을 앞서 도 2의 (c)의 공정과 동일하게 에칭하여, 트렌치(11TA, 11TB)를 형성한다. 도 6의 (e)의 공정에서는, 상기 트렌치(11TA, 11TB)의 형성에 따라 상기 폴리실리콘 게이트 전극(13P)의 상부도 에칭 제거됨을 알 수 있다. 또한, 상기 CVD 산화막(15)의 퇴적도 플라즈마 CVD법에 의해 600℃ 이하의 온도에서 행하는 것이 바람직하다.
또한, 도 6의 (f)의 공정에서는, 이렇게 하여 형성된 트렌치(11TA, 11TB)를 충전하도록, 상기 도 3의 (d)의 공정과 동일하게, 상기 SiGe 혼정층(14A, 14B)을 에피택셜 성장시킨다. 그 때, 상기 소자 영역(11A)은 상기 CVD 산화막(15)에 의해 덮여 있기 때문에, SiGe 혼정층의 성장은 생기지 않는다. 또한, 상기 SiGe 혼정층(14A, 14B)의 성장과 동시에, 상기 폴리실리콘 게이트 전극(13P) 위에도 다결정 SiGe층(14C)이 성장한다.
또한, 도 6의 (f)의 공정에서, 상기 CVD 산화막(15)을 습식 에칭에 의해 제거하여, 노출된 n형 소스/드레인 영역(11SN, 11DN), p형 소스/드레인 영역(11SP, 11DP), 또한 n형 폴리실리콘 게이트 전극(13N), p형 폴리실리콘 게이트 전극(13P) 위에 실리사이드층(16)을 형성한다.
본 실시예에 의하면, SiGe 혼정층 영역(14A, 14B)의 형성이 실리사이드 형성 프로세스의 직전에 실행되고, SiGe 혼정층 영역(14A, 14B)이 형성된 후에, 예를 들어 도 3의 (e)와 같은 측벽절연막 형성 공정이 포함되지 않기 때문에, SiGe 혼정층(14A, 14B)이 이러한 측벽절연막 형성 공정 시에 사용되는 건식 에칭 공정에서 생기는 하전 입자에 대하여 노출되지 않는다. 이 때문에, 이러한 하전 입자의 충돌에 의해 SiGe 혼정층(14A, 14B) 표면으로부터 방출된 Ge이 반도체 장치의 제조 라인을 오염시킬 우려가 없고, 다른 예를 들어 SiGe 혼정을 사용하지 않는 반도체 장치의 제조를 방해하지 않는다. 또한, 상기 SiGe 혼정층(14A, 14B)의 표면이 건식 에칭에서 사용되는 하전 입자에 노출되지 않기 때문에, 도 6의 (f)의 실리사이드 형성 공정에서도, SiGe 혼정층(14A, 14B)의 표면이 불규칙해져 실리사이드 형성이 곤란해지는 문제가 회피된다.
[제 3 실시예]
다음으로, 본 발명의 제 3 실시예에 의한 반도체 집적 회로 장치의 제조 공정을 도 7의 (a) 내지 도 8의 (f)를 참조하면서 설명한다. 다만, 도면 중 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여, 설명을 생략한다.
도 7의 (a) 내지 도 8의 (f)를 참조하면, 도 7의 (a)의 공정은 상술한 도 2의 (a) 또는 도 5의 (a)의 공정과 동일하므로 설명을 생략한다.
본 실시예에서는 도 7의 (b)의 공정에서 상술한 도 5의 (b)의 공정과 동일하게 상기 폴리실리콘 게이트 전극(13N, 13P)의 각각의 측벽면 위에 SiN 측벽절연막 (13WN)을 형성하지만, 도 7의 (b)의 공정에서는 이온 주입을 다시 행하지 않고, 도 7의 (c)의 공정으로 이행한다.
도 7의 (c)의 공정에서는, 상기 소자 영역(11A, 11B)에서 상기 폴리실리콘 게이트 전극(13N, 13P)의 각각을 덮는 SiN 또는 SiON 측벽절연막(13WN) 위에 도 3의 (e)의 공정과 동일한 공정에 의해 외측 측벽산화막(14W)을 형성하고, 또한 상기 소자 영역(11B)을 레지스트 마스크(도시 생략)로 덮으며, 상기 소자 영역(11A) 중에 상기 폴리실리콘 게이트 전극(13N), CVD 산화막(13O), 측벽절연막(13WN) 및 외측 측벽산화막(14W)을 마스크로 하여 P+이나 As+ 등의 n형 불순물 원소를 이온 주입하여, 상기 실리콘 기판(11) 중 상기 외측 측벽절연막(14W)의 외측에 상기 버퍼 소스/드레인 확산 영역(11SNb, 11DNb)과 동일한 n-형 확산 영역을 형성한다.
또한, 도 8의 (d)의 공정에서 상기 소자 영역(11A, 11B)에서 상기 외측 측벽산화막(14W)을 제거하고, 상기 소자 영역(11B)을 레지스트 마스크(도시 생략)로 덮으며, 상기 소자 영역(11A) 중에 P+이나 As+ 등의 n형 불순물 원소를 상기 폴리실리콘 게이트 전극(13N), 측벽산화막(13O) 및 측벽절연막(13WN)을 자기 정합 마스크로 하여 이온 주입하여, 상기 n형 소스/드레인 영역(11SN, 11DN)을 상기 소스/드레인 익스텐션 영역(11A, 11B)보다도 깊게, 그러나 상기 버퍼 소스/드레인 영역(11SNb, 11DNb)보다는 얕게 형성한다.
또한, 도 8의 (d)의 공정에서는, 상기 소자 영역(11A)을 레지스트 마스크(도시 생략)로 덮고, 상기 소자 영역(11B) 중에 B+를 예를 들어 3keV의 가속 전압 하, 1×1015㎝-2의 도스량으로 이온 주입하여, 상기 실리콘 기판(11) 중 상기 p형 소스/드레인 익스텐션 영역(11aP, 11bP)보다도 깊은 위치에 p형 소스/드레인 영역(11SP, 11DP)을 형성한다.
또한, 도 8의 (d)의 공정에서는, 이어서, 상기 소자 영역(11B)으로 10keV의 가속 전압 하, 1×1O13㎝-2의 도스량으로, B+를 이온 주입하여, 상기 p형 소스/드레인 영역(11SP, 11DP)보다도 깊은 위치에 p-형 버퍼 소스/드레인 영역(11SPb, 11DPb)을 형성한다.
또한, 도 8의 (e)의 공정에서, 상기 소자 영역(11A)을 상술한 도 6의 (e)의 공정에서의 CVD 산화막(15)과 동일한 산화막에 의해 덮고, 상기 소자 영역(11B)에서 상기 폴리실리콘 게이트 전극(13P), 측벽산화막(13O) 및 측벽절연막(13WN)을 마스크로 하여 도 2의 (c) 또는 도 6의 (e)의 공정과 동일하게 하여, 상기 게이트 전극(13P)의 양측에 트렌치(11TA, 11TB)를 형성한다. 이러한 트렌치 형성에 따라, 상기 p형 폴리실리콘 게이트 전극(13P)도 그 상부가 에칭된다.
또한, 도 8의 (f)의 공정에서, 상술한 도 3의 (d) 또는 도 6의 (f)의 공정과 동일하게 하여, 상기 트렌치(11TA, 11TB) 중에 SiGe 혼정층(14A, 14B)을 에피택셜 성장시킴으로써, 상기 게이트 전극(13P) 바로 아래의 채널 영역에 큰 일축성 압축 응력을 야기시킨다. 또한, 동시에 상기 p형 폴리실리콘 게이트 전극(13P) 위에는 p형 다결정 SiGe층(14C)이 성장한다.
또한, 도 8의 (f)의 공정에서는, 노출된 SiGe 혼정층(14A, 14B)의 표면 및 상기 폴리실리콘 SiGe층(14C) 위, 상기 n형 소스/드레인 영역(11SN, 11DN) 및 n형 폴리실리콘 게이트 전극(13N) 위에 실리사이드층(16)이 형성되어 있다.
도 7의 (a) 내지 도 8의 (f)의 공정에서도, 상기 SiGe 혼정층(14A, 14B)을 상기 폴리실리콘 게이트 전극(13P) 바로 아래의 채널 영역 근방에 형성하는 것이 가능해진다.
[제 4 실시예]
다음으로, 본 발명의 제 4 실시예에 의한 반도체 집적 회로 장치의 제조 방법에 대해서 도 9의 (a) 내지 도 11의 (i)를 참조하면서 설명한다. 다만, 도면 중 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여, 설명을 생략한다.
도 9의 (a)를 참조하면, 이 공정에서는 상기 소자 영역(11A)에서 폴리실리콘 게이트 전극(13N)이, 또한 소자 영역(11B)에서 폴리실리콘 게이트 전극(13P)이 각각 게이트 절연막(12)을 통하여 형성되어 있고, 도 9의 (b)의 공정에서, 상기 게이트 전극(13N, 13P)의 측벽면 위에 두께가 약 5㎚인 내측 측벽산화막(13WO)을 열산화 처리 및 이것에 연속되는 에치백 공정에 의해 형성한다.
상기 에치백 공정은 상기 실리콘 기판(11)의 표면이 노출되도록 실행되고, 또한 도 9의 (b)의 공정에서는, 상기 내측 측벽산화막(WO)을 덮도록 SiN막을 퇴적한 후, 에치백함으로써, SiN으로 이루어지는 내측 측벽질화막(13WNi)을 전형적으로는 5㎚의 두께로 형성한다. 상기 내측 측벽질화막(13WNi)을 형성하는 에치백 공정도 상기 실리콘 기판(11)의 표면이 노출될 때까지 실행된다.
또한, 도 9의 (b)의 공정에서는, 상기 소자 영역(11B)에서 B+ 등의 p형 불순물 원소를 이온 주입하여, p형 소스/드레인 익스텐션 영역(11aP, 11bP)을 형성한다.
다음으로, 도 9의 (c)의 공정에서, 상기 폴리실리콘 게이트 전극(13N, 13P)에서 상기 내측 측벽절연막(13WNi) 위에 측벽산화막(13Oi)을 더 형성하고, 소자 영역(11B)에서 상기 폴리실리콘 게이트 전극(13P), 내측 측벽산화막(13WO), 내측 측벽절연막(13WNi) 및 상기 측벽산화막(13Oi)을 자기 정합 마스크로 하여 B+ 등의 p형 불순물 원소를 이온 주입하여, p형 소스/드레인 영역(11SP, 11DP)을 형성한다.
다음으로, 도 10의 (d)의 공정에서, 상기 소자 영역(11A, 11B)에 있어서, 상기 폴리실리콘 게이트 전극(13N, 13P)의 각각에서 측벽산화막(13Oi) 위에 다른 측벽산화막(14Wi)을 형성하고, 상기 소자 영역(11A)에서는 상기 폴리실리콘 게이트 전극(13N), 내측 측벽산화막(13WO), 내측 측벽절연막(13WNi), 측벽산화막(13Oi), 및 상기 측벽산화막(14Wi)을 마스크로 하여 상술한 도 3의 (e)와 동일한 이온 주입을 행하여, n형 버퍼 소스/드레인 영역(11SNb, 11DNb)을 형성한다. 또한, 상기 소자 영역(11B)에서는 상기 폴리실리콘 게이트 전극(13P), 내측 측벽산화막(13WO), 내측 측벽절연막(13WNi), 측벽산화막(13Oi), 및 상기 측벽산화막(14Wi)을 마스크로 하여 상술한 도 2의 (b)와 동일한 이온 주입을 행하여, n형 버퍼 소스/드레인 영역(11SNb, 11DNb)을 형성한다.
또한, 도 10의 (e)의 공정에서, 상기 측벽산화막(14Wi, 12Oi)을 HF 처리에 의해 제거하여 상기 내측 측벽절연막(13WNi)을 노출시키고, 상기 소자 영역(11B)에 서 상기 폴리실리콘 게이트 전극(13P), 내측 측벽산화막(13WO) 및 내측 측벽절연막(13WNi)을 마스크로 하여 도 2의 (a)와 동일한 이온 주입을 행하여, 상기 p형 소스/드레인 익스텐션 영역(11aP, 11bP)을 형성한다.
또한, 도 10의 (e)의 공정에서는, 상기 폴리실리콘 게이트 전극(13N, 13P)의 각각에 대해서, 상기 내측 측벽절연막(13WNi) 위에 상술한 실시예에서의 측벽산화막(13O) 및 측벽질화막(13WN)에 대응하는 측벽산화막 및 측벽질화막을 형성한다.
또한, 도 10의 (f)의 공정에서, 도 10의 (e)의 구조를 CVD 산화막(15)으로 덮은 후, 레지스트 패턴(R3)을 마스크로 하여 상기 CVD 산화막을 상기 소자 영역(11B)으로부터 제거하고, 상술한 도 8의 (d) 내지 도 8의 (f)에 각각 대응하는 공정을 도 11의 (g) 내지 도 11의 (i)의 공정에서 실행함으로써, 상기 폴리실리콘 게이트 전극(13N, 13P)의 측벽절연막 구조를 제외하면 도 8의 (f)의 구조와 동일한 구조가 도 11의 (i)의 공정에서 얻어진다.
상술한 실시예에서는 상기 폴리실리콘 게이트 전극(13N, 13P)의 측벽면을 덮는 CVD 산화막(13O)이 연속하여 상기 채널 영역의 양측에서 상기 실리콘 기판 표면도 덮는 구성으로 되었다. 그러나, 상기 구성에서는 예를 들어 도 2의 (c) 또는 도 6의 (e), 도 8의 (e)의 트렌치(11TA, 11TB) 형성 후에 실시되는 HF 에칭 처리 등 HF를 사용한 처리를 행한 경우, 상기 CVD 산화막(13O)이 상기 실리콘 기판(11) 위의 채널 영역 근방에서 HF에 의해 에칭될 가능성이 있어, 이러한 에칭을 회피하기 위해서는, 에칭 조건을 제어할 필요가 있다.
이것에 대하여, 본 실시예의 구성에 의하면, 상기 폴리실리콘 게이트 전극 (13P(및 13N))의 측벽산화막(13WO) 외측에 실리콘 기판(11)의 표면에 도달하도록 내측 측벽절연막(13WNi)이 형성되어 있기 때문에, HF 처리를 포함하는 공정이 반복적으로 실행되어도, HF가 게이트 전극(13P 또는 13N) 바로 아래의 게이트 절연막(12) 또는 그 아래의 채널 영역에 침입하지 않고, 반도체 장치의 제조가 용이해지는 동시에, 제조 수율도 향상된다. 상기 내측 측벽절연막(13WNi)은 단순히 HF의 침입을 저지하기 위해 설치되는 것이기 때문에, 실질적인 두께는 필요 없으며, 예를 들어 5㎚ 정도로 충분하다. 이 경우, 상기 SiGe 혼정층(14A, 14B)과 채널 영역 사이의 거리는 다소 증대하지만, 상기 내측 측벽절연막(13WNi)의 막 두께를 최소한으로 억제함으로써, 상기 SiGe 혼정층(14A, 14B)이 상기 채널 영역에 미치는 일축성 압축 응력의 크기 저감은 최소한으로 억제된다.
[제 5 실시예]
다음으로, 본 발명의 제 5 실시예에 대해서 도 12의 (a) 내지 도 14의 (h)를 참조하면서 설명한다. 다만, 도면 중 앞서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하여, 설명을 생략한다.
도 12의 (a)를 참조하면, 상기 실리콘 기판(11) 위에는 상기 소자 영역(11A) 중에 n형 폴리실리콘 게이트 전극(13N)이, 또한 상기 소자 영역(11B) 중에 p형 폴리실리콘 게이트 전극(13P)이 각각 SiON 등으로 이루어지는 게이트 절연막(12)을 통하여 형성되어 있고, 도 12의 (b)의 공정에서, 상기 폴리실리콘 게이트 전극(13N) 및 폴리실리콘 게이트 전극(13P) 위에 측벽산화막(SW1)이 형성된다.
또한, 상기 도 12의 (b)의 공정에서는, 상기 폴리실리콘 게이트 전극(13N) 및 상기 측벽산화막(SW1)을 마스크로 하여 상기 소자 영역(11A) 중에 n형 불순물 원소가 상술한 도 2의 (b)의 공정과 동일하게 이온 주입되어, 상기 실리콘 기판(11) 중에는 n형 소스/드레인 확산 영역(11SN, 11DN)이 형성된다.
또한, 상기 도 12의 (b)의 공정에서는, 상기 폴리실리콘 게이트 전극(13P) 및 상기 측벽산화막(SW1)을 마스크로 하여 상기 소자 영역(11B) 중에 p형 불순물 원소가 상술한 도 2의 (b)의 공정과 동일하게 이온 주입되어, p형 소스/드레인 익스텐션 영역(11aP, 11bP), 및 p형 소스/드레인 영역(11SP, 11DP)이 형성된다.
또한, 도 12의 (c)의 공정에서, 상기 폴리실리콘 게이트 전극(13N, 13P)의 각각에서 상기 측벽산화막(SW1) 위에 측벽산화막(SW2)이 형성되고, 또한 상기 도 12의 (c)의 공정에서는, 상기 소자 영역(11A)에서 상기 폴리실리콘 게이트 전극(13N) 및 측벽산화막(SW1, SW2)을 마스크로 하여 n형 불순물 원소를 도 2의 (c)의 공정과 동일하게 하여 이온 주입함으로써, n-형 버퍼 소스/드레인 확산 영역(11SNb, 11DNb)을 보다 깊은 위치에 형성한다.
또한, 도 12의 (c)의 공정에서는, 상기 소자 영역(11B)에서 상기 폴리실리콘 게이트 전극(13P) 및 측벽산화막(SW1, SW2)을 마스크로 하여 p형 불순물 원소를 도 2의 (b)의 공정과 동일하게 하여 이온 주입함으로써, p-형 버퍼 소스/드레인 확산 영역(11SPb, 11DPb)을 보다 깊은 위치에 형성한다.
다음으로, 도 13의 (d)의 공정에서, 상기 측벽산화막(SW1, SW2)을 상기 폴리실리콘 게이트 전극(13N, 13P)의 측벽면으로부터 HF 처리에 의해 제거하고, 새롭게 CVD 산화막(13O)을 형성한 후, SiN으로 이루어지는 측벽절연막(13WN)을 CVD 프로세스 및 에치백 공정에 의해 상기 실리콘 기판(11)의 표면이 소자 영역(11A, 11B)에서 노출되도록 형성한다.
다음으로, 도 13의 (e)의 공정에서, 도 13의 (d)의 구조 위에 CVD 산화막(15)을 형성하고, 다시 이것을 상기 소자 영역(11A)에 형성한 레지스트 패턴(R4)을 마스크로 하여 상기 소자 영역(11B)으로부터 제거하며, 또한 도 13의 (f)의 공정에서, 상기 소자 영역(11B)에 잔류되어 있는 CVD 산화막(15)을 마스크로 하여, 또한 상기 폴리실리콘 게이트 전극(13P) 및 측벽절연막(13O, 13WN)을 자기 정합 마스크로 하여 상기 소자 영역(11B)에 트렌치(11TA, 11TB)를 게이트 측벽절연막의 구조를 제외하면 상술한 도 11의 (g)의 공정과 동일하게 하여 형성한다.
또한, 도 14의 (g) 및 도 14의 (h)의 공정을 상술한 도 11의 (h) 및 도 11의 (i)의 공정과 동일하게 하여 실행함으로써, 측벽절연막의 구조를 제외하여, 도 11의 (i)와 동일한 구조를 갖는 반도체 장치가 도 14의 (h)의 공정에서 얻어진다.
[제 6 실시예]
그런데, 상술한 각 실시예에서는, 폴리실리콘 게이트 전극(13N 또는 13P)에 SiN 측벽절연막(13WN)을 형성할 경우, 폴리실리콘 게이트 전극과 SiN 측벽절연막 사이의 계면 특성을 개선하기 위해, 상기 폴리실리콘 게이트 전극(13N 또는 13P)과 SiN 측벽절연막(13WN) 사이에 막 두께가 10㎚ 정도인 CVD 산화막(13O)이 형성되어 있다. 이러한 CVD 산화막(13O)은, 상기 폴리실리콘 게이트 전극(13P)의 측벽면을 따라 연장되는 부분은 상기 폴리실리콘 게이트 전극(13P)의 상부에서 노출된다. 또한, 상기 CVD 산화막(13O)은 상기 SiN 측벽절연막(13WN)과 실리콘 기판(11) 표면의 사이에서 연속적으로 연장되고, 상기 SiN 측벽절연막(13WN)의 측벽면 하부에서 노출된다.
한편, 이러한 CVD 산화막(13O)은, 예를 들어 상술한 도 2의 (c)의 공정 등에서, 상기 트렌치(11TA, 11TB)의 형성 시에, 상기 트렌치 측벽면의 클리닝을 위해 HF 처리가 실시되면, 도 15에 나타낸 바와 같이 침식되어, 상기 노출부에서 깊은 슬릿이 형성될 우려가 있다. 이러한 슬릿은 상기 도 2의 (c)의 트렌치 형성 시뿐만 아니라, 예를 들어 도 8의 (d)의 공정과 같이 외측 측벽절연막(14W)을 HF 처리에 의해 제거하는 경우에도 형성된다. 도 8의 (d)의 예에서는, 이러한 슬릿은 p채널 MOS 트랜지스터뿐만 아니라 n채널 MOS 트랜지스터에서도 생김을 알 수 있다.
특히 이러한 실리콘 기판(11) 가운데로의 트렌치 형성에서는, 상기 폴리실리콘 게이트 전극(13P)도 상부가 에칭 제거되기 때문에, 상기 CVD 산화막(13O)은 큰 면적에 걸쳐 노출되고, 이러한 노출 부분이 HF 처리 시에 에칭을 받는다.
이러한 CVD 산화막(13O)의 에칭 결과, 게이트 전극의 측벽면 및 저면에는 깊은 슬릿이 형성되지만, 이러한 슬릿은 그 후의 공정에서 불순물을 축적하는 보이드를 형성하거나 결함을 형성할 우려가 있다.
그래서, 본 발명의 제 6 실시예에서는, 도 16에 나타낸 바와 같이, 이러한 트렌치 형성 공정에 앞서, 상기 CVD 산화막(13O) 중 이러한 HF 처리에 의해 침식이 생기는 노출 부분을 실제적인 반도체 장치 제조 프로세스 중에서의 HF 처리에 앞서, 제어된 HF 처리를 행하고, 또한 이렇게 하여 형성된 슬릿을 HF에 대하여 내성 을 갖는 층(13Wn)에 의해 충전한다.
도 17의 (a) 내지 도 17의 (d)는, 이러한 HF 처리에 앞서, 상기 CVD 산화막(13O) 중 HF 처리에 의해 침식되는 부분을 HF에 대하여 내성을 갖는 막(13Wn)에 의해 충전하는 공정을 나타낸다. 도 17의 (a) 내지 도 17의 (d)의 설명은 p채널 MOS 트랜지스터에 대한 것이지만, 동일한 공정을 동시에 n채널 MOS 트랜지스터에 대해서도 행할 수 있다.
도 17의 (a) 내지 도 17의 (d)를 참조하면, 도 17의 (a)는 예를 들어 도 2의 (b) 또는 도 5의 (b), 도 7의 (c)의 공정에서 상기 폴리실리콘 게이트 전극(13P)의 측벽면에 CVD 산화막(13O)을 통하여 SiN 측벽절연막(13WN)이 형성된 상태에 대응하고 있으며, 도 17의 (b)의 공정에서, 다음 공정 예를 들어 도 2의 (c)의 공정으로 이행하기 전에, 도 17의 (b)의 구조를 HF 중에서 처리하여 상기 CVD 산화막(13O) 중에 슬릿(13Os)을 형성한다.
이 슬릿(13Os)은, 그 후의 트렌치 형성 공정에서 폴리실리콘 게이트 전극(13P) 중에 생기는 에칭의 깊이를 감안하여, 상기 에칭 깊이와 적어도 동일해지도록 예를 들어 20∼30㎚의 깊이로 형성된다.
다음으로, 도 17의 (c)의 공정에서, 도 17의 (b)의 구조 위에 유기 실리콘 원료와 암모니아를 원료로 한 CVD법에 의해 SiN막(18N)을 상기 슬릿(13Os)을 충전하도록 퇴적한다.
예를 들어 0.1∼1000㎩의 압력 하, 특히 바람직하게는 5∼100㎩의 압력 하, 300∼700℃, 특히 450∼650℃의 기판 온도에서, 상기 유기 실리콘 원료로서 비스터 셔리부틸아미노실란(BTBAS)을 20∼400SCCM, 특히 80∼200SCCM의 유량으로 공급하고, 또한 암모니아 가스를 10∼2000SCCM, 특히 30∼500SCCM의 유량으로 공급하여 상기 실리콘 기판(11) 위에 SiN막(18N)을 5㎚ 이하의 두께로 형성함으로써, 상기 슬릿(13Os)을 도 16의 막(13Wn)에 대응하여 SiN막(18N)으로 충전할 수 있다.
또한, 도 17의 (c)의 공정에서는, 상기 측벽절연막(13W) 위에 산화막(14)이 퇴적되어 있고, 도 17의 (d)의 공정에서 상기 산화막(14)을 그 아래의 SiN막(18N)까지 포함시켜 상기 실리콘 기판(11)이 노출될 때까지 에치백함으로써, 상기 SiN 측벽절연막(13W) 위에 측벽산화막(14W)이 형성된다.
또한, 도 17의 (c)의 공정을 0.1∼3000㎩의 압력 하, 특히 바람직하게는 5∼300㎩의 압력 하, 300∼650℃, 특히 450∼580℃의 기판 온도에서, 상기 유기 실리콘 원료로서 상기 BTBAS를 20∼400SCCM, 바람직하게는 80∼200SCCM의 유량으로 공급하고, 또한 N2O 가스를 10∼5000SCCM, 바람직하게는 30∼1000SCCM의 유량으로 공급함으로써, 상기 SiN막(18N) 대신에 SiON막을 형성하는 것도 가능하다. 상기 HF 내성층(13Wn)으로서 SiON막을 사용함으로써, 실리콘 기판(11) 또는 폴리실리콘 게이트 전극에 대한 계면 특성을 향상시키는 것이 가능해진다.
또한, 도 17의 (c)의 공정에서, 상기 HF 내성막(18N)으로서 SiN막을 사용한 경우, 폴리실리콘 게이트 전극(13P)과 SiN막이 게이트 전극(13P)의 상부에서 접하게 되지만, 이 부분에는 나중에 실리사이드가 형성되기 때문에, 특별히 문제는 발생하지 않는다.
도 17의 (d)의 공정 후, 예를 들어 도 2의 (d), 도 6의 (e), 도 8의 (e), 도 11의 (g) 또는 도 13의 (e) 이하의 공정이 실행된다.
특히 도 2의 (c)의 공정에 대응하여, 도 17의 (c) 및 도 17의 (d)의 공정을 도 18의 (a) 및 도 18의 (b)와 같이 변형하는 것도 가능하다.
도 18의 (a)의 공정에서는, 도 17의 (c)에서의 CVD 산화막(14) 형성이 생략되고, 그 결과, 도 18의 (b)의 에치백 공정에서 상기 실리콘 기판(11) 표면에 얇게 퇴적된 SiN막(18N)이 제거된다.
이러한 HF 내성막(13Wn)은 상기 p채널 MOS 트랜지스터뿐만 아니라 n채널 MOS 트랜지스터에도 형성되고, 그 결과, 예를 들어 상기 도 2의 (b)의 공정 후, 도 2의 (c)의 공정 개시 전에 실리콘 기판(11) 위에는 도 19에 나타낸 구조가 형성된다.
또한, 본 실시예에 있어서, 상기 도 17의 (c)의 공정은, 스텝 커버리지가 우수한 원자층 CVD법에 의해 SiN막 또는 SiON막을 일 원자층씩 적층함으로써 실행하는 것도 가능하다.
이상 본 발명의 바람직한 실시예에 대해서 설명했지만, 본 발명은 이러한 특정 실시예에 한정되지 않아, 특허청구범위에 기재된 요지 내에서 다양한 변형 및 변경이 가능하다.
(부기 1)
소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과,
상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,
상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,
상기 n채널 MOS 트랜지스터는,
제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,
상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,
상기 p채널 MOS 트랜지스터는,
제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,
상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,
상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전하도록 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며,
상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고,
상기 제 1 소자 영역 중에서의 상기 n형 소스 확산 영역과 상기 n형 드레인 확산 영역 사이의 거리는, 상기 제 2 소자 영역 중에서의 상기 p형 소스 확산 영역과 상기 p형 드레인 확산 영역 사이의 거리보다도, 상기 각각의 확산 영역의 하단부에서 비교한 경우, 큰 것을 특징으로 하는 반도체 집적 회로 장치.
(부기 2)
상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 각각 제 1 및 제 2의 서로 다른 구조를 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 집적 회로 장치.
(부기 3)
상기 제 1 측벽절연막은 HF에 의해 침식되는 제 1 재료에 의해 그 표면이 형성되고, 상기 제 2 측벽절연막은 HF에 대하여 내성을 갖는 제 2 재료에 의해 그 표면이 형성되는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 집적 회로 장치.
(부기 4)
상기 제 1 측벽절연막은, 상기 제 2 측벽절연막과 동일한 구성의 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성된, 상기 제 1 재료로 이루어지는 상측 측벽절연막으로 이루어지는 것을 특징으로 하는 부기 3에 기재된 반도체 집적 회로 장치.
(부기 5)
상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 동일한 구성을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 집적 회로 장치.
(부기 6)
상기 제 1 및 제 2 측벽절연막의 상기 제 1 및 제 2 표면은 HF에 대하여 내성을 갖는 재료에 의해 형성되는 것을 특징으로 하는 부기 5에 기재된 반도체 집적 회로 장치.
(부기 7)
상기 제 1 및 제 2 게이트 전극의 측벽면은 CVD 산화막에 의해 덮여 있으며, 상기 제 1 측벽절연막은 상기 제 1 게이트 전극 위에 상기 CVD 산화막을 통하여 형성되어 있고, 상기 제 2 측벽절연막은 상기 제 2 게이트 전극 위에 상기 CVD 산화막을 통하여 형성되어 있는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 8)
상기 제 1 및 제 2 SiGe 혼정층의 각각은 Ge을 원자 농도 20%를 초과하여 함유하는 것을 특징으로 하는 부기 1 내지 7 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 9)
상기 제 1 및 제 2 SiGe 혼정층의 각각은 상기 실리콘 기판 표면을 초과하여 형성된 것을 특징으로 하는 부기 1 내지 8 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 10)
상기 제 1 및 제 2 SiGe 혼정층의 각각은, 적어도 상기 게이트 절연막 바로 아래의 채널 영역에 면하는 측의 측벽면이 복수의 평탄한 파셋(facet)에 의해 획성되어 있는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 11)
소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과,
상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,
상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,
상기 n채널 MOS 트랜지스터는,
제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,
상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,
상기 p채널 MOS 트랜지스터는,
제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,
상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,
상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전하도록 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며,
상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고,
상기 제 1 및 제 2 측벽절연막의 각각은, 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성되어 HF에 의해 침식되는 재료로 이루어지는 중간 측벽절연막과, 상기 중간 측벽절연막 위에 형 성되어 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 상측 측벽절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
(부기 12)
소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 자기 정합 마스크로 하여 p형 불순물 원소의 이온 주입을 행하고, 상기 실리콘 기판 중 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 1 측벽절연막에 대하여 에칭 선택성을 갖는 제 2 측벽절연막을 형성하는 공정과,
상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막을 자기 정합 마스크로 하여 n형 불순물 원소를 이온 주입하고, 상기 제 1 소자 영역 중 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 1 소자 영역을 덮도록, 또한 상기 제 2 소자 영역을 노출시키도록 마스크 절연막을 형성하는 공정과,
상기 마스크 절연막을 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극 패턴의 양측에 상기 제 1 측벽절연막에 의해 이격시켜 제 1 및 제 2 트렌치를 형성하는 공정과,
상기 제 1 및 제 2 트렌치를 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 1 및 제 2 트렌치 중에 p형 SiGe 혼정층을 에피택셜 성장시켜 상기 p형 SiGe 혼정층 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 13)
상기 실리콘 기판을 에칭하는 공정은, 상기 제 1 및 제 2 트렌치의 표면을 HF 또는 유기 알칼리계의 에칭제에 의해 처리하는 공정, 등방성 건식 에칭 또는 상기 습식 에칭과 건식 에칭의 적절한 조합에 의해 처리하는 공정을 포함하는 것을 특징으로 하는 부기 12에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 14)
상기 제 1 게이트 전극 패턴 위의 상기 제 2 측벽절연막은, 상기 p형 SiGe 혼정층 영역의 형성 공정 후, 상기 절연막을 에치백함으로써 형성된 것인 것을 특징으로 하는 부기 12 또는 13에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 15)
상기 제 1 소자 영역 중에 상기 n형 소스 영역 및 드레인 영역을 형성하는 공정은, 상기 n형 불순물 원소를 제 1 가속 전압 및 제 1 도스량으로 이온 주입하는 공정을 포함하고,
또한, 상기 제 2 소자 영역 중에 상기 p형 소스 영역 및 드레인 영역을 형성하는 공정과 동시에 실행되는, 상기 제 1 소자 영역 중에 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 자기 정합 마스크로 하여 상기 n형 불순물 원소를 상기 제 1 가속 전압보다도 큰 제 2 가속 전압에서, 상기 제 1 도스량보다도 작은 제 2 도스량으로 이온 주입하는 공정을 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 16)
상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 2 측벽절연막을 형성하는 공정은, 동시에 상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에도 동시에 상기 제 2 측벽절연막을 형성하는 공정을 포함하고,
상기 제 2 소자 영역 중에서 상기 p형 소스 및 드레인 영역을 형성하는 공정 은, 상기 제 1 소자 영역 중에서 상기 n형 소스 및 드레인 영역을 형성하는 공정 후, 상기 제 2 게이트 전극 패턴 위의 상기 제 2 측벽절연막을 제거한 상태에서 실행되는 것을 특징으로 하는 부기 12 또는 13에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 17)
상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 2 측벽절연막을 형성하는 공정은, 동시에 상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에도 동시에 상기 제 2 측벽절연막을 형성하는 공정을 포함하고,
상기 제 2 소자 영역 중에서 상기 p형 소스 및 드레인 영역을 형성하는 공정은, 상기 제 2 게이트 전극 패턴 위에 상기 제 2 측벽절연막을 형성하기 전에 실행되는 것을 특징으로 하는 부기 16에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 18)
상기 제 2 소자 영역 중에서 상기 p형 소스 및 드레인 영역을 형성하는 공정은, 상기 p형 불순물 원소를 제 1 가속 전압 및 제 1 도스량으로 이온 주입하는 공정과, 상기 p형 불순물 원소를 보다 큰 제 2 가속 전압 및 보다 작은 제 2 도스량으로 이온 주입하는 공정을 포함하는 것을 특징으로 하는 부기 17에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 19)
상기 SiGe 혼정층 영역의 형성 공정 후, 상기 마스크 절연막은 습식 에칭에 의해 제거되는 것을 특징으로 하는 부기 16 내지 18 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 20)
또한, 상기 제 1 소자 영역에, 상기 제 1 측벽절연막의 형성 공정보다도 전에, 상기 제 1 게이트 전극을 마스크로 하여 n형 불순물 원소를 이온 주입하여, 상기 실리콘 기판 중 상기 제 1 게이트 전극의 양측에 상기 제 1 게이트 전극의 에지부에 대응하여 n형 소스 및 드레인 익스텐션 영역을 형성하는 공정과,
상기 제 2 소자 영역에, 상기 제 1 측벽절연막의 형성 공정보다도 전에, 상기 제 2 게이트 전극을 마스크로 하여 p형 불순물 원소를 이온 주입하여, 상기 실리콘 기판 중 상기 제 2 게이트 전극의 양측에 상기 제 2 게이트 전극의 에지부에 대응하여 p형 소스 및 드레인 익스텐션 영역을 형성하는 공정을 포함하고, 상기 n형 소스 및 드레인 익스텐션 영역의 형성 공정과 상기 p형 소스 및 드레인 익스텐션 영역의 형성 공정은 동시에 실행되는 것을 특징으로 하는 부기 12 내지 19 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 21)
소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 CVD 산화막을 통하여 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 2 재료에 의해 제 2 측벽절연막을 형성하는 공정과,
상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 3 재료에 의해 제 3 측벽절연막을 형성하는 공정과,
상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 2 및 제 3 측벽절연막을 HF를 사용한 에칭에 의해 제거하는 공정과,
또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 4 측벽절연막을 형성하는 공정과,
상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 1 및 제 4 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,
상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 22)
소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 제 2 측벽절연막을 형성하는 공정과,
상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 1 및 제 2 측벽절연막을 에칭에 의해 제거하는 공정과,
또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 3 측벽절연막을 형성하는 공정과,
상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 3 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,
상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
(부기 23)
상기 제 2 게이트 전극의 각각의 측벽면 위에는, 상기 측벽면에 대향하는 상기 제 2 측벽절연막과의 사이에 산화막이 상기 측벽절연막의 저부(底部)에서 상기 측벽절연막과 상기 실리콘 기판 사이에서 연장되도록 제 1 단부로부터 제 2 단부까지 연속적으로 형성되어 있으며,
상기 산화막의 상기 제 1 단부는 상기 제 2 게이트 전극과 상기 제 2 측벽산화막 사이에서 상기 제 2 게이트 전극의 상면으로부터 후퇴한 위치에 형성되어 있고, 상기 산화막의 상기 제 2 단부는 상기 제 2 측벽절연막의 측벽면으로부터 후퇴한 위치에 형성되어 있으며,
상기 제 2 게이트 전극과 상기 제 2 측벽절연막 사이에는, 상기 제 2 게이트 전극의 상면으로부터 상기 산화막의 상기 제 1 단면까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 1 막 영역이 형성되어 있고,
상기 실리콘 기판과 상기 제 2 측벽절연막 사이에는, 상기 제 2 측벽절연막의 측벽면으로부터 상기 산화막의 상기 제 2 단면까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 2 막 영역이 형성되어 있는 것을 특징으로 하는 부기 1 내지 11 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 24)
상기 제 1 단면은 상기 제 2 게이트 전극의 상면으로부터 상기 SiGe 혼정층 영역의 상기 실리콘 기판 표면으로부터 측정한 깊이에 대응하는 거리를 초과하여 후퇴하고 있는 것을 특징으로 하는 부기 23에 기재된 반도체 집적 회로 장치.
(부기 25)
상기 제 1 단면은 상기 제 2 게이트 전극의 상면으로부터 20∼30㎚의 거리만큼 후퇴하고 있는 것을 특징으로 하는 부기 23 또는 24에 기재된 반도체 집적 회로 장치.
(부기 26)
상기 HF에 대하여 내성을 갖는 재료는 SiN 또는 SiON인 것을 특징으로 하는 부기 23 내지 25 중 어느 하나에 기재된 반도체 집적 회로 장치.
(부기 27)
상기 제 1 및 제 2 측벽절연막을 형성하는 공정은, 상기 제 1 및 제 2 측벽절연막을 형성하기 전에, 상기 제 1 및 제 2 게이트 전극 표면에 산화막을 상기 산화막이 상기 제 1 및 제 2 게이트 전극의 각각의 측벽면, 상기 제 1 및 제 2 게이트 전극이 형성되어 있는 실리콘 기판의 표면 부분을 연속하여 덮도록 형성하는 공정을 포함하고,
상기 제 1 및 제 2 측벽절연막의 형성의 후, 상기 산화막을 HF 중에서 습식 에칭하고, 상기 제 1 게이트 전극에서, 상기 제 1 게이트 전극의 측벽면과 상기 제 1 측벽절연막 사이, 및 상기 제 1 측벽절연막과 그 아래의 실리콘 기판 부분 사이에 제 1 슬릿을, 또한 상기 제 2 게이트 전극에서, 상기 제 2 게이트 전극의 측벽면과 상기 제 2 측벽절연막 사이, 및 상기 제 2 측벽절연막과 그 아래의 실리콘 기판 부분 사이에 제 2 슬릿을 형성하는 공정과,
상기 제 1 및 제 2 슬릿을 HF에 대하여 내성을 갖는 절연막에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 부기 12 내지 22 중 어느 하나에 기재된 반도체 집적 회로 장치의 제조 방법.
(부기 28)
상기 제 1 및 제 2 슬릿을 충전하는 공정은 CVD법 또는 원자층 CVD법에 의해 실행되는 것을 특징으로 하는 부기 27에 기재된 반도체 집적 회로 장치의 제조 방법.
본 발명에 의하면, p채널 MOS 트랜지스터의 채널 영역 양측의 트렌치를 충전하도록 형성되고, 상기 채널 영역에 일축성 압축 응력을 인가하는 p형 SiGe 혼정층을 상기 채널 영역에 근접하여 형성함으로써, 상기 채널 영역에 인가되는 일축성 압축 응력의 값을 증대시키는 동시에, 동일한 실리콘 기판 위에 형성된 n채널 MOS 트랜지스터에서, 실리콘 기판 중의 깊은 소스 및 드레인 확산 영역 사이에 충분한 거리를 확보할 수 있고, 그 결과, 상기 n채널 MOS 트랜지스터의 소스와 드레인 사이에서의 누설을 억제하는 것이 가능해진다.
특히 이러한 트렌치를 SiGe 혼정층으로 충전함으로써 채널 영역에 인가되는 일축성 압축 응력을 발생시키는 p채널 MOS 트랜지스터에서는, 이러한 SiGe 혼정층으로서 높은 결정 품질의 막이 요구되지만, 이러한 높은 결정 품질의 SiGe 혼정층을 형성하고자 하면, 상기 트렌치가 가능한 한 상기 채널 영역에 근접하도록 자기 정합(自己 整合) 프로세스를 사용하여 트렌치를 형성할 뿐만 아니라, 또한 상기 SiGe 혼정층의 에피택셜 성장에 앞서, 상기 트렌치의 표면을 HF 에칭제를 사용하여 클리닝하고, SiGe의 결정 성장을 방해하는 산화물이나 그 이외의 불순물을 제거하는 공정이 필요 불가결해진다. 본 발명에서는 이러한 과제를 상기 p채널 MOS 트랜지스터의 게이트 전극 측벽절연막에 HF에 대하여 내성을 갖는 재료를 사용함으로써 해결하고, 또한 n채널 MOS 트랜지스터에서는 게이트 전극 측벽절연막의 두께를 증대시킴으로써, 실리콘 기판 중에서의 깊은 소스/드레인 확산 영역 사이의 거리를 확보하여, 이러한 부분에서의 누설 전류 발생을 억제한다.
또한, 본 발명은 상기 제 1 및 제 2 측벽절연막의 각각을, 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성되어 HF에 의해 침식되는 재료로 이루어지는 중간 측벽절연막과, 상기 중간 측벽절연막 위에 형성되어 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 상측 측벽절연막으로 구성함으로써, HF에 대하여 내성을 갖는 제 1 및 제 2 게이트 전극 위에 HF에 대하여 내성을 갖는 하측 측벽절연막을 설치함으로써, 상기 제 1 및 제 2 게이트 전극의 표면을 덮도록 형성된 CVD 산화막의 HF에 의한 침식을 억제할 수 있어, 반도체 집적 회로 장치의 전기 특성을 향상시킬 수 있다.
특히 본 발명에서는, p채널 MOS 트랜지스터 및 n채널 MOS 트랜지스터의 모두에 있어서, 각각의 게이트 전극과 대응하는 HF 내성을 갖는 측벽절연막 사이, 및 상기 측벽절연막과 실리콘 기판 사이에 계면 특성을 향상시키기 위해 CVD 산화막 등 HF에 의해 침식되는 막을 개재시키는 것이 바람직하지만, 이러한 막이 상기 트렌치 형성 시에 실행되는 HF에 의한 클리닝 처리에 의해 침식되는 문제를 회피하기 위해, 본 발명에서는 이러한 상기 측벽절연막을 각각의 게이트 전극 위에 상기 HF에 의해 침식되는 막을 통하여 형성한 후, 얻어진 구조를 HF 중에서 처리하고, 상기 HF에 의해 침식되는 막 중 게이트 전극 상면 및 측벽절연막의 측벽면에 노출되어 있는 부분을 미리 에칭하여 깊은 슬릿을 형성한다. 또한, 이러한 슬릿을 HF에 대하여 내성을 갖는 막에 의해 충전함으로써, 그 후의 트렌치 형성 시에 HF 처리를 행하여도, 에칭에 의해 이러한 깊은 슬릿이 형성되지 않는 구조를 실현한다.

Claims (10)

  1. 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성(劃成)된 실리콘 기판과,
    상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,
    상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,
    상기 n채널 MOS 트랜지스터는,
    제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,
    상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,
    상기 p채널 MOS 트랜지스터는,
    제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,
    상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,
    상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치(trench)를 충전(充塡)하도록, 상기 실리콘 기판에 대하여 에피택셜(epitaxial)로 형성된 제 1 및 제 2 SiGe 혼정층(混晶層) 영역을 포함하며,
    상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합(自己 整合)하는 위치 관계로 형성되어 있고,
    상기 제 1 소자 영역 중에서의 상기 n형 소스 확산 영역과 상기 n형 드레인 확산 영역 사이의 거리는, 상기 제 2 소자 영역 중에서의 상기 p형 소스 확산 영역과 상기 p형 드레인 확산 영역 사이의 거리보다도, 상기 각각의 확산 영역의 하단부에서 비교한 경우, 큰 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 각각 제 1 및 제 2의 서로 다른 구조를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 측벽절연막은 HF에 의해 침식되는 제 1 재료에 의해 그 표면이 형성되고, 상기 제 2 측벽절연막은 HF에 대하여 내성을 갖는 제 2 재료에 의해 그 표면이 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 1 항에 있어서,
    상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 동일한 구성을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과,
    상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,
    상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,
    상기 n채널 MOS 트랜지스터는,
    제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,
    상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,
    상기 p채널 MOS 트랜지스터는,
    제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,
    상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,
    상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전하도록, 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며,
    상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고,
    상기 제 1 및 제 2 측벽절연막의 각각은, 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성되어 HF에 의 해 침식되는 재료로 이루어지는 중간 측벽절연막과, 상기 중간 측벽절연막 위에 형성되어 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 상측 측벽절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
    상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 자기 정합 마스크로 하여 p형 불순물 원소의 이온 주입을 행하고, 상기 실리콘 기판 중 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 1 측벽절연막에 대하여 에칭 선택성을 갖는 제 2 측벽절 연막을 형성하는 공정과,
    상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막을 자기 정합 마스크로 하여 n형 불순물 원소를 이온 주입하고, 상기 제 1 소자 영역 중 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 1 소자 영역을 덮도록, 또한 상기 제 2 소자 영역을 노출시키도록 마스크 절연막을 형성하는 공정과,
    상기 마스크 절연막을 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극 패턴의 양측에, 상기 제 1 측벽절연막에 의해 이격시켜 제 1 및 제 2 트렌치를 형성하는 공정과,
    상기 제 1 및 제 2 트렌치를 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 1 및 제 2 트렌치 중에 p형 SiGe 혼정층을 에피택셜 성장시켜 상기 p형 SiGe 혼정층 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 실리콘 기판을 에칭하는 공정은, 상기 제 1 및 제 2 트렌치의 표면을 HF 또는 유기 알칼리계의 에칭제에 의해 처리하는 공정, 등방성 건식 에칭 또는 상 기 습식 에칭과 건식 에칭의 적절한 조합에 의해 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 CVD 산화막을 통하여 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 2 재료에 의해 제 2 측벽절연막을 형성하는 공정과,
    상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측 에 n형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 3 재료에 의해 제 3 측벽절연막을 형성하는 공정과,
    상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
    상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 2 및 제 3 측벽절연막을 HF를 사용한 에칭에 의해 제거하는 공정과,
    또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극 의 각각에 HF에 대하여 내성을 갖는 제 4 측벽절연막을 형성하는 공정과,
    상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 1 및 제 4 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,
    상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,
    상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중 에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 제 2 측벽절연막을 형성하는 공정과,
    상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
    상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,
    상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측 벽면으로부터 상기 제 1 및 제 2 측벽절연막을 에칭에 의해 제거하는 공정과,
    또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 3 측벽절연막을 형성하는 공정과,
    상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 3 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,
    상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 게이트 전극의 각각의 측벽면 위에는, 상기 측벽면에 대향하는 상기 제 2 측벽절연막과의 사이에 산화막이 상기 측벽절연막의 저부(底部)에서 상기 측벽절연막과 상기 실리콘 기판 사이에서 연장되도록 제 1 단부로부터 제 2 단부까지 연속적으로 형성되어 있으며,
    상기 산화막의 상기 제 1 단부는 상기 제 2 게이트 전극과 상기 제 2 측벽산화막 사이에서 상기 제 2 게이트 전극의 상면으로부터 후퇴한 위치에 형성되어 있고, 상기 산화막의 상기 제 2 단부는 상기 제 2 측벽절연막의 측벽면으로부터 후퇴한 위치에 형성되어 있으며,
    상기 제 2 게이트 전극과 상기 제 2 측벽절연막 사이에는, 상기 제 2 게이트 전극의 상면으로부터 상기 산화막의 상기 제 1 단면까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 1 막 영역이 형성되어 있고,
    상기 실리콘 기판과 상기 제 2 측벽절연막 사이에는, 상기 제 2 측벽절연막의 측벽면으로부터 상기 산화막의 상기 제 2 단면까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 2 막 영역이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
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