TWI261357B - Semiconductor integrated circuit device and fabrication process thereof - Google Patents

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TWI261357B
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gate electrode
sidewall insulating
sidewall
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Akiyoshi Hatada
Akira Katakami
Naoyoshi Tamura
Yosuke Shimamune
Masashi Shima
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Fujitsu Ltd
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1261357 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於半導體裝置，詳言之，係關於藉 由施加應力（stress)以改善動作速度之半導體裝置和 造方法。 ，、衣 [先前技術】 隨著裝置微細化技術之進展，具有1〇〇随或更短間極 長度之超精細和超高速之半導體裝置漸變得可能。 就如此超精細和超高速之電晶體而言，位於間電極正 下方之通道區域之面積相較於習知的半導體裝置者要 地減小，而因此，行經該通道區域 '、 , · · 、匕Λ又兒子或電洞之遷移率 mob山ty)會因為施加於如此的通道區域之應力而受到 大的影響。因此’於期望進一步改善半導體裝置之動作速 度上’已作了各種的嚐試來使施加於如此的 力最佳化。 A之應 言’使用石夕基板為通道之半導體裝置，電洞的 l夕率要退小於電子之遷料，因此，對於設計半導體 ,月豆電路以改善使用雷、、^ -7 、 貝 1文用私洞作為载子之P通道金屬氧化半導神 (M0S)電晶體之動作速度，就成了重點。 紅 就？通^ M〇S電晶體而言，已知藉由施加單轴璧縮應 uniaxia compressivestress)於通道區域， 子之遷移率。因此，提出了-種如第i圖中所示之干：Γ 構，作為施加壓縮應力於通道區域之方式。 心、… m 1圖’閘電極3隔著閘極絕緣膜2而對應於诵 317080 1261357 道區域形成於矽基板1上，且 —晶域1&和lb形成 U反1中閘電極3之兩橫向侧，以便定義出在其間之 通道區域。再者，侧壁絕緣膜3A和3B形成於閘電極3之 側壁表面，而使得側壁絕緣膜3Α#σ 3β覆蓋著秒基板丄之 部分表面 0 應注意的是擴散區域^和汕分別作用為M〇s電晶體 之源極和及極延伸區（extensi〇n regi〇n)，且從擴散區域 _ la通過閘電極3正下方之通道區域到擴散區域化而輸送 之電洞流係藉由施加到閘電極3之閘極電壓來控制。 於第1圖之結構中，SiGe混晶層以和1B形成於矽基 板1中各側壁絕緣膜3A和3B之外側，該側壁絕緣膜3A 矛3B與石夕基板1具有蠢晶關係（epi士axial relatlonshlp)，且與擴散區域1&和lb為連續之0型的源 極和汲極區域分別形成於SiGe混晶層ία和1B中。 於第1圖之M0S電晶體結構中，應注意的是SlGe混晶 籲層1A和1B相較於矽基板}之晶格常數（lattice constant)，具有較大之晶格常數，因此，於SiGe混晶層 1A和1B中形成了如箭號a所示之壓縮應力。結果，$丨 混晶層1A和1B於大致垂直於矽基板丨之表面之方向（如 箭號b所示）受到應變。 因為SiGe混晶層1A和1B以與矽基板1成磊晶關係 而形成，因此由箭號b所示之於SiGe混晶層ία和1B中 之此種應變會引致如箭號c所示之於矽基板之通道區域中 之相對應的應變，而此種應變之結果引致如箭號d所示之 317080 1261357 於通道區域中之單軸壓縮應力。 。就第1圖之MOS電晶體而言，施加到通道區域之此種 早軸Μ細應力會使得構成通道區域之S1結晶的對稱性受 到局部地調變，而此種對稱性之改變解決 洞之價帶的退縮 ahedegeneratl⑽。ivaleneeba=Jr the heavy hQles and Hght h(Dies)，使得通道區域中電 洞遷移率之增加。以此種方式，改善電晶體之動作速度。 此種於通道區域中局部引起之應力所引致之電 ==得之電晶體動作速度之改善，特別顯著表現 、八有3木長度l00nm或以下之超精細半導體 參考資料： 、 專利參考資料1 :美國專利第6, 621，131號 專利蒼考貝料2 :日本公開專利申請第2GG4-31 753號 專利參考㈣3 :日本公開專财請第㈠6 7 7丨8號^ ^利參考資料1:由加_心.，等人發表於職 八 版之美國電氣及電子工程師學會（IEEE)電子裝 ==nsactlons〇nElectr〇nDevices)f5i 冊第 1戒弟1 /90至1 797頁。 【發明内容】 通常’在半導體積體f路之實施上，係 廳電晶體伴同形成於同-基板上之η通道二 ::而形成CM〇S裝置。然而，欲在同-基板上同時形成ρ Z MOS電晶體與η通道職電晶體’則會遭遇到各種問 3170X0 1261357 畐刖面芩照第丨圖所解釋 應力確實促成ή 手以、遍現£域中之單軸壓縮 、δ、、，Α Ρ通道M0S電晶體之動作速度時，施加 :in通這M0S電晶體之通道區域之相同單：：力: 導致η通道MOS带曰娜·>杀从 、·'δ心力郃冒 甩日日肢之動作速度的劣化。因此， η通道MOS電晶I#夕；# ρ & 在此種 生。 "牛區或中須避免此種壓縮應力之發 再者，當依照第i圖之原理改善 'Φή ώ： -μ ° Ρ 道 Μ 〇 S 笔晶 夕 . k又k，最好SiGe混晶區域 閉電極3正下方的通.… 1β‘可旎地靠近 之側壁絕緣膜形成’而且此意味著最好將問電極 自行對準进;=可能地薄’使利用側壁絕緣膜作為 層U和raask)來形成用於SlGe*晶 能地靠近。 败心屏木的位置能夠儘可 另方面，吾於11通道MOS電晶體以相π古时 極之側壁絕緣膜之厚η,、0±㈤“相时式將閉電 二極 件區域中彼此設置得太靠近，會產生二 中方；源極和汲極區域 土板 ^ 飞之間有漏電流流通之問題。 有鑑於上述之愔~ m 結合：根據參昭第！ 種技術，亦即當藉由 生…兄明過的機制之S1G e混晶區域所著 :之效果而改善過動作速度之P通道MOS電:雕. 以及η通道M0S電晶 、丨⑴ύ电日日肢， ..uno 末貝現咼速CMOS裝置時，能夠名 逋迢M0S電晶體將開極 h夠在p “通请廳〜测㈣成得儘可能地薄，而 之巧言〜"曰曰肢將間極側壁絕緣膜形成得儘可能地;w j何，以及集要一種能夠儘量減少製程數之技術。卞 317080 1261357 方'' 第一恶樣，本發明提供了一種半導體積體電路裝 置，包括： 一矽基板，藉由元件隔離結構而定義出第一元件區域與 弟一元件區域； 形成於該第一元件區域之η通道MOS電晶體；以及 形成於該第二元件區域之ρ通道M〇s電晶體， y及η通迢MOS電晶體包括：第一閘電極，係承載一對 =成於其各側壁表面之第—㈣絕緣m ;以及形成於該第 -兀件區域中各該第一側壁絕緣膜的外側之n型的源極和 >及極擴散區域， ，該P通道MOS電晶體包括：第二閘電極，係承載一對 各側,絲面之第二側壁絕緣膜；形成於該第二元 “、中各該第二側壁絕緣膜的外側《p型 擴散區域；以及第—4 μ _ c.r ^及極 和罘一 SiGe混晶區域，係相對於該矽 …-晶方式形成於該第二元件區域中，該 域，滿形成於各該第二側壁絕緣膜的外侧一 料刑：而形成，該第一和第二溝渠係分別包含 …Ρ Ί極擴魅域和該p㈣極擴散區域中而 各該第一和第二s1Ge混晶區域係以相對於盥對， 之該第二側壁絕緣膜之表面自行對準之關係形成、，對應 昧^當就各^散區域之底邊（bottomedgeM_ …乂弟7L件區域中該n型源極擴散區域與該 擴散區域間之距離+於兮# i /及極 …… 於该弟二元件區域中該p型源極η 區域與该Ρ型汲極擴散區域間之距離。 ㈣放 3]70S〇 1261357 置 於第二態樣，本發明提供了一種半導體積體電路裝 包括： 第 矽基板’藉由元件隔離結構而定義出第—元件區域與 、元件區域； ’' 形成於該第—元件區域之η通道MOS電晶體；以及 形成於該第二元件區域之ρ通道M〇s電晶體， 該η通道應電晶體包括：第—閘電m載1 形成於其各側壁表面m絕緣n及形成㈣第 一元件區域中各該第-側壁絕緣膜的外側之以的源極和 /及極擴散區域， 該P通道MOS電晶體包括：第二閘電極，係承載一對 形成於其各側壁表面之第二側壁絕緣膜；形成於該第二元 件區域中各該第二側壁絕緣膜的外側之p型的源極和沒極 擴放區域’以及第一和第二SlGe混晶區域係相對 板以蠢晶方式形成於該第二元件區域中，該第—和第二夕土 S! G e混晶區域係填滿形成於各該第二側壁絕緣膜的外： 之第-和第二溝渠而形成，該第一和第二溝渠係分別包含 於該P型源極擴散區域和該p型沒極擴散區域中而形成， 各該第-和第二SiGe混晶區域係以相對於盘之對應 之該第二侧壁絕緣膜之表面自行對準之關係形成，- 其中各該第一和第二側壁絕緣膜包括：由對hf具有抗 蝕性（resistance against HF)之材料構成之下側壁絕缺几 膜；由可M HF㈣之材料構成且形成於該下側壁絕接^上 之中間側壁絕緣膜；以及由對卯具有抗蝕性之材料^成且 317080 10 1261357 形成於該中間側壁絕緣膜上之上側壁絕緣膜。 於另一個態樣，本發明提供了一種半導體積體電路裝 置之製造方法，該半導體積體電路裝置包括藉由元件隔離 結構而定義出第一元件區域與第二元件區域之矽基板；形 成於該第一元件區域並具有第一閘電極圖案之η通道MOS 電晶體；以及形成於該第二元件區域並具有第二閘電極圖 案之ρ通道MOS電晶體，該ρ通道MOS電晶體包括在該第 二閘電極圖案正下方之通道區域之兩橫向側以磊晶方式形 ®成至該矽基板之ρ型S1 Ge混晶區域，該方法包括以下步驟： 於該第一和第二元件區域中，使用對HF具有抗蝕性之 第一材料在該第一閘電極圖案和該第二閘電極圖案之各侧 壁表面上形成第一侧壁絕緣膜； 使用該第二電極圖案和該第二閘電極圖案上之該第一 侧壁絕緣膜作為自行對準遮罩，於該第二元件區域實施ρ 型雜質元素之離子植入製程而於該矽基板中該第二閘電極 春圖案之兩橫向侧形成ρ型的源極區域和汲極區域； 於該第一元件區域，在形成於該第一閘電極圖案上之 第一侧壁絕緣膜上形成相對於該第一側壁絕緣膜具有蝕刻 ~ 選擇性之第二側壁絕緣膜； 使用該第一閘電極圖案、該第一側壁絕緣膜和該第一 閘電極圖案上之該第二側壁絕緣膜作為自行對準遮罩，於 該第一元件區域實施η型雜質元素之離子植入製程而於該 第一元件區域中該第一閘電極圖案之兩橫向側形成η型的 源極區域和汲極區域；
1261357 以覆蓋該第一元件區域而露出該第二元件區域之方式 形成遮罩絕緣膜； 於形成該遮罩絕緣膜之步驟後，使用該第二閘電極圖 案和該第二閘電極圖案上之該第一側壁絕緣膜作為遮罩， 蝕刻該第二元件區域中之該矽基板，於該第二閘電極圖案 之兩橫向侧形成第一和第二溝渠，該第一和第二溝渠隔著 該第一侧壁絕緣膜而與該第二閘電極圖案分離；以及 於形成該第一和第二溝渠之該步驟後，在用該遮罩絕 緣膜覆蓋該第一元件區域之狀態下，使P型SiGe混晶層在 該弟一和笫二溝渠中蟲晶成長’以形成該p型S i G e混晶區 域。 於另一個態樣，本發明提供了一種半導體積體電路裝 置之製造方法，該半導體積體電路裝置包括：藉由元件隔 離結構而定義出第一元件區域與第二元件區域之矽基板； 形成於該第一元件區域且具有第一閘電極圖案之η通道 馨MOS電晶體；以及形成於該第二元件區域且具有第二閘電 極圖案之ρ通道MOS電晶體，該ρ通道MOS電晶體包括在 該第二閘電極圖案正下方之通道區域之兩橫向侧以磊晶方 式形成至該碎基板之Ρ型S i G e混晶區域’該方法包括以下 步驟： 於該第一和第二元件區域中，使用對HF具有抗蝕性之 第一材料，於該第一閘電極圖案和該第二閘電極圖案之各 側壁表面上隔著化學氣相沉積（CVD)氧化膜而形成第一侧 壁絕緣膜； 317080 Ϊ261357 使用相對於該窠一 ， 在哕第一和第材科具有蝕刻選擇性之第二材料， 口乂弟矛弟一兀件區域金々 二閘電極圖案之該第…:弟—閘電極圖案和該第 獏； 、丨土絕緣膜上形成第二側壁絕緣 J吏用:亥弟一間電極圖案和該第-閉電極圖宰上之，第 —和弟二側壁絕緣膜作為遮罩，於該第—元：二“ 子植入製程將D型雜皙-本 兀件£域貫苑離 電極圖案之兩橫向側=素植人㈣基板，而於該第—間 使用該第二間型的源極區域和汲極區域； -和第二側壁絕上:為圖 子植入製程將ρ型雜質元 ^亥弟—兀件區域實施離 電極圖案之兩橫向側带〇矽基板，而於該第二閘 使用相對於==㈣極區域和_域； 於該第-和第二元：J1!姓刻選擇性之第三材料， m °〇或中ϋ亥第一閘電極圖宰和嗲第一 n 兒極圖案之各該侧壁表 — 木$ 4弟一閘 使用今裳一 P卩帝 形成乐三側壁絕緣膜； —至Μ _"甲电極圖案和該第-閘電極圖荦上之兮第 二三側壁絕緣膜作為遮罩， 巴 型雜質元素之離子植入赞H 兀件ε域貫施η 區域之下方触 /刀別於該η型源極和汲極 〜卜万形成相互分離之η型的筮一 域； 昂和弟二緩衝擴散區 —至：用D玄弟一閘電極圖案和該第二閘電極圖宰上之兮第 至乐三側壁絕緣膜作為遮罩，於兮 ”之5亥弟 ，雜晳-主 乐—兀件區域實施13 之離子植入製程’而分別於該和 下方形成㈣的第-和第二緩衝擴散區域； 3imso 13 1261357 藉由使用HF之蝕刻製程，於該第一和第二元件區域中 從該第一和第二閘電極之該侧壁表面去除該第二和第三側 壁絕緣膜； 形成對HF具有抗蝕性之第四側壁絕緣膜於該第一和 第二元件區域中之該第一和第二閘電極， 使用該第二閘電極和該第二閘電極上之該第一和第四 側壁絕緣膜作為遮罩，蝕刻該第二元件區域中之該矽基 板，而在該第二閘電極圖案之兩橫向侧形成第一和第二溝 ®渠；以及 錯由p型SiGe混晶層之蟲晶成長’填滿該第二元件區 域中之該第一和第二溝渠。 於另一個態樣，本發明提供了一種半導體積體電路裝 置之製造方法，該半導體積體電路裝置包括：藉由元件隔 離結構而定義出弟'-元件區域與弟二元件區域之妙基板； 形成於該第一元件區域且具有第一閘電極圖案之η通道 _ MOS電晶體；以及形成於該第二元件區域且具有第二閘電 極圖案之ρ通道MOS電晶體，該ρ通道MOS電晶體包括於 該第二閘電極圖案正下方之通道區域之兩橫向侧以磊晶方 式形成至該紗基板之Ρ型S i G e混晶區域’該方法包括以下 ^ 步驟： 於該第一和第二元件區域中該第一閘電極圖案和該第 二閘電極圖案之各側壁表面上形成第一材料之第一侧壁絕 緣膜； 使用該第一閘電極圖案和該第一閘電極圖案上之該第 14 3170S0 1261357 一侧壁絕緣膜作為遮 製程將η型雜質元3㈣弟一元件區域實施離子植入 案之兩橫向侧形成丁、荆入切基板，而於該第—閉電極圖 使用該μ : ^ 31的源極區域和汲極區域； 、 弟閉笔極圖案和該第—鬧雷 -侧壁絕緣膜作為遮罩〜二:一閘’極圖案上之該第 入製程將型雜挤_丰了…^弟―兀件區域實施離子植 圖案之兩橫向亥石夕基板，而於該第二開電極 k⑥該第H 2的源極區，和汲極區域； 二閘電極圖案中之該：―£域中該第-閘電極圖案和該第 膜； x弟側壁絕緣膜上形成第二側壁絕緣 —和：用—閘電極圖案和該第-閘電極圖案上之该第 和弟二側壁絕緣膜作為遮I 之。亥弟 子植入製程將…卜7°件區域實施離 刑、7?^^ 貝兀素植入該矽基板，而分別於該n 土源極和汲極區域之 … 水準之η型的第-Μ &刀離亚具有低雜質濃度 #弟_緩衝擴散區域； —和第1;: —閘电極圖案和該第二閘電極圖案上之該第 子植二=:膜ϋ為遮罩，於該第二元件區域實施離 ^ : Ρ ，亦隹貝兀素植入該矽基板，而分別於該ρ 型源極和汲極區域之 刀引万、θ Ρ 水準之Ρ型的第分離並具有低雜質濃度 、 _弟一緩衝擴散區域； :由㈣’於該第—和第二元件區域中從該第一和第 側壁表面去除該第—和第二側壁絕緣膜，· 第」y具有抗蝕性之第三側壁絕緣膜於該第一和 弟一兀件區域中該第一和苐二閘電極上； ^ 1 70, 15 1261357 ，"二：：弟一閘電極和該第二閘電極上之該第三側壁絕 ;r，罩，於該第二元件區域中讎娜板，而於 " 兩橫向侧形成第-和第二溝渠；以及 方:、δ亥弟二元件區域中 . 長來填滿該第―和第二溝渠曰。Ν心混晶層之羞晶成 區域月’藉由形成"型SiGe混晶區域來填滿通道 料D側之溝渠，而於P通道MOS電晶體之通道區 域中引致大的單軸肩力，ri Β Μ〜 〜力以及使仔Ρ型SiGe混晶區域位於 罪近该通迢區域。同時太 η通道MOS電晶體中在㈣成在同―#板上 娀之η έ彳 土板中之/木源極和汲極擴散區 :間確保編距離。由此’變成可以有效地抑制η通 運0S電晶體之源極區域和i極區域之間之漏電流。 巨此處，須注意的是在此種藉由使用㈣混晶填滿各溝 =於;"通，區域中引致單軸壓縮應力之P通道廳電晶 妝中二兩要南品質之結晶膜用於s工G e混合區域。為了 此種高品質之S】G e混晶層，不僅要使用自行來 成溝渠以使得各溝渠能夠儘量接近於通道區域 以需要使用肝㈣劑來清除溝渠之表面，以便去除可. 妨礙SiGe之結晶成長阻礙的氧化物或其他雜質。 此 須注意的是本發明藉由使用對H F具有抗㈣之 於P通道職電晶體之問電極側壁絕緣膜，同時料由择加 間電極之側壁絕緣膜之厚度而切基板中確保^通道聰 電晶==和猶域之間之大的距離以抑制漏電
流’而解決了上述問題C 317080 16 !261357 再者，本發明能夠藉由將各第— 成為如下之晶呙n · #弟一側童絕緣艇形 41 了 7層(ia_ti〇n)，而抑制覆蓋第-和第二閉 电，之衣面之CVD氧化膜被HF腐姓 古 构蚀该®層為：對HF具 有抗姓性之下侧壁絕緣膜；對 _ y T r +具有抗姓性之形成於t玄 下側壁絕緣膜上之中層側辟 τ滘側坌絶緣胺，以及對HF且有抗蝕性 之形成於該中層侧壁絕绫腺Fμ v …百彳几蝕性 著地改呈了主'1 侧壁絕緣膜。藉此，顯 者也改二了+V體積體電路裝置之電氣特性。 詳言之’希望藉由本發明於閘電極 之側壁膜之間，和於對HF且右γ^ /、有柷蝕f生 曰1，插入月巨經受HF名虫刻之膜（璧士 Γ17η， ..^ , 〈犋“如C汕氧化膜），而改善界 面4寸性。由此，本發明藉由隔著對 p, ^ L 岡耆對HF不具有抗蝕性之膜在 閘电極上形成對HF具有抗蝕性之例 別士 m 心调堡版，然後用HF蝕刻 μ處理如此獲得的結構以去除於間電極之上表面⑽ surface)和側壁絕緣膜之側壁表面之對时不具有抗儀性 之部分的上述膜，而避免了於形成溝渠時此種對Μ不呈有 f錄之膜於進行由HF所執行的清洗製程中被㈣之問 題。由此，相對應於此一部分， 口丨刀，而形成了裂缝構造（SU1： structure)。再者，本發明用對Ηρ具有抗飯性之膜填滿此 種裂缝。用如此獲得之結構，則即使之後在形成溝平‘、 (fh)時實施HF處理，也不會再有此種裂缝形成。 由閱讀下列之詳細說明，並參照所附圖式，本發明之 其他目的和進一步特徵將變得更為清楚。 [實施方式】 [弟一貫施例] 3]7080 17 1261357 第2A主2F圖為顯示依照本發明之第一實施例之半導 體積體電路裝置之製程之圖。 —參照第，基板U係藉由STI元件隔離結構⑴ 而二義出用於η通道MOS電晶體之元件區域UA和用於p 通逼MOS電晶體之元件區域11β，其中元件區域“A推雜p 土而升’元件區域11B摻雜η型而形成η型井。 再者，雖絲顯示，但是為了 η通道MQS電晶體之臨限控 制（threshold control)目的，而於元件區域丨u中矽基板 11之表面部分施行p型雜質元素之離子植入。以同樣方 式，為了 p通道M0S電晶體之臨限控制目的，而於元件區 或11B中矽基板11之表面部分施行n型雜質元素之離子植 入0 ^於兀件區域UA上，隔著熱氧化膜或Si ON膜或高k 電介質膜之閘極絕緣膜12，而形成有多晶矽閘電極13N。 以同樣方式，隔著相同之閘極絕緣膜i 2而於元件區域工ΐβ 上形成多晶矽閘電極13Ρ，其中應注意的是，使用閘電極 1 3Ν或13Ρ作為自行對準遮罩進行離子植入製程，將η型 分'隹質το素和ρ型雜質元素分別引入元件區域丨丨Α和丨丨Β， 貝j n y的源極和〉及極延伸區域11⑽和11 by形成於砂基板 11中對應於元件區域11A之多晶矽閘電極丨3N之兩橫向 側’而p型的源極和汲極延伸區域丨1 ap和丨1 bp形成於石夕 基板11中對應於元件區域11B之多晶矽閘電極13p之兩橫 白側方；引入n型雜’負元素之情況’可在1 k e V加速電壓下 以2x i〇lDcm 2劑量引入As+。於引入p型雜質元素之情況， 317080 1261357 可在〇.3keV加速電壓下以lx 1〇】5cm-2劑量引入β+。 此處，應注意的是，可II由熱氧化膜之電浆氮 接電謂製程，而形成用為間極絕緣膜之Sl0N 胺。再者，於使用高K電介質膜為間極絕緣膜之情況，可 以使用譬如祕⑽或祕之金屬氧化物或#如η咖 或ZrSl〇4之金屬石夕酸鹽，其中這些高κ電介質膜可 4 MOCVD製程或原子層CVD製程（亦稱為Au)製程）而形成曰。 1柄n其次，於第2β圖之步驟’⑽氧化膜成於石夕基 13Ν和:表ρ: ’：便用大約1 —之厚度覆蓋多晶石夕閘電極 = 表面，而使得⑽氧化膜13連續地覆蓋石夕基 “ 1之路出表面和多晶石夕閘電極13N和13p之表面 考’隔著CVD氧化膜130而於多晶石夕間電極13N和阳之 _，絕緣膜13簡藉由 =如3。·厚之諸如以⑽或⑽材料而具有對石夕之乾 口機虫刻具有抗蝕性，並進一步可抗卯處理。 來沉意的是，可藉由⑽代或更低溫度之低溫製程 或S1N膜於第2Α圖之結構，使得前述源極 '延伸區域中之雜質濃度分佈（impurity ==Γ°η PF°flle)不會受到擾亂，接著執行回韻製 13WN。路矽基板11之表面為止，而製成該側壁絕緣膜 件區=R於第2β圖之步驟中，以未顯示之阻劑膜覆蓋元 ’二在I 0keV之加速電壓和3x i…W劑量下， 、用間笔極UN、側壁氧化膜13〇、和侧壁絕緣膜纖作 317080 19 1261357 、二遮罩，而引入譬如As+t n型雜質元素。以此種方式， 冰n型擴散區域形成於側壁絕緣膜i 3WN的外側作為n通道 M〇S i晶體之源極和汲極區域丨丨和11⑽。 再者，表帛2B圖之步驟巾，以未顯示之阻劑膜覆蓋元 4區域11Α，而在3keV之加速電壓和1χ 1〇】5⑽j劑量下， 使用閘電極13Ρ、側壁氧化膜13〇、和側壁絕緣膜Η而作 :’、、込罩而引入言如Β +之Ρ型雜質元素。以此種方式，深 _ Ρ型擴散區域形成於侧壁絕緣膜13WN的外側作為ρ通道 MOS電晶體之源極和汲極區域丨丨邠和11肿。 再者，於第2B圖之步驟中，使用多㈣閘電極i3p、 侧壁氧化膜130、和側壁絕緣膜13而作為遮罩而用較大之 l〇keV之加速電壓和較小之1χ 1Q1W劑量施行馨如料之 P型雜質S素之離子植人製程以型雜質元素植入 兀件區域11B ’而冑p-型之緩衝源極和沒極區域。咖和 llDPb分別形成在p型源極和汲極區域iisp和"Dp之下 方，俾改善源極和汲極區域⑽和UDp之擊穿電壓 (breakdown voltage)。 ，藉由CVD製程將厚度5〇nm 之結構上，接著在元件區域 下，從元件區域Π β去除氧 其次，於第2C圖之步驟中 之氧化矽膜14形成於第2B圖 11A被阻劑遮罩R1覆蓋之狀態 化矽膜14。 再者，於第2C圖之步驟中，，-μ广、 ▲ 在兀件區域11A被阻添，丨碑 罩R1覆蓋之狀態下，使用多晶石夕問兩 ^ / π兒極13P和側壁絕培脸 13WN作為自行對準遮罩，對元件 巴、'小月果 扦區域ι!β中之矽基板u 317080 20 1261357 %灯使用有乂 !虫刻劑之乾钱刻製程或濕姓刻製程。此 處可適田結合貫施乾钱刻製程和濕兹刻製程。 再者方、帛2C圖之步驟巾，具有深度不超過源極和汲 極區域1 1 SP和1 1 Dp夕、、穴#
^ 11DP之冰度，譬如40nm深度之溝渠11TA 和θ11Τβ形成於側壁絕緣膜13WN的外侧。於此，值得注意 的是，—此形成溝渠11TMd UTB之步驟可於去除阻劑遮罩 R1後貫施。 • 於形β成溝渠11ΤΑ* "π後’如此獲得的結構接受使 用HF之樵钱刻處理，以將譬如姓刻殘留物之雜質從溝渠 11ΤΑ和Π ΤΒ之底表面和側表面去除。 八 再者，於第2C圖之步驟中，值得注意的是多晶矽閘電 極13P受到部分蝕刻，且矽基板u中形成溝渠ητΑ 11ΤΒ。 其次，於第2D圖之步驟中，去除阻劑膜R1，然後將 如此獲得的結構導入到低壓CVD裝置中。藉此，矽烷 鲁和鍺烷（GeH4)之來源氣體與譬如硼乙烷（chborane)之p型 摻雜物氣體於60(TC或更低基板溫度一起被引入，使 S i Ge化日日層14a和；[4B蟲晶成長，以便填滿溝渠1 m和 11TB。 、 舉例而言，此種SiGe混晶層14A和14B之成長能夠於 5 5 0 C基板’皿度’藉由供應g i Η4來源氣體、G e Η4來源氣、 ΒΑ6摻雜物氣體、以及氯化氫（HC1)蝕刻氣體於5至133〇 帕（Pa)氫氣環境中實施，而實現SilL來源氣體之}至1〇 pa 之部分壓力、GeH4來源氣體之0. 1至10 Pa之部分摩力、 317080 1261357 摻雜物氣體之1χ 1〇-5至1χ 1〇ι以之部分塵力、以及 HC 1姓刻氣體之1至1 〇 pa部分壓力。 P型SiGe混晶層14A和14B之磊晶成長，亦造成P型 多晶slGe層於多晶矽開電極13P上之成長。由此，應注意 到的是SlGe層14A至14C之成長進行分鐘，结果， 填滿各溝渠ma11TB之SlGe混晶層14A及Ι4β成長超 過矽基板11與閘極絕緣膜丨2間之界面的水平高度。 _ 形成SlGe混晶層14Α和14Β之結果，大的單ς壓縮應 力應用到閑極絕緣膜12正下方之通道區域，而造成了電洞 傳輸過通道區域之遷移率的顯著增加。 ^再者，本發明因為在限制的區域進行低溫成長，而確 =如此成長3^6層14Α和14Β能包含Ge具有28%之原子 /辰f水準，而沒有結晶品質之劣化，其中應注意的是此2⑽ 之濃度超過20%之原子濃度，該2〇%之原子濃度已確知為
SiGe層能包含在此種以(^層於矽基板上磊晶成長之以的 鲁限制濃度。 就第2D圖之結構而言，值得注意的是溝渠丨丨以和 11ΤΒ係使用側壁絕緣膜13作為自行對準遮罩而於第％ 圖之步驟中形成。因此，如此形成的SiGe混晶層uA和 14B位於最靠近通道區域之位置’可使施加到通道區域之 。單軸壓縮應力最大。 再者，於第2E圖之步驟，回蝕刻（etch back)保留於 元件區域UA之CVD氧化膜14，直到露出矽基板u之表 面為止，結杲，於元件區域i丨A中閘電極i洲上側壁 3170S0 1261357 絕緣膜13WN之更外彳目,^ γ / ^ ^ n r i i 、形成了外側壁氧化膜14W，然後於元 1/ 未顯示之阻劑遮罩所覆蓋的狀態下，使用多 晶矽閘電極13N、侧辟气π π ] Μ ^ 土虱化艇1 30、側壁絕緣膜13WN和外 側壁氧化膜14W作為#罢 ,.^ ιπη 曰一…w罩，在15keV之加速電壓下以7χ 2兀件區域11β而於石夕基板内源極和汲極區域11SN和 米水平處形成n，之緩衝源極和汲極區幻腿 和 1lDNb 。 稭由形成此等緩衝源極和沒極區域us肠和謂匕於 夕卜側壁氧㈣UW之更外側’可用本實施例來確保擴散區 V^lSNb和llDNb間之充分距離，而可有效抑制經由此等 擴散區域之漏電流的發生。 於第2E圖之步驟後，進行自行對準梦化物之製程 (sal1C1de process)，在n型源極和汲極區域u邠和 11DN、P型源極和汲極區域llsp和UDp、n型多 極㈣和p型多晶石夕閑電極13p上形成石夕化錄、石夕化銘电 或類似物之碎化物層1 6。 ，口此依,、?、本Is明，藉由形成n通道M〇s電晶體和p 通道M0S電晶體於同-基板上，可構成高速⑽s電晶體。 詳言之’本發明中可於第2C圖之溝渠形成步驟藉由使 周濕蝕刻製程，使溝渠11TA和11Τβ之側壁表面之譬如Si (111)表面之結晶表面露出，而可改善在第2D圖之製程磊 曰日成長之S1G e混晶層1 4 A和14 B之品質。 再者，藉由在形成溝渠之上述步驟中結合乾钱刻製程 317080 1261357 和濕蝕刻製程5可使溝渠ΠΤΑ和11TB之侧壁表面形成為 如第3圖中所示之侵向閘極絕緣膜12正下方之通道區域之 ，狀（Wedge)。於此情況，填滿溝渠11TA和l!TB2SlGe 此:層14A和14B之尖端部侵入各側壁絕緣膜13·正下方 ，區域，而因此非常接近通道區域。由此，更增加於通道 區域中單軸壓縮應力的大小，而更增加p通道m〇s電晶體 之動作速度。 •、再者，在本實施例之第2B圖之製程中，藉由在元件區 域11B中分別在p型源極和汲極區域Iisp和丨丨肿下方妒 成P-型之擴散區域113外和UDPb，即使在蟲晶成長製程 期間供應摻雜物氣體而以高摻雜物濃度形成s i g e混晶層 14A和14B之f月況下’仍可避免於p型源極和汲極區域…p 和11DP正下方p/n接面處之雜質濃度的劇烈變化，成功避 免了譬如接面電容的增加或擊穿電壓的劣化之問題。 [笫一貫施例]
接著，將參照第4A至4F圖說明依照本發明第二實施 例之製程，其巾對應於前面所述部分之該些部分係指定以 相同之參考號碼，並省略其說明。 參照第4A至4F圖，今玄筮yi λ γ 一 α 4乐4人和4Β圖之製程係相同於 乐2Α和2Β圖之製程，因此省略其說明。 於本實施例中，於第4C圖之制 + u(衣桎中猎由在兀件區域 ΠΑ和11B中進行CVD氧化膜之、^ &心積和回蝕刻，而於側壁 絕緣膜1 3WN之外側形成具有厚声 役大約40nm之側壁氧化膜 1 4 W ’且於此狀態，使用閘電杯 ^ 1 3N、側壁氧化膜1 30和側 317080 1261357 壁絕緣膜13WN作為遮罩， _ 早貝把離子植入製程將η型雜質元 矛' 植入元件區域U Α之石夕美柘1…1 ^ ^ 夕暴板11而形成前述η-型緩衝源 師没極擴散區域USNb#〇11DNb。此處，應注意的是上 氧=膜之/儿矛貝取好是藉由電聚⑽製程於議。〔或 更低溫度實施。 —再者，於第4D圖之步驟，將具有厚度大約^之⑽ ::膜15形成於第4C圖之結構上，且與第％圖一樣形成 ::兀件區域11A之阻劑圖案R2。再者，使用阻劑圖㈣ ^為遮罩’藉由㈣製程而去除於元件區域ιΐβ中之⑽ =化族15，該㈣製程可以是各向異性的（anisQtr〇pic) 乙蝕刻、在HF中之濕蝕刻、或這些蝕刻之適當結合。 再者，於第4E圖之步驟，與第％圖之情況一樣，使 用側壁絕緣膜酬、側壁氧化膜i 3 〇和多晶石夕間電極圖案 13P作為自行對準遮罩餘刻元件區域中之梦基板1卜 =成溝渠UTA和11TB。於第4Em能㈣㈣ 讀渠而和11TB之形成，多晶㈣電極13P之上部亦 會被姓刻去除。此處，應注意的是CVD氧化膜15之沉積最 好是藉由電IKVD製程於6G(rc或更低溫度實施。 再者，於第4F圖之步驟，與前面所說明之第汕圖之 步驟—樣，以i曰曰曰方式成長S】G e混晶層！ 4 M 口）4 B，以埴 滿如上述形成之溝渠11ΤΑ和11TB。由此，應注意的是沒、 有成長SiGe混晶層於覆蓋CVD氧化膜15之元件區域11八。 應注意的是與SiGe混晶層14A和14β之成長同時， 多晶SiGe層14C亦在多晶矽閘電極13ρ上成長。 317080 1261357 再者’於第4F圖之步驟，藉由濕蝕刻製程去除⑽ 氧化膜15，㈣將秒化物層16形成於露出的^型源極和 汲極區域11SN和11DN、P型源極和沒極區域⑽和㈣、 n型多晶矽閘電極13N、以及P型多晶矽閘電極13P。 依照本發明，應注意的是就在形成石夕化物之前，進行 SWe混晶層14Α#σ 14B之形成。再者，與第找圖之步驟 不同，於形成8心混晶層14A和14β後，沒有形成側壁絕 ❿緣膜之製程。因此，SlGe混晶層14A和14β並不會曝露至 形成該等側壁絕緣膜時之乾姓刻製程中所產生之電荷粒 子。因此，並沒有由於這些電荷粒子碰撞SiGe混晶層14八 和14B而釋放之Ge原子污染半導體裝置生產線之危險，以 及不w妨祕譬如未使用s i Ge混晶之其他半導體裝置的製 造。再者，因為slGe混晶層14A和14B之表面未曝露至^乞 蝕刻製程所使用之電荷粒子，故可成功地避免第补圖之矽 化物形成步驟中遭遇之SlGe混晶層14A和14β之表面變成 不規則和矽化物之形成變得困難之問題。 [第三實施例] 其次，將麥照第5A至5F圖說明依照本發明第三實施 -例之半導體積體電路之製程，其中對應於前面所述部分之 4上部分係指定以相同之參考號碼，並省略其說明。 +照第5A至5F圖，該第5A圖之製程係相同於前面說 明之第2A或4A圖之製程，因此省略其說明。 。於第5B圖之製程中，與第4B圖之製程一樣在多晶矽 I枉1 3N和1 3P之各側壁表面上形成外s丨i\i側壁絕緣膜 317080 1261357 謂，但本實施例於第5β圖步驟中並沒有進一步施行離子 植入製程，而是直接進入第5C圖之步驟。 "於第5C圖之步驟中，與第2E圖之製程一樣，將外側 壁氧化膜14W形成於元件區域UA和m中覆蓋各多晶矽 閘電極i 3Ν和i 3Ρ之SlN或Sl〇Ν侧壁絕緣膜}謂的外側 壁，然後以未顯示之阻劑遮罩覆蓋該元件區域ιΐβ。
再者，使用多晶石夕閘電極13N、CVD氧化膜13〇、側壁 絕緣膜13WN和外側壁氧化膜14W作為遮罩，施行離子植二 將譬如P+或As + 之n型雜質元素植入元件區域iu，以此 方式，切基中外側壁絕緣膜14W之外側形成相似於 緩衝源極和汲極擴散區域118肋和11]}肋之卜型之緩衝源 極和汲極擴散區域。 再者，於第5D圖之步驟中，去除元件區域和⑽ 之外側壁氧化膜14W，職用阻劑遮罩（圖中未顯示）覆罢 該元件區域11Β以及藉由使用多晶㈣電極uN、側壁Ζ 化膜130和側壁絕緣膜議作為自行對準遮罩進行離子植 入製程將譬如MAskn型雜質元素引入元件區域 HA’將n型的源極和汲極區域"SN和聰形成為較源極 和汲極延伸區域_和llbN為深，但較緩衝源極和汲極 擴散區域llSNb和llDNb +再者，於第5D圖之步驟中，用阻劑遮罩（圖中未顯示' 覆蓋該元件區域11A且藉由在扑巧之加速電壓下以卜> l〇i3cm 2劑量進行離子植入製程將β+引入元件區域iu，而 以此方氕，將ρ型的源極和汲極區域丨丨sp和〗1卯形成於 317080 27 1261357 矽基板11中較源極和汲極延伸區域}1#和Ubp深之水平 處。 再者，於第5D圖之步驟中，接著於1〇keV之加速電屙 和lx 劑量下^B+之離子植入元件區域UB中^ 將p-型之缓衝源極和汲極區域llsPt^D 11Dpb形成於較上 述P型的源極和汲極區域1丨SP和丨丨Dp深之水平處。 再者，於第5E圖之步驟中，使用與上述第4E圖步驟 說明之CVD氧化膜15相似之氧化膜覆蓋元件區域11A，而 與第：C圖或第4E圖之步驟—樣，使用多晶矽閘電極13卜 側壁氧化膜130和側壁絕緣膜13麗作為遮罩，將溝渠uTA 和ιιτΒ形成於元件區域11Β中閘電極ΐ3ρ之兩橫向侧。應 注意的是隨著溝渠之形《，ρ型多晶矽閘電極圖請之。 上部亦被钱刻。 再者，於第5F圖之步驟中，與第2D圖或第4F圖之步 驟一樣，將SlGe混晶層14A和14B分別屋晶成長於溝渠 11TA和。。ΐιΤΒ，結果，在問電極13p之正下方通道區域中引 致大的早轴壓縮應力。而且，p型多晶石夕閉電極⑽上會 -同時成長？型多晶矽SiGe層14C。 -±方、第5F圖之步驟中，於SiGe混晶層]4A和14B之露 =二上、多晶矽加6層“C上、以及n型源極和汲極區 " 和11DN上和η型多晶石夕閘電極13Ν上，進一步形 成石夕化物層1 β。
多曰第5Α至5F圖之製程’同樣可形成非常靠近形成於 曰曰石夕間電極13P正下方的通道區域之SiGe混晶層i4A 3]7080 28 I261357 和 14β 〇 [第四實施例] 其次，將參照第6AS 61目言兒明依照本發明第四 例之半導體積體電路之製造方法，其中對應於前面所述部 分之該些部分係指定以相同之參考號碼，並省略其說明。 參照第6A圖，值得注意的是多晶矽閘電極和多晶矽間 電極13P係分別隔著閘極絕緣膜而形成於元件區域和 元件區域11B中’以及於第6B圖之步驟中具有厚度大約 5職之該㈣壁氧化膜刪係藉由熱氧化作賴程及接著 之回蝕刻製程而形成於閘電極13N和13p之側壁表面。 值得注意的是執行上述回蝕刻製程使矽基板11之表 :露出，其中第6B圖之步驟復包括：藉由沉積SiN膜以覆 盖内=壁氧化膜W〇,並回關如此沉積之SiN膜而形成一 ，具f 5随厚度之SiN之内側壁氮化膜13蘭之步驟。值 得注意的是用來形成内側壁氮化膜13觀之 亦係進行到露_基板u之表㈣止。 再者，於苐6B圖之步驟中，於元件區域丨1β執行譬如 B+之p型雜質元音夕M" 、^、之離子植入，以形成源極和汲極延伸區 城 11 aP 和 1 ibp。 / 次，於第6C圖之步驟中，進一步將側壁氧化膜ι3〇ι 形成方,、。夕日日矽閘電極13N和13P的内側壁絕緣膜13Wn i 上，亚藉由使用多晶矽閘電極13P、内側壁氧化膜丨3W0、 内側壁絕緣膜13WNl和側壁氧化膜ι3〇ι作為自行對準遮 攀，進行離子植人製程將譬如B+之P型雜質it 入到元 317080 29 1261357 件區域ιΐΒ，而形成p型的源極和汲極區域usp和m 开…、其次’於第_之步驟中，進-步將側壁氧化膜刚 4於兀件區域11A和11B中各多晶石夕閘電極⑽和⑽ 的側壁氧化膜i 3 0:上，並藉由使用多晶石夕問電極i 3 n、内 側壁乳化膜讓、内侧壁絕賴13WNi = 作為遮罩，實行相似於第2E:: 入衣私之離子植人製程，而於元件區域UA中形成η型 的緩衝源極和没極區域11SNM〇 UDNb。再者，藉由使用 多=石夕問電極13P、内側壁氧化膜_、内側壁絕緣膜 13WNl、側壁氧化膜13〇1和側壁氧化膜14 :=”E圖之離子植入製程之離子植入製=於: =域叩中形成㈣的緩衝源極和&極區域⑴抑和 接著’於帛6 E圖之步驟中’藉由H F製程去除側壁氧
/肤㈣和13〇1，使内側壁絕緣膜13_露出。再者， 於兀件區域11A中，使用多晶残電極i3N ;=〇和内側壁絕緣膜職作為遮罩，實行相二 和及極延伸區域llaN和libN。 再者’於第6E圖之步驟中，將對應於側壁氧化膜 =錢_ 13觀㈣氧⑽㈣錢化㈣成於在 口夕4開電極⑽和13p之内側壁絕緣膜聰i上。 6F alt::第6F圖之步驟中，用⑽氧化膜15覆蓋第 』之一再，並且用阻劑圖案们作為遮罩，從元件區域 7Π.ςπ 30 1261357 丄1B去除cvd氧化膜} 5。再 “ 驟中執行分別對應於第51)至者由於第⑽至61圖之步 Μ圖之步驟獲得除了多曰石々？圖之步驟之製程，而於第 膜之紝檨外^门…矽聞電極13~和13P之側壁絕緣 、，構外相同於第5F圖結構之結構。 方；別述貫施例中，痺注咅 3 ^ 或13P之側壁表面之崎==多晶㈣^ 域之兩橫向端之石夕基板之^面 亦連續覆蓋於通道區 膜⑽之石夕基板11±=Λ°在此種構造中，⑽氧化
圖、筮 、、區域附近的部分有可能在第2C 圖弟4Ε圖或第5Ε圖之步騍φ γ 士、蓉、巨 進行之链4 ιτγ 力吵中形成溝渠11ΤΑ和11ΤΒ後 此，Α ；； HF兹刻製程之HF處理時遭受HF之钱刻。因 *避免此種蝕刻而必須控制蝕刻條件。 夕曰 面本只知例中’形成内側壁絕緣月莫13WNi於 夕曰曰甲電極13P(亦可為多晶矽間電極13N)之側壁 膜_之外側，而使得内側壁絕緣膜㈣丄到達石夕基板 辛面口此，即使當重複實施包括HF處理之處理時， =亦沒有機會侵入間電極13p或UN正下方之間極絕緣膜 …或進-步侵人閘極絕緣膜12下方之通道區域。由此， 使半導體裝置之製造變得容易，並增進良率。 。此處，應注意的是内侧壁絕緣膜1 3WN1僅提供用來阻 擋HF之入侵，而因此内側壁絕緣膜UWNi不須有太大的厚 度。舉例而言，為達此阻擋之目的，大約5nm厚即已足夠。 灰本只施例中，S1 Ge混晶層]4A和14B和通道區域間 之距離稍微增加。然而，藉由抑制内側壁絕緣膜】3wNi之 厚度儘可能的小，可將通道區域中由SiGe混晶層】乜和 ^ 1 7Π.^Π 3) 1261357 14B所引起之星φ丄网、、 早軸壓縮應力的減小抑制到最小。 [第五實施例] 了豆蚪/第7Α至7Η圖說明依照本發明之第五實 :夫考^；、應於前面所述部分之該些部分係指定以相同 之爹考唬碼，並省略其說明。 第7Α圖’將η型的多晶矽閘電極1⑽ 區域ΠΑ中切基板^，將ρ型的多晶㈣雷極、哪 :成於兀。件區域ηΒ中之石夕基板η上，其中多晶石夕間電極 和1 p係隔著SiON或類似物之閘極絕緣膜 於矽基板11上。 其次’於第7B圖之步驟中，使用多晶石夕問電極I3p 作為遮罩而將p型雜質元素引人元件區域ιιβ中，以及於 石夕基板丨丨中與元件區域11Β之多晶梦閘電極up之兩橫向 側對應之處形^型的源極和沒極延伸區域ιι&ρ和㈣。 再者，於第7B圖之步驟中’將側壁氧化膜形成於 各多晶石夕閘電極13N和13P，其中第78圖之步驟復包括： 藉由使用矽基板11上之多晶矽間電極13N和側壁氧化膜 swi作為遮罩，進行相似於第2B圖之步驟之離子植入掣程 將η型的雜質元素引入到元件區域11A中，而於石夕基板u 中形成η型的源極和汲極擴散區域丨丨洲和丨丨洲之步驟。 再者，於第7Β圖之步驟中，藉由使用多晶石夕閘^極 13Ρ和側壁氧化膜S'H作為遮罩，進行相似於$ 2β圖之步 驟之離子植入製程將Ρ型的雜質元素引入到元件區域ιιβ 中。以此種方式，形成Ρ型的源極和沒極擴散區域· 1261357 和 11DP 。 再者，於帛7C目之步驟中，將侧壁氧化膜別2形成於 各多晶石夕閉電極13N和13p之各側壁氧化膜㈤上，缺後 “使用多晶㈣電極13N和側壁氧化膜撕力㈣作為 遮罩’進行相似於第2C圖之步驟之離子植入製程將η型的 雜質兀素引入到元件區域m中。以此種方式’將η型的 緩衝源極和汲極擴散區域⑽心UDNb形成於較源極和 丨汲極區域11SN和11DN更深之水平位置。 再者於第7C圖之步驟中，使用多晶石夕間電極⑽ 和側壁氧化膜SW1和娜作為遮罩，將P型的雜質元辛引 入到兀件區域11B中，而將n_型的緩衝源極和沒極擴散區
或SPb和π DPb形成於較源極和汲極區域u 和u DP 更深之水平位置。 /、人’於弟7D圖之步驟中，藉由HF製程，將側壁氧 化膜swaSW2從多晶石夕間電㈣^i3p之側壁表面去
除，然後將“的雜質元素和P型的雜質元素分別引入到 兀件區域m和元件區域11β，以於元件區域nA中間電 極13N之兩橫向側形成n型的源極和汲極延伸區域llaN =UbN’以及於元件區域Ι1β中問電極13P之兩橫向側形 成Ρ型的源極和汲極延伸區域llaP和llbp。 Λ、再者’於第7D圖之步驟中，實施⑽氧化膜130之形 战程序’接著藉由施行slN膜之CVD製程和實施W膜之 回_製程’而形成S1N之側壁絕緣膜删，使梦基板n \表囬於元件區域11A和]1 β露出。 Ϊ261357 …其次，於第7E圖之步驟中，將CVD氧化膜15形成於 :卬圖之結構上，接著將阻劑圖案R4形成在元件區域⑴ 介為遮罩，而從元件區域i丨B去除CVD氧化膜15。 再者，於第7F圖之步驟中，以除了閘極側 結構外相似於前面說明之第⑽圖之步驟，使用保留在、元件 =域15中之⑽氧化膜15作為遮罩，以及使用多晶石夕間 电極13P和侧壁絕緣膜13〇和13謂作為自行對準遮罩，而 於兀件區域11 β形成溝渠11TA和11TB。 再者，藉由實施相似於第6}1至61圖之步驟之第％ 至圖之步驟，而於第7Ή圖之步驟中，獲得具有除了側 壁絕緣膜之構造外與第6ί圖相似的結構之半導體 [第六實施例] ^ 於上述說明之各實施例中，值得注意的是：在多晶石夕 開電極或13Ρ上形成SlN側壁絕緣膜删時，為了改 善多晶石夕閘電極和SlN側壁絕緣膜之間的界面特性，在多 晶石夕閘電極13N和13P與SlN側壁絕緣膜13職之間形成了 具有厚度大約1 〇nm之CVD氧化膜130。 因此，應庄意的是，沿著多晶石夕閘電極i3p之側壁表 面延伸之CVD氧化膜13Q之部分露出於多晶㈣電極⑽ 之了貝部。再者，CVD氧化膜13〇連續地延伸於SiN側 緣膜麵與石夕基板u之表面之間，並露出於w側壁絕 緣朕13WN之侧壁表面之底部。 另一方面，CVD氧化膜130之此露出部分在形成溝渠 和11TB之p祭，為了清洗溝渠側壁表面而施行肝製程 317080 1261357 jr:又到钱刻’而如第8圖中所示，在⑽氧化膜之 涊蕗出部分形成了深裂縫（deep Sllt)。 $值得注意的是，此種裂縫不僅形成於第％圖步驟之溝 u^成％’而且也形成於藉由HF製程去除外側壁絕緣膜 “1 於帛5D圖之實例中，應注意的是此裂缝不僅形 、'P初M0S電晶體，而且也形成於n通道廳電晶體。 於如上述之矽基板Π中形成溝渠時，應注意 石夕間電極13P其本身之上部會被峨 CVD氧化膜！ 3〇會露出 “备出—。因此，CVD氧化膜130 之此路出部分會於H F製程時受到蝕刻。 如此蝕刻CVD氧化膜13〇之結果是 電極之側表面和底表面形 楗及之在閉 能會在之後的製程中形成⑸⑷可 缺陷。 准貝之空洞(vend)、或形成
因此，本發明之篥丄廢A Q ^ ^ ,弟/、戶'鈿例中，於形成溝渠之前，如 弟Θ 0中所不，係使HF製程時可能受到蝕刻之 130之露出部分接受經過 羊肤 用對HF具有抗腐餘之層_填滿此淺裂縫。成九衣、、、逢亚 第10A至⑽圖為顯示於肝處理 具有抗腐I虫之膜13Wn填滿CVD氧化 月J以對卵 分之步驟的圖。雖鋏第μ 、 〇〜可能被蝕刻部 晶體之情況，但是相同之為針對p通麵電 參照請至二Γ通道M0S電晶體。 。0 ’ 圖對應於第2β、4β或 ……SlN側壁絕緣膜咖係隔著⑽氧化
^n〇SO 35 1261357 朕130而形成於多晶矽閘電極13p之側壁表自，其中第_ 圖之結構於第10B之步驟中接受HF處理，以於進 ％ 圖之步驟之前於⑽氧化膜130中形成裂缝·。由此， 鑑於麵冬實施之溝渠形成步驟期間將發生於多晶矽閘電 極⑽之餘刻的深度，裂缝！ 3〇s最好形成具有2〇至施出 ，珠度，以使裂缝130s之深度至少等於上述 13P之蝕刻深度。 其次，於第10C圖之步驟中，藉由使用有機石夕源材料 和氨之CVD製程，將SlN膜18N沉積於第ι〇β圖之結構上， 而使得SiN膜18N填滿裂缝i3〇s。 例如，可藉由在（M^_Pa(較佳是5幻〇〇 壓力下刪至70代（較佳是至65〇。〇)之基板溫度中， 以20至400 SCCM(較佳是80至2〇〇SCCM)之流量供給 前述有機矽源之雙三級丁胺矽烷（bis-terti^y '' buWin〇sllane ; BTBAS)，以及以 1〇 至簡 _(較 •佳是30至500 SCCM)之流量供給氨氣來形成具有厚度一 或更少之SlN膜⑽於石夕基板！ ！上而用對應於第9圖之膜 1 3Wn之SiN膜1 8N填滿裂缝1 3〇s。 在第圖之步財’再將氧化膜14沉積於侧壁絕緣 膜謂上，而於第10D圖之步驟藉由回_氧化膜14以及 S】N Μ 18N直到露出石夕基板為止，而將側壁氧化膜μ形 成於SiN侧壁絕緣膜】3W上。 此處，應注意的是可藉由在施行第】〇c圖之步驟中， 在〇·]至3000 Pa(較佳是5至3〇〇 Pa)壓力下3〇〇至65〇 317080 36 !261357 # b佳是㈣至580。0之基板溫度中以2G至4QQSCCM(較 至糊SCCM)之流量供給作為有機㈣、之職§， =及以10至5000 SCCM(較佳是30至1 000 SCCM)之流量供 7 N20氣體，來形成Sl〇N膜以❹w膜⑽。藉由使用 = 層13Wl^SlQ_’可改善㈣基板U或多晶 夕閘笔極之界面特性。 :第10C圖之步驟’應注意的是於SiN膜用作為抗卯 吴 之情況，多晶矽閘電極13P與膜於該閘電極13p =頂部係直接接觸。即使於此情況，由於難此部分將形 成石夕化物，因此不會有問題發生。 &於第10D圖之步驟後，製程進行至第2Dk、第4E圖、 弟5E圖和第6G圖之任一步驟。 此處，值得注意的是對應第2C圖之製程，第⑽圖和 〇D圖二製程可修改為如第m圖和11B圖所示。 於弟UA圖之步驟，應注意的是省略了 CVD氧化膜14 =形成，而結果由第11B圖之回钮刻製程去除了以小厚度 ，儿積於矽基板11上之SiN膜18N。
手曰f注意的是此種抗HF膜13Wn不僅形成於p通道職 ^晶體，而且也形成於0通道職電晶體，結果是於第2B :之步驟後弟2C圖之步驟開始前，於矽基板上形成第12 圖中所示之結構。 ^ %才么明可稭由階梯覆蓋（step coverage)優越之 2 α D製程—個原子層接著一個原子層地沉積S! N膜或 SiON胺而貫施第i〇c圖之步驟。 317080 1261357 再者’本發明並不限於上述之實 之變化知伙丛 向疋可作各種 和修飾而不偏離本發明之精神和範圍。 【圖式簡單說明】 乾圍 ^圖為解釋使用s丨Ge壓縮應力以盖 之P通道MOS恭b邮 又。式置動作速度 — 兔晶體之原理之圖； 第2Α至2F圖為顯示依照本發一每 體積體電路褒置之製程之圖； …)之半導 第3圖為顯示依照本發明之實施 電路裝置之D诵$ Μηο 之建構+導體積體 _ Ρ通迢M〇S電晶體之構造之圖； 第Μ至4F圖為顯示依照 體積體電路裝置之製程之圖； 之昂―只施例之半導 A至5 F圖為顯示依昭本發 一 體積體+敉壯逆 、不^月之乐二貫施例之丰導 月且賴月丑兔路裝置之製程之圖； 』<千¥ 第6 A至61圖為顯示依昭 一 體積體電路裝置之製程之圖7 x弟四貫施例之半導 作:欠至7H圖為顯示依照本發明之第五實施例之半導 月豆積體電路裝置之製裎之圖； &例之+導 第8圖為解釋本發 杳 圖 θ之昂/、貝細例中提出的問題之 弟9圖為％員不本發明夕楚丄— ^ 1ΠΛ 月之弟/、貫鈿例之原理之圖； 弟1〇Α至10D圖為磲干艰Ω㈤ 笼^ 、形成弟9圖之結構之製程之闰 乐11A和11 β圖為盈 ^ 之圖 ； 員不弟，、貫施例之另一個製程範例 苐〗2圖為顯示溝单 木^成步驟之前的狀態之第六實施 3】7_ 38 1261357 閘電極 矽基板 兀件區域 11 bN η型的源極和汲極延伸區域 Ρ型的源極和汲極延伸區域 STI元件隔離結構 源極和;:及極區域 η型之緩衝源極和;及極區域 源極和汲極區域 例所獲付結構之範例之圖 【主要元件符號說明】 1 矽基板 1A、1B 混晶層 3 11 11B llaN llaP、llbP 111
11SN、11DN llSNb 、 llDNb 11SP、11DP 1 a、1 b p型擴散區域 2 閘極絕緣膜 3A、3B 側壁絕緣膜 11A 元件區域 llSPb、llDPb P-型之緩衝源極和汲極區域 11TA、11TB 溝渠 ❿13 氧化膜 130 氧化膜 130s 裂缝 1 3W SiN側壁絕緣膜 1 3WNi内側壁氮化月莫 13W0 内側壁氧化月莫 14A、14B、14C 14W 外側壁氧化膜 15 氧化膜 12 閘極絕緣膜 13N η型多晶矽閘 電麵 1301 側壁氧化膜 13P Ρ型多晶矽閘 電技 13WN 側壁絕緣膜 13Wn 抗HF膜 14 氧化矽膜 Ρ型SiGe混^ 旧層 14Wi 侧壁氧化膜 16 秒化物層 39 1261357 18N SiN膜 R1 阻劑遮罩 R2 阻劑圖案 R3 阻劑圖案 R4 阻劑圖案 SW1、 SW2侧壁氧化膜 箭號ί i 壓縮應力 箭號 b 應變 箭號( :應變 箭號 d 單軸壓縮應力
40 λΠΟ-SO

Claims (1)

  1. I261357 、申請專利範圍： 一種半導體積體電路裝置，其特徵在於包括： 石夕基板，藉由元件隔離結構而定義出第—元件區域 與第二元件區域； 形成於該第一元件區域之n通道M〇S電晶體；以及 形成於該第二元件區域之P通道MOS電晶體，
    該η通道MOS電晶體包括：第一閘電極，係承載一 對形成於其各侧壁表面之第一側壁絕緣膜；以及形成於 。亥第一兀件區域中各該第一侧壁絕緣膜的外侧之η型 的源極和汲極擴散區域， 々-ITJ 电，係7!(載一 對形成於其各側壁表面之第二側壁絕緣膜；形成於該第 -兀件區域中各該第二側壁絕緣膜的外側之ρ型的源 極和汲極擴散區域；以及第一和第二陶昆晶區域， ^相對Γ亥石夕餘以蟲晶方式形成於該第二元件區域 °亥第和第一 S1 Ge混晶區域係填滿形成於夂哕第 二侧壁絕緣膜的外側之第一和第二溝渠而形成'，；；一 :弟二溝渠係分別包含於該P型源極擴散區域和該p i /及極擴散區域中而形成， 各孩第一和第二siGe混晶區域係以相對於與之 應之該:二側壁絕緣膜之表面自行對準之關係形成， …且：就各該擴散區域之底邊相比較時，該第 £域中該η型源極擴散區域與該 距離大於該第二元件區域中該ρ型源極擴散i域間之 317080 4] 1261357 型汲極擴散區域間之距離。 2·如申請專利範圍第丨項之半導體積體電路枣置复 第-側壁絕緣膜與該第二侧壁絕緣膜分別具：::、中該 第二結構且第一和第二結構互不相同。 弟和 3. 如申請專利範圍第丨項之半導體積體電路裝置发 第一側壁絕緣膜具有由可被_刻之第—材一= 之表面，該第二側壁絕緣膜具有對H F具抗蝕 /一 材料所形成之表面。 乐一 4. 如申請專利範圍第丨項之半導體積體電路裝置，发 第一側壁絕緣膜和該第二側壁絕緣膜具有相同的結構玄。 5. =请^利範圍第1項之半導體積體電路裝置，其中該 和第二閘電極之·絕緣膜用化學氣相沉積⑽^ 氧化膜覆蓋’該第一側壁絕緣膜隔著該cV ^該第—閘電極上，該第二側魏緣膜隔 氧化膜而形成於該第二閘電極上。 6·如2請專利範圍第】項之半導體積體電路裝置，其中各 〆第矛第一 SlGe作匕晶層具有側壁表面面對該閘極絕 緣胺正下方之通道區域，而使得該側壁絕緣膜包括複數 個平面（flat facets)。 7· —種半導體積體電路裝置，其特徵在於包括·· 矽基板，藉由元件隔離結構而定義出第—元件區域 與第二元件區域； 形成於該第一元件區域之η通道M〇s電晶體；以及 形成於S亥第二元件區域之p通道M〇s電晶體， ^7〇(^〇 42 I261357 该n通道MOS電晶體包括：第—間電極，係承載一 兮形成於其各側壁表面之第—側壁絕緣膜;以及形成於 〜―元件區域中各該第一側壁絕緣膜的外側之η型 的源極和汲極擴散區域， 該Ρ通道廳電晶體包括：第二閉電極，係承載一 :形成於其各側壁表面之第二側壁絕緣膜;形成於該第 -兀件區域中各該第m緣膜的外側之ρ型的源 :和沒極擴散區域；以及第一和第二SiGe混晶區域係 中目對於Γ石夕基板以蟲晶方式形成於該第二元件區域 一 °亥弟一和第二SiGe混晶區域係填滿形成於各該第 -:壁絕緣膜的外側之第一和第二溝渠而形成，該第一 :弟-溝渠係分別包含於該p型源極擴散區域和該p 里及極擴散區域中而形成， 弟和弟—S i G e混晶區域係以相對於與之對 …=第一側壁絕緣膜之表面自行對準之關係形成， 其中各該第一和第二侧壁絕緣膜包括··由對HF且 有=姓性（resistance against HF)之材料構成之下側 土 2緣朕，由可被HF蝕刻之材料構成且形成於該下侧 壁、吧緣膜上之中間側壁絕緣膜；以及由對HF具有抗蝕 性之材料構成且形成於該中間側壁絕緣膜上之上側辟 絕緣膜。 & 8. 一 ^半導體積體電路裝置之製造方法，該半導體積體電 ”置包括藉由元件隔離結構而定義出第一元件區域 與第二元件區域之矽基板；形成於該第一元件區域並具 λ17Π^>Π 43 1261357 有第一閘電極圖案之η通道MOS電晶體；以及形成於該 第二元件區域並具有第二閘電極圖案之p通道M0S電晶 體，該p通道M0S電晶體包括在該第二閘電極圖案正下 方之通道區域之兩橫向侧以蟲晶方式形成至該梦基板 之p型S i G e混晶區域’該方法的特徵在於包括以下步 驟： 於該第一和第二元件區域中，使用對HF具有抗蝕 性之第一材料在該第一閘電極圖案和該第二閘電極圖 案之各侧壁表面上形成第一側壁絕緣膜； 使用該第二電極圖案和該第二閘電極圖案上之該 第一侧壁絕緣膜作為自行對準遮罩，於該第二元件區域 實施p型雜質元素之離子植入製程而於該矽基板中該 第二閘電極圖案之兩橫向侧形成p型的源極區域和汲 極區域， 於該第一元件區域，在形成於該第一閘電極圖案上 之第一侧壁絕緣膜上形成相對於該第一側壁絕緣膜具 有蝕刻選擇性之第二側壁絕緣膜； 使用該第一閘電極圖案、該第一侧壁絕緣膜和該第 一閘電極圖案上之該第二侧壁絕緣膜作為自行對準遮 罩，於該第一元件區域實施η型雜質元素之離子植入製 程而於該第一元件區域中該第一閘電極圖案之兩橫向 侧形成η型的源極區域和汲極區域； 以覆蓋該第一元件區域而露出該第二元件區域之 方式形成遮罩絕緣膜； 44 ^170R0 1261357 =綱罩絕緣膜之步驟後，使用該 阇案和该第二閘電極圖安u W包 遮罩，姓刻該第二元件：：該第-側壁絕緣膜作為 干1^域中之該矽基板，於哕篆-閘 ;案之兩橫向側形成第—和第二溝渠，該二第 一溝知隔著該第一侧辟纟 分離；以及 土、、、巴讀而與該第二閘電極圖案 方；形成該第一和第-、、1 絕緣膜覆蓋該第—元= 步驟後，在用該遮罩 晶層在該第—和第4;:，下，使。输混 加α晶區域。“中蟲晶成長，以形成該P型 方去月範圍第8項之半導體積體電路裝置之製造 用Η”、:：物基板之該步驟包括以下任-步驟： == 機驗卿彳處理該第—和第二溝渠之表面之 钱列卞ί 乾_製程或使用HF或該有機驗 和程與乾崎程之組合處理該第- 溝木之该表面之步驟。 H) ·如申請專利笳_楚 方法，其中於开^ 半導體積體電路裝置之製造 钱刻相斜料 SlGe混晶區域之後，藉由回 辟。'第―側壁㈣膜具有關選擇性並設於 上之絕緣膜，而形成於該第一間電極 之5亥乐二侧壁蝕刻膜。 = :專10項之半導體積體電路裝置之製造 極區域之/牛5亥第—元件區域中形成n型的該源極和;及 …之’包括藉由離子植入製程於第一加速電 45 "l7〇^r 1261357 1下Γ第劑ι而引入該η型雜質元素之步驟；张成 型的該源極和汲極區域之該步 y 11 兮嵬一-认^ 7私奴包括以下步驟：與於 ^弟—兀件區域中形成 卓_ ΓΠ 士 源極和〉及極區域 步驟同時，藉由離子植穿 Α之。亥 該繁一 1广、 ％而將該第二雜質元素引入 〆弟 兀件區域中，並中今玄Μ # jk\ 锋丄 八 離子植入製程係使用大於兮 弟-加速電屢之第二加速電 方。亥 二劑量，以及使用哕裳一門+ 方、。亥弟一劑i之第 荦上之’电極圖案和該第-閘電極圖 12 :由ί 緣膜作為自行對準遮罩。 .D申凊專利範圍第8 方法，並中將辟^肢積體電路農置之製造 中今第門= 緣膜形成於該第—元件區域 Τ β昂一閘電極圖幸 μ TLQ 知，復包括將該第二側辟 之步 闰右， i、巴緣艇亦形成於該第二間啻枕 0案上之該第一側壁 一閘電極 A A 土^緣艇上之步驟；於該第-分处广 域中形成P型的哕、、原代4 乐一凡件區 _ 1 原極和汲極區域之該步驟係於亨笛 Ή : ^ 11玺的該源極和汲極區域之 =在在該第二間電極圖案上 = 除之狀態下實施。 训土，，巴緣馭被去 13.如申請專利範 方法，其中於該第Λ2之半導體㈣電μ置之製造 該第-側壁絕緣膜上70 =中§以—間電極圖案上之 ,, 卜 形成忒弟一絕緣膜之該步$ 括於該第二元件區域 ，设包 測壁絕緣膜上同時米 忒弟一 形成该弟二側壁絕緣膜之步驟， a μ弟一閘電極圖案上形 之該步驟之前，先摊/一士 ^ 側土系巴％膜 订 > 该第二兀件區域中形成ι〕型的 46 1261357 "玄源極和;及極區域之該步驟。 1 4 ·如申凊專利範圍第1 3 士、、+ #丄 牛冷體積體電路裝置之萝造 法，其中於該第二元件區域中 " 擇區域·之該步驟，包括於第1的，源極和汲 行離子植入穿r而引入# …毛壓下用第-劑量施 第二加速電壓下用較小之第:Γ素，以及於較大之 乐—剑1施行離子植入f裎 而引入該P型雜質元素之步驟。 入衣私 1 5.如申請專利範圍第8至 體電路裝置之势迭方'去/ 任何一項之半導體積 -側壁絕緣膜Π 括下列步驟:於形成該第 型雜質元2 之前，用該閘電極作為遮罩將η 於該閘電極之邊緣之4 =於該石夕基板中對應 型的源柄 "弟閘電極之兩橫向側形成η /，、極和汲極延伸區域·，以及 於形成該第一側辟绍έ矣 電極作為遮星收 土、、、邑、味朕之步驟之前，用該第二間 於該矽基拓V:ρ型雜質元素引入該第二元件區域，而 之兩产i铜#應於該開電極之邊緣之該第二問電極 側形成p型的源極和汲極延伸區域， 16 極和没極區域原枉和/及極區域之形成步驟和？型的該源 一 區或之形成步驟係同時實施。 積體:路裝置之製造方法，該半導體積體電 與第二元件區；^件2離結構而定2出第-元件區域 有裳一 土板，形成於該第一元件區域且1 Θ乐一閘電極圖奉、 八 第二元件區域且星ί:逍鐵電晶體·’以及形成於該 ”令弟二閘電極圖案之Ρ通道MOS電晶 W7080 I261357 體，該P通道MOS電晶體包括在該第-方之通道區域之兩橫向_晶方;:==: :Pi slGe混晶區域，該方法的特徵在於包 驟： 1 ^ 性之Π:第二元件區域中，使_具偏 安弟材枓’於該第一閉電極圖案和該第二間電極 木之各側壁表面上隔著化睪气4 回 成…―也儿積(CVD)氧化膜而形 成弟一側壁絕緣膜； ~ 使用相對於該第-材料具有姓刻選擇性之第 碑，在該第一和第二元件區域中 L #斤 復"""·遣弟一閘電極圖幸 ㈣二閘電極圖案之該第—側壁絕緣 」、 侧壁絕緣膜； 风弟一 該第第一閑電極圖案和該第-閘電極圖案上之 實"：弟二側壁絕緣膜作為遮罩，於該第-元件區域 兮Γ—二：入製程將η型雜質元素植入該梦基板，而於 笔極圖案之兩橫向側形成η型的源極區域和 Ρ使用該第二間電極圖案和該第二問電極圖案上之 =:和第二側壁絕緣膜作為遮罩，於該第二元件區域 該第二閘電極圖案之兩橫向側以=:基板，而於 汲極區域； 側…型的源極區域和 料 /r>r .-巧可 弟一和第二元件區域中兮楚 _ _ L X甲访乐一閘電極圖案和該 使用相對於該第-材料具有姓刻選擇性之第三 3170S0 48 1261357 第〜間電極圖案之久―十η 嗅； ° "貝,壁表面上形成第三侧壁絕緣 4使用該第—間電極圖案和該第〜η十 ;第一至第三侧壁絕緣膜作為遮罩，於 =亟圖案上之 〜缓衝擴散區域； 土的第一和第 使用忒第—閘電極圖宰〜 該第一 $笛-乂丨处 牙口亥弟〜閣電極圖案上之 ^ 至弟二側壁絕緣膜作為遮罩，於兮〜茱上之 貫施P型雜質元素之離子植入製程二乐二元件區域 極和汲極區域之下 > 刀別於該p型源 區域； 下方形成。型的第〜和第二緩衝擴散 糟由使用HF之蝕刻製程，於# 域中從該第一和繁— 牙弟一兀件區 和第-彳, 閘琶極之該側髮表面去除兮第一 和弟二側壁絕緣膜； 太丨示及弟一 开/成對HF具有抗蝕性之第側 和第二元件 弟_ j 土辛絕緣肤於該第- 乐一和第二間電極； 第 ’玄第二閘電極和該第二閘電極上之兮第 二^壁絕緣膜作為遮罩，㈣該第二元件^ 石夕基板’而在該第二閉電極圖宰仏域中之邊 第二溝渠；以& 木之兩杈向側形成第一和 藉由口型SlGe混晶層之磊晶成 _ ，件區域中之該第-和第二溝渠。 、滿“二兀 W·—種半導體積體電路裝置之製造方法，該半導體積體電 ^ 17〇k>〇 49 1261357 路裝置包括·猎由元件隔離結構而定義出弟一元件區域 與第二元件區域之矽基板；形成於該第一元件區域且具 有第一閘電極圖案之η通道MOS電晶體；以及形成於該 第二元件區域且具有第二閘電極圖案之ρ通道MOS電晶 體，該ρ通道MOS電晶體包括於該第二閘電極圖案正下 方之通道區域之兩橫向側以蟲晶方式形成至該妙基板 之ρ型S i Ge混晶區域，該方法的特徵在於包括以下步 驟： 於該第一和第二元件區域中該第一閘電極圖案和 該第二閘電極圖案之各侧壁表面上形成第一材料之第 一側壁絕緣膜； 使用該第一閘電極圖案和該第一閘電極圖案上之 該第一側壁絕緣膜作為遮罩，於該第一元件區域實施離 子植入製程將η型雜質元素植入該矽基板，而於該第一 閘電極圖案之兩橫向側形成η型的源極區域和汲極區 域； 使用該第二閘電極圖案和該第二閘電極圖案上之 該第一側壁絕緣膜作為遮罩時，於該第二元件區域實施 離子植入製程將ρ型雜質元素植入該矽基板，而於該第 二閘電極圖案之兩橫向側形成ρ型的源極區域和汲極 區域， 於該第一和第二元件區域中該第一閘電極圖案和 該第二閘電極圖案中之該第一側壁絕緣膜上形成第二 側壁絕緣膜； 50 ^61357 使用該第一閘電極圖案和 該笛 A * 閘電極圖案上之 z昂一和第二側壁絕緣膜作盔 贅梳义 ^ 豕腺作為遮罩，於該第一元件區域 、碓子植入製程將n型雜質元吝;^ Α γ f 4 別於γ , 貝兀$植入该矽基板，而分 刎方'該η型源極和汲極區域 有低、曲洛丨准 $之下方形成相互分離並具 # 和弟二緩衝擴散區域； 吏用忒弟一閘電極圖案和該 該第_ 4 μ y . μ弟一閘電極圖案上之 實施Μ 、為〜罩，於該第二元件區域 只她離子植入製程將型雜 別於哕 ’、兀$植入該矽基板，而分 〜P型源極和汲極區域 有低雜質濃度水準之ρ型的第成相互分離並具 藉由蝕刻，於該第一和第：-緩衝擴散區域； 第二閘雷朽 # 兀件區域中從該第一和 膜，· 亥弟—和弟二側壁絕緣 形成對肝具有抗钱性之二 侫用#楚 ΒΒ 十―吶％極上； 、μ弟一閘電極和該第二 壁絕緣膜作為遮罩，於該㈤笔極上之該第三侧 板，而於該第 _件區域中蝕刻該矽基 渠;以及 ^極之兩橫向側形成第-和第二溝 晶成長來填滿該第S〗Ge;昆晶層之磊 18·如申請專利範圍第項中之木任 電路裝置，其中氧化膜形成於該第何二員之半導體積體 面，而位於該第二間電極及該侧壁；各側壁表 土双面與該第二側壁絕 和第二元件區域中該第—和第二側壁絕緣膜於該第-你…和弟二間電極上； ^ 1 7Π.90 51 1261357 緣膜之間，且使得該氧化膜從第一端延伸至第二端，該 氧化膜因此亦於該側壁絕緣膜之底部延伸於該矽基板 與該侧壁絕緣膜之間， 該氧化膜之該第一端係在一縮進位置（receding position)形成於該第二閘電極與該第二侧壁氧化膜之 間’該縮進位置係從該閘電極之上表面縮進， 該氧化膜之該第二端形成於從該第二侧壁絕緣膜 之外表面縮進之縮進位置， 對HF具抗蝕性之第一膜區域，從該第二閘電極之 該上表面和該氧化膜之該第一端開始形成，形成於該第 二閘電極與該第二侧壁絕緣膜之間， 對HF具抗蝕性之第二膜區域，從該第二側壁絕緣 膜之該外表面形成至該氧化膜之該第二端，而形成於該 矽基板與該第二側壁絕緣膜之間。 1 9.如申請專利範圍第18項之半導體積體電路裝置，其中 該第一端從該第二閘電極之該上表面縮進，縮進之距離 當從該矽基板之表面開始測量時，係超過對應於該 S1G e混晶區域之殊度之距離。 20.如申請專利範圍第8至14項中之任何一項之半導體積 體電路裝置之製造方法，其中形成該第一和第二侧壁絕 緣膜之步驟包括下列步驟： 於形成該第一和第二側壁絕緣膜之前，於該第一和 第二閘電極之表面上形成氧化膜，使得該氧化膜連續地 覆蓋該第一和第二閘電極之該各側壁表面，並進一步覆 Ή 70,SO 1261357 蓋該矽化物基板上形成該第一和第二閘電極之各個表 面部分； 於形成該第一和第二側壁絕緣膜之步驟之後，用 HF濕蝕刻該氧化膜，以分別於該第一和第二閘電極上 形成第一和第二裂缝，使得該第一裂缝延伸於該第一閘 電極之該側壁表面與該第一侧壁絕緣膜之間，以及於該 第一侧壁絕緣膜與於該第一侧壁絕緣膜下方之該矽基 板之部分之間，而使得該第二裂缝延伸於該第二閘電極 之該侧壁表面與第二側壁絕緣膜之間，以及於該第二側 壁絕緣膜與該第二侧壁絕緣膜下方之該矽基板之部分 之間；以及 用對HF具抗蝕性之絕緣膜填滿該第一和第二裂 缝0
    ^17Π8Π
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