KR100669935B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (10)
- 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성(劃成)된 실리콘 기판과,상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,상기 n채널 MOS 트랜지스터는,제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,상기 p채널 MOS 트랜지스터는,제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치(trench)를 충전(充塡)하도록, 상기 실리콘 기판에 대하여 에피택셜(epitaxial)로 형성된 제 1 및 제 2 SiGe 혼정층(混晶層) 영역을 포함하며,상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합(自己 整合)하는 위치 관계로 형성되어 있고,상기 제 1 소자 영역 중에서의 상기 n형 소스 확산 영역과 상기 n형 드레인 확산 영역 사이의 거리는, 상기 제 2 소자 영역 중에서의 상기 p형 소스 확산 영역과 상기 p형 드레인 확산 영역 사이의 거리보다도, 상기 각각의 확산 영역의 하단부에서 비교한 경우, 큰 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 각각 서로 다른 구조를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 측벽절연막은 HF에 의해 침식되는 제 1 재료에 의해 그 표면이 형성되고, 상기 제 2 측벽절연막은 HF에 대하여 내성을 갖는 제 2 재료에 의해 그 표면이 형성되는 것을 특징으로 하는 반도체 집적 회로 장치.
- 제 1 항에 있어서,상기 제 1 측벽절연막과 상기 제 2 측벽절연막은 동일한 구성을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
- 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과,상기 제 1 소자 영역 위에 형성된 n채널 MOS 트랜지스터와,상기 제 2 소자 영역 위에 형성된 p채널 MOS 트랜지스터로 이루어지는 반도체 집적 회로 장치로서,상기 n채널 MOS 트랜지스터는,제 1 측벽절연막을 양 측벽면 위에 갖는 제 1 게이트 전극과,상기 제 1 소자 영역 중 상기 제 1 측벽절연막의 외측에 형성된 n형 소스 및 드레인 확산 영역을 포함하고,상기 p채널 MOS 트랜지스터는,제 2 측벽절연막을 양 측벽면 위에 갖는 제 2 게이트 전극과,상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 형성된 p형 소스 및 드레인 확산 영역과,상기 제 2 소자 영역 중 상기 제 2 측벽절연막의 양측에 각각 상기 p형 소스 및 드레인 확산 영역 내에 포함되도록 형성된 트렌치를 충전하도록, 상기 실리콘 기판에 대하여 에피택셜로 형성된 제 1 및 제 2 SiGe 혼정층 영역을 포함하며,상기 제 1 및 제 2 SiGe 혼정층 영역의 각각은, 이것에 대응하는 상기 제 2 측벽절연막의 표면에 대하여 자기 정합하는 위치 관계로 형성되어 있고,상기 제 1 및 제 2 측벽절연막의 각각은, 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 하측 측벽절연막과, 상기 하측 측벽절연막 위에 형성되어 HF에 의 해 침식되는 재료로 이루어지는 중간 측벽절연막과, 상기 중간 측벽절연막 위에 형성되어 상기 HF에 대하여 내성을 갖는 재료로 이루어지는 상측 측벽절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
- 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 자기 정합 마스크로 하여 p형 불순물 원소의 이온 주입을 행하고, 상기 실리콘 기판 중 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 위에 상기 제 1 측벽절연막에 대하여 에칭 선택성을 갖는 제 2 측벽절 연막을 형성하는 공정과,상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과, 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막 및 상기 제 2 측벽절연막을 자기 정합 마스크로 하여 n형 불순물 원소를 이온 주입하고, 상기 제 1 소자 영역 중 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,상기 제 1 소자 영역을 덮도록, 또한 상기 제 2 소자 영역을 노출시키도록 마스크 절연막을 형성하는 공정과,상기 마스크 절연막을 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극 패턴의 양측에, 상기 제 1 측벽절연막에 의해 이격시켜 제 1 및 제 2 트렌치를 형성하는 공정과,상기 제 1 및 제 2 트렌치를 형성하는 공정 후, 상기 제 1 소자 영역을 상기 마스크 절연막으로 덮은 상태에서, 상기 제 1 및 제 2 트렌치 중에 p형 SiGe 혼정층을 에피택셜 성장시켜 상기 p형 SiGe 혼정층 영역을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제 6 항에 있어서,상기 실리콘 기판을 에칭하는 공정은, 상기 제 1 및 제 2 트렌치의 표면을 HF 또는 유기 알칼리계의 에칭제에 의해 처리하는 공정, 등방성 건식 에칭 또는 상 기 습식 에칭과 건식 에칭의 적절한 조합에 의해 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 CVD 산화막을 통하여 HF에 대하여 내성을 갖는 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 2 재료에 의해 제 2 측벽절연막을 형성하는 공정과,상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측 에 n형 소스 및 드레인 영역을 형성하는 공정과,상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각의 측벽면 위에 상기 제 1 재료에 대하여 에칭 선택성을 나타내는 제 3 재료에 의해 제 3 측벽절연막을 형성하는 공정과,상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 내지 제 3 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측벽면으로부터 상기 제 2 및 제 3 측벽절연막을 HF를 사용한 에칭에 의해 제거하는 공정과,또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극 의 각각에 HF에 대하여 내성을 갖는 제 4 측벽절연막을 형성하는 공정과,상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 1 및 제 4 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 소자 분리 구조에 의해 제 1 소자 영역과 제 2 소자 영역으로 획성된 실리콘 기판과, 상기 제 1 소자 영역 위에 형성된, 제 1 게이트 전극 패턴을 갖는 n채널 MOS 트랜지스터와, 상기 제 2 소자 영역 위에 형성된, 제 2 게이트 전극 패턴을 갖는 p채널 MOS 트랜지스터로 이루어지고, 상기 p채널 MOS 트랜지스터에서는, 상기 제 2 게이트 전극 패턴 바로 아래의 채널 영역 양측에 상기 실리콘 기판에 대하여 에피택셜로 형성된 p형 SiGe 혼정층 영역을 포함하는 반도체 집적 회로 장치의 제조 방법으로서,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴의 각각의 측벽면 위에 제 1 재료에 의해 제 1 측벽절연막을 형성하는 공정과,상기 제 1 소자 영역 중에서 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중 에 n형 불순물 원소를 이온 주입하고, 상기 제 1 게이트 전극 패턴의 양측에 n형 소스 및 드레인 영역을 형성하는 공정과,상기 제 2 소자 영역 중에서 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 측벽절연막을 마스크로 하여 상기 실리콘 기판 중에 p형 불순물 원소를 이온 주입하고, 상기 제 2 게이트 전극 패턴의 양측에 p형 소스 및 드레인 영역을 형성하는 공정과,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴의 각각에서 상기 제 1 측벽절연막 위에 제 2 측벽절연막을 형성하는 공정과,상기 제 1 소자 영역 중에서, 상기 제 1 게이트 전극 패턴, 및 상기 제 1 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 n형 불순물 원소를 더 이온 주입하고, 상기 n형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 n형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,상기 제 2 소자 영역 중에서, 상기 제 2 게이트 전극 패턴, 및 상기 제 2 게이트 전극 패턴 위의 상기 제 1 및 제 2 측벽절연막을 마스크로 하여 p형 불순물 원소를 더 이온 주입하고, 상기 p형 소스 및 드레인 영역의 각각의 아래에 보다 불순물 농도가 낮은 제 1 및 제 2 p형 버퍼 확산 영역을 서로 이격시켜 형성하는 공정과,상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 측 벽면으로부터 상기 제 1 및 제 2 측벽절연막을 에칭에 의해 제거하는 공정과,또한, 상기 제 1 및 제 2 소자 영역 중에서, 상기 제 1 및 제 2 게이트 전극의 각각에 HF에 대하여 내성을 갖는 제 3 측벽절연막을 형성하는 공정과,상기 제 2 소자 영역에서, 상기 제 2 게이트 전극, 및 상기 제 2 게이트 전극 위의 상기 제 3 측벽절연막을 마스크로 하여 상기 실리콘 기판을 에칭하고, 상기 제 2 게이트 전극의 양측에 제 1 및 제 2 트렌치를 형성하는 공정과,상기 제 2 소자 영역에서, 상기 제 1 및 제 2 트렌치를 p형 SiGe 혼정층의 에피택셜 성장에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
- 제 1 항, 제 2 항, 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,상기 제 2 게이트 전극의 각각의 측벽면 위에는, 상기 측벽면에 대향하는 상기 제 2 측벽절연막과의 사이에 산화막이 상기 측벽절연막의 저부(底部)에서 상기 측벽절연막과 상기 실리콘 기판 사이에서 연장되도록 제 1 단부로부터 제 2 단부까지 연속적으로 형성되어 있으며,상기 산화막의 상기 제 1 단부는 상기 제 2 게이트 전극과 상기 제 2 측벽산화막 사이에서 상기 제 2 게이트 전극의 상면으로부터 후퇴한 위치에 형성되어 있고, 상기 산화막의 상기 제 2 단부는 상기 제 2 측벽절연막의 측벽면으로부터 후퇴한 위치에 형성되어 있으며,상기 제 2 게이트 전극과 상기 제 2 측벽절연막 사이에는, 상기 제 2 게이트 전극의 상면으로부터 상기 산화막의 상기 제 1 단부까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 1 막 영역이 형성되어 있고,상기 실리콘 기판과 상기 제 2 측벽절연막 사이에는, 상기 제 2 측벽절연막의 측벽면으로부터 상기 산화막의 상기 제 2 단부까지의 사이에 HF에 대하여 내성을 갖는 재료로 이루어지는 제 2 막 영역이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
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