KR20050015401A - 실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법 - Google Patents

실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법

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Abstract

실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 반도체 기판상에 소자분리영역을 형성한다. 상기 반도체 기판상의 활성영역에 실리콘 카바이드 채널층을 형성하되, 상기 실리콘 카바이드 채널층은 선택적 에피택셜 성장방법을 이용하여 형성한다. 상기 선택적 에피택셜 성장방법은 RPCVD 또는 UHVCVD공정을 통해 수행된다. 상기 실리콘 카바이드 채널층이 형성된 반도체 기판상에 게이트를 형성한다.

Description

실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법{method of fabricating semiconductor device having SiC channel layer}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고속화, 고집적화가 가속화됨에 따라 미세화된 반도체 소자의 특성을 향상시키기 위한 여러가지 연구가 시도되고 있다. 특히 모스 트랜지스터에 있어서 채널내에서의 캐리어인 전자와 정공의 이동도(mobility)는 드레인 전류와 스위칭 특성에 직접적인 영향을 미치므로 소자의 고집적화와 고속화를 이루는데 있어 핵심적으로 고려해야할 사항이다.
채널내에서 캐리어의 이동도를 향상시키기 위한 여러 가지 방법중에 변형된 채널층(strained channel layer)을 이용한 방법이 널리 연구되고 있다. 이 방법은 반도체 기판으로 사용되는 실리콘의 결정격자에 횡방향으로 인장변형(tensile strain)이 존재하는 경우 변형된 부분에서의 에너지 밴드갭이 감소하여 캐리어의 이동도가 증가하는 것을 이용한 방법이다.
상기 변형된 채널층을 형성하기 위한 방법으로 실리콘 카바이드(SiC)층을 채널층으로 이용하는 방법이 있다. 미국특허 제5,360,986호에 개시된 바와 같이 적정량(<1.5at%)의 탄소원자가 실리콘 결정격자의 격자자리에 치환되는 경우에 탄소원자와 실리콘원자의 공유결합 반경(covalent radii)의 차이로 인해서 탄소원자를 중심으로 하여 결정격자의 변형이 일어나게 되고 그 결과 실리콘 카바이드의 에너지 밴드갭은 실리콘의 에너지 밴드갭보다 감소하게 된다.
실리콘 카바이드층을 채널층으로 이용하는 경우에 캐리어의 이동도가 증가하는 또 다른 이유는 반도체 기판상에 실리콘 카바이드 채널층을 형성 할 경우 실리콘과 상기 실리콘 카바이드 채널층의 계면부근에서 상기 실리콘 카바이드의 결정격자가 인장변형되기 때문이다. 실리콘 카바이드의 격자상수는 실리콘의 격자상수 보다 작다. 따라서 상기 실리콘 카바이드 채널층이 상기 반도체 기판상의 실리콘과 접합을 형성하는 경우 상기 실리콘 카바이드의 결정격자는 상기 실리콘의 결정격자와의 계면에서 정합을 이루기 위하여 횡방향으로 인장변형을 일으키게 되고 그 결과 상기 실리콘 카바이드층의 에너지 밴드갭이 감소하게 된다.
모스 트랜지스터에 있어서 상기 실리콘 카바이드 채널층을 형성하기 위한 방법으로 종래 화학기상증착법(CVD)이나 통상적인 에피택셜 성장법이 이용되어 왔다.
이를 개괄해 보면, 반도체 기판상에 상기 화학기상증착법 또는 에피택셜 성장법으로 실리콘 카바이드층을 형성한다. 상기 실리콘 카바이드층이 형성된 반도체 기판상에 버퍼산화물막과 질화실리콘막을 형성한 후 포토리소그래피 공정에 의하여 소자분리를 하게 된다. 상기 소자분리는 열산화(thermal oxidation)공정이나 STI(shallow trench isolation)공정에 의하여 수행되어진다.
이어서 상기 반도체 기판상의 활성영역에 문턱전압 조절을 위한 이온주입공정을 수행한다. 그 후 상기 반도체 기판상에 산화물막 및 폴리실리콘막을 형성하고 패터닝하여 게이트를 형성하는 통상의 방법으로 실리콘 카바이드 채널층을 가지는 모스트랜지스터를 제조한다.
종래기술에 있어서 상기 소자분리를 위한 상기 버퍼옥사이드막을 형성하는 과정은 열산화공정에 의해서 이루어지는데 이 과정에서 상기 반도체 기판상에 형성되어 있던 실리콘 카바이드 채널층의 두께가 감소하게 된다. 또 소자분리 후 상기 버퍼옥사이드막과 질화실리콘막을 식각하는 과정에서 상기 실리콘 카바이드 채널층의 일부가 손실되어 상기 실리콘 카바이드 채널층의 두께가 감소하게 된다.
상술한 바와 같은 실리콘 카바이드 채널층의 두께감소를 방지하기 위해 소자분리 후 화학기상증착법이나 또는 통상적인 에피택셜 성장법을 사용하여 실리콘 카바이드 채널층을 형성할 수 있다. 그러나 이경우에는 상기 실리콘 카바이드 채널층을 형성한 후 포토리소그래피 공정을 통하여 반도체 기판상의 필드영역상에 형성된 상기 실리콘 카바이드층을 제거해야 하는 공정상의 번거로움이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자내에 실리콘 카바이드 채널층을 형성하는데 있어서 상기 실리콘 카바이드 채널층의 두께감소를 최소화하고 공정상의 번거로움을 방지하는 실리콘 카바이드 채널층을 가지는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제들을 이루기 위하여, 본 발명은 선택적 에피택셜 성장 방법 (selective epitaxial growth)을 이용하여 형성된 에피 실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법을 제공한다.
본 발명에 의하면, 반도체 기판상에 소자분리 영역을 형성한다. 상기 반도체 기판상의 활성영역에 에피 실리콘 카바이드(SiC) 채널층을 형성하되, 상기 에피실리콘 카바이드 채널층은 선택적 에피택셜 성장방법을 이용하여 형성한다. 상기 선택적 에피택셜 성장방법은 RPCVD(Reduced pressure CVD) 또는 UHVCVD(Ultra high vacuum CVD)를 이용하여 수행한다. 이어서 상기 에피 실리콘 카바이드 채널층이 형성된 반도체 기판상에 통상적인 방법으로 게이트를 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본발명의 제1 실시예에 의한 모스 트랜지스터의 제조방법을 공정순서에 따라 나타낸 단면도이다.
도 1을 참조하면, 반도체 기판(100)상에 버퍼 산화막(102)과 질화실리콘막 (104)을 차례로 형성한다. 상기 버퍼 산화막(102)은 산화실리콘막이며 상기 반도체 기판(100)상에서 열산화법을 통하여 형성된다. 이어서 상기 질화실리콘막 (104)상에 소정영역의 개구부를 갖는 포토레지스트 패턴(106)을 형성한다. 상기 포토레지스트 패턴(106)을 식각마스크로 하여 상기 개구부의 상기 질화실리콘막 (104), 상기 버퍼 산화막(102)을 식각하고 연속하여 상기 반도체 기판(100)의 소정깊이 까지 식각하여 상기 반도체 기판(100)내에 활성영역을 한정하는 트렌치 (108)를 형성한다.
도 2를 참조하면, 상기 포토레지스트 패턴(106)을 제거한 후 상기 트렌치 (108)를 완전히 채우도록 산화물을 증착한다. 그 후 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행하여 연마정지층인 상기 질화실리콘막(104)이 노출될때까지 평탄화를 진행한다. 이어서 상기 질화실리콘막(104) 및 상기 버퍼 산화막(102)을 습식식각 공정을 통하여 제거하여 소자분리막(110)을 형성한다.
도 3을 참조하면, 상기 소자분리막(110)이 형성된 상기 반도체 기판(100)상에 에피 실리콘 카바이드 채널층(114)을 형성한다. 상기 에피 실리콘 카바이드 채널층 (114)은 선택적 에피택셜 성장방법을 이용하여 상기 반도체 기판(100)상의 상기 활성영역에만 선택적으로 형성된다. 상기 선택적 에피택셜 성장방법은 RPCVD 또는 UHVCVD를 이용하여 수행된다.
RPCVD 공정으로 상기 에피 실리콘 카바이드 채널층(114)을 형성하는 경우에는 먼저 전세정 공정으로 750℃ 내지 1000℃의 온도범위에서 1분이내의 인-시투 (in-situ) H2 베이크 공정을 실시한 후 이어서 상기 에피 실리콘 카바이드 채널층 (114)을 성장시킨다. 상기 RPCVD공정은 700℃ 내지 900℃의 온도범위에서 반응기의 압력은 5Torr 내지 200Torr로 유지하여 실시한다. 실리콘 소스로는 Si2H6, SiH4, SiH2Cl2, SiHCl3, SiCl4중에 선택된 하나 또는 이들의 혼합가스를 사용하고 탄소 도핑 소스로는 CH3SiH3 또는 C2H4를 사용한다. 반응가스로는 HCl과 H2를 사용한다. 반응기로 유입되는 가스의 양은 상기 실리콘 소스가 SiH2Cl2인 경우에는 50sccm 내지 500sccm이고, 상기 CH3SiH3 또는 C2H4는 1sccm 내지 400sccm, HCl가스는 0sccm 내지 400sccm, H2가스는 0sccm 내지 40sccm이다. 상기 RPCVD 공정에서 상기 HCl 가스는 상기 반도체 기판(100)과 산화물인 상기 소자분리막(110)간에 성장 선택성을 조절하는 역할을 함으로써 에피 실리콘 카바이드 성장층이 상기 반도체 기판(100)상의 활성영역에만 선택적으로 성장하게 된다.
상기 UHVCVD공정으로 상기 에피 실리콘 카바이드 채널층(114)을 형성하는 경우에는 450℃ 내지 650℃의 온도범위에서 반응기의 압력은 0.1mTorr 내지 10mTorr로 유지하여 공정을 수행한다. 실리콘 소스로는 Si2H6, SiH4, SiH2 Cl2, SiHCl3, SiCl4중에 선택된 하나 또는 이들의 혼합가스를 사용하고 탄소 도핑 소스로는 CH3SiH3 또는 C2H4를 사용한다. 반응기로 유입되는 가스의 양은 상기 실리콘 소스가 SiH4 또는 Si2H6인 경우에는 10sccm 내지 100sccm이고, 상기 CH3SiH 3 또는 C2H4는 1sccm 내지 100sccm, H2가스는 0sccm 내지 100sccm이다. 상기 UHVCVD공정으로 상기 에피 실리콘 카바이드 채널층(114)을 형성하는 경우에는 인큐베이션 시간(incuba -tion time)을 이용하여 400Å까지 상기 에피 실리콘 카바이드 채널층(114)을 형성할 수 있다.
계속하여 도 3을 참조하면, 상기 에피 실리콘 카바이드 채널층(114)상에 선택적으로 수십Å의 두께로 캐핑층의 역할을 하는 에피 실리콘층(116)을 형성할 수 있다. 이어서 상기 에피 실리콘 카바이드 채널층 (114)및 선택적으로 형성될 수 있는 상기 에피 실리콘층(116)이 형성된 상기 반도체 기판(100)내에 문턱전압 조절을 위한 불순물 이온들(118)을 주입한다.
한편, 리트로그래이드 웰(retrograde well)형성을 위하여는 상기 에피 실리콘 카바이드 채널층(114)을 형성하기 전에 먼저 상기 반도체 기판(100)의 활성영역 내에 상기 불순물 이온들(118)을 주입한후 이어서 상기 에피 실리콘 카바이드 채널층(114)을 형성할 수 있다.
도 4를 참조하면, 상기 에피 실리콘 카바이드 채널층(114) 및 선택적인 에피 실리콘 채널층(116)이 형성된 상기 반도체 기판(100)상에 통상의 방법으로 게이트 (120)를 형성하는등 통상적인 공정을 수행하여 모스트랜지스터를 제조한다.
도 5 내지 도 7은 본발명의 제2 실시예에 의한 씨모스(CMOS) 트랜지스터 제조방법을 공정순서에 따라 도시한 단면도이다.
도 5를 참조하면, 상기 제1 실시예에서와 같은 방법으로 반도체 기판(200)상에 소자분리막(210)을 형성한다.
도 6을 참조하면, 씨모스 트랜지스터의 앤모스(NMOS) 영역과 피모스(PMOS)영역중 어느 한영역에 대하여만 에피 실리콘 카바이드 채널층을 형성하고자 하는 경우에, 상기 반도체 기판(200)상에 하드마스크막(212)을 형성한다. 상기 하드마스크막(212)은 산화실리콘막이거나 질화실리콘막으로 형성될 수 있다. 이어서 포토리소그래피 공정을 통하여 상기 에피 실리콘 카바이드 채널층을 형성하고자 하는 영역의 상기 하드마스크막(212)을 식각한다.
상기 반도체 기판(200)의 노출된 활성영역상에 제1 실시예에서 살펴본 바와 같은 선택적 에피택셜 성장방법에 의하여 에피 실리콘 카바이드 채널층(214)을 형성한다. 이어서 선택적으로 캐핑층의 역할을 하는 에피 실리콘층(216)을 형성할 수 있다.
그 후 문턱전압 조절을 위한 불순물 이온들(218)을 주입한다. 한편, 리트로그래이드 웰(retrograde well)형성을 위하여는 상기 에피 실리콘 카바이드 채널층 (214)을 형성하기 전에 먼저 상기 반도체 기판(200)의 활성영역내에 상기 불순물 이온들(218)을 주입한후 이어서 상기 에피 실리콘 카바이드 채널층(214)을 형성할 수 있다.
도 7을 참조하면, 습식식각 공정을 통하여 상기 하드마스크막(212)을 제거한다. 이어서 상기 에피 실리콘 카바이드 채널층(214) 및 선택적인 에피 실리콘 채널층(216)이 형성된 상기 반도체 기판(200)상에 게이트(220)를 형성하고 통상의 방법에 의하여 씨모스 트랜지스터를 제조한다.
상술한 바와 같이 본 발명에 따르면, 선택적 에피택셜 성장방법을 이용하여 활성영역상에만 에피 실리콘 카바이드 채널층을 형성함으로써, 상기 에피 실리콘 카바이드 채널층의 두께감소를 최소화 할 수 있고 공정상의 번거로움을 제거 할 수 있다.
도 1 내지 도 4는 본발명의 제1 실시예에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
도 5 내지 도 7은 본발명의 제2 실시예에 의한 반도체 소자의 제조방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명*
100,200 : 반도체 기판 102 : 버퍼 산화막
104 : 질화실리콘막 106 : 포토레지스트 패턴
108 : 트렌치 110,210 : 소자분리막
114,214 : 실리콘 카바이드 채널층 116, 216 : 실리콘 캐핑층
118,218 : 이온주입 120,220 : 게이트

Claims (9)

  1. 반도체 기판상에 소자분리영역을 형성하여 활성영역을 한정하고,
    상기 반도체 기판의 활성영역상에 실리콘 카바이드 채널층을 형성하되, 상기 실리콘 카바이드 채널층은 선택적 에피택셜 성장방법을 이용하여 형성하고,
    상기 실리콘 카바이드 채널층상에 게이트를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘 카바이드 채널층을 형성한 후에 문턱전압 조절을 위한 이온주입공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 2 항에 있어서,
    상기 실리콘 카바이드 채널층 형성공정과 상기 문턱전압 조절을 위한 이온주입공정 사이에 상기 실리콘 카바이드 채널층상에 실리콘층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서,
    상기 실리콘 카바이드 채널층을 형성하기 전에 문턱전압 조절을 위한 이온주입공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4 항에 있어서,
    상기 실리콘 카바이드 채널층상에 실리콘층을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1 항 내지 제 5항 중 어느 한 항에 있어서,
    상기 반도체 소자가 씨모스 트랜지스터인 경우에, 상기 씨모스 트랜지스터의 앤모스(NMOS) 또는 피모스(PMOS)영역중 어느 한 영역에 대하여만 상기 실리콘 카바이드 채널층을 형성하는 것을 특징으로 하는 씨모스트랜지스터 제조방법.
  7. 제 1 항에 있어서,
    상기 선택적 에피택셜 성장방법은 RPCVD 또는 UHVCVD공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 RPCVD 공정은 온도범위는 700℃ 내지 900℃이고 반응기 압력은 5Torr 내지 200Torr로 하며 상기 반응기내로 SiH2Cl2가스를 50sccm 내지 500sccm, CH3 SiH3 또는 C2H4가스를 1sccm 내지 400sccm, HCl가스를 0sccm 내지 400sccm, H2가스는 0sccm 내지 40sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 UHVCVD공정은 온도범위는 450℃ 내지 650℃이고 반응기의 압력은 0.1mTorr 내지 10mTorr로 하며 상기 반응기 내로 SiH4 또는 Si2H6가스를 10sccm 내지 100sccm, CH3SiH3 또는 C2H4가스를 1sccm 내지 100sccm, H2 가스를 0sccm 내지 100sccm 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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