KR101146956B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101146956B1
KR101146956B1 KR1020050094575A KR20050094575A KR101146956B1 KR 101146956 B1 KR101146956 B1 KR 101146956B1 KR 1020050094575 A KR1020050094575 A KR 1020050094575A KR 20050094575 A KR20050094575 A KR 20050094575A KR 101146956 B1 KR101146956 B1 KR 101146956B1
Authority
KR
South Korea
Prior art keywords
etching
gas
gate
forming
region
Prior art date
Application number
KR1020050094575A
Other languages
English (en)
Other versions
KR20070039346A (ko
Inventor
차한섭
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050094575A priority Critical patent/KR101146956B1/ko
Publication of KR20070039346A publication Critical patent/KR20070039346A/ko
Application granted granted Critical
Publication of KR101146956B1 publication Critical patent/KR101146956B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, NMOS 형성 영역이 정의된 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온주입 마스크로 하여 기판 내에 LDD 영역 형성용 이온을 주입하여 LDD 영역을 형성하는 단계와, 상기 게이트의 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트를 이온주입 마스크로 하여 정션 형성용 이온을 주입하여 정션 영역을 형성하는 단계와, 상기 게이트 전극 및 정선 영역에 해당하는 기판을 식각하는 단계 및 상기 식각을 통해 제거된 영역에 SiC 막을 에피 성장시키는 단계를 포함하는 반도체 소자의 제조방법에 관한 것이다.
NMOS, 게이트 산화막, 정션, 이동도, SiC

Description

반도체 소자의 제조방법{Manufacturing Method of Semiconductor Device}
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체 기판 105 : 소자분리막
110 : 게이트 산화막 120 : 게이트
145 : 측벽 스페이서 140 : 버퍼 산화막
150 : 정션 160 : SiC 막
170 : 캡층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 집적화된 CMOS(Complementary Metal-Oxide Semiconductor) 소자를 제조하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 90nm 이하의 소자에서는 게이트 산화막의 누설전류 한계로 인하여 더 이상의 게이트 산화막의 두께 감소가 어려우므로 소자의 크기 축소에 한계가 있다.
따라서, 종래에는 게이트 산화막의 두께를 감소시키지 않고도 소자의 성능을 개선할 수 있는 기술이 연구 개발되고 있으며, 그 중 대표적인 기술은 응력기술(strain engineering)이다.
상기 응력기술은, 홀(hole)에 압력(compressive stress)을 인가하여 홀의 이동도를 개선하고 전자(electron)에 장력(tensil stress)을 인가하여 전자의 이동도를 증가시키는 기술이다.
이에 따라 최근에는, 고집적화 소자의 성능을 향상시키기 위해 PMOS 채널에서는 압력을 인가하고, NMOS에서는 장력을 인가하여 홀 또는 전자와 같은 캐리어(Carrier)의 이동도를 증가시키는 기술이 연구되고 있다.
따라서 본 발명의 목적은, HCl 식각용액을 이용한 습식식각 및 SiC 선택적 에피 성장(Selective Epitaxy Growing: SEG) 공정을 이용하여 NMOS의 정션 영역에만 국부적으로 카본(C) 원소가 도핑된 SiC 막을 성장시킴으로써, NMOS 채널에 장력을 인가하여 전자의 이동도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 NMOS 형성 영역이 정의된 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 이온주입 마스크로 하여 기판 내에 LDD 영역 형성용 이온을 주입하여 LDD 영역을 형성하는 단계와, 상기 게이트의 양측벽에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트를 이온주입 마스크로 하여 정션 형성용 이온을 주입하여 정션 영역을 형성하는 단계와, 상기 게이트 전극 및 정선 영역에 해당하는 기판을 습식식각하는 단계 및 상기 습식식각을 통해 제거된 영역에 SiC 막을 에피 성장시키는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 식각은, 습식식각과 건식식각 모두 가능하며, 습식식각을 할 경우에는 식각용액으로 HCl 용액을 사용하고, 건식식각을 할 경우에는 식각 가스로 Cl2 가스를 사용하는 것이 바람직하다. 이때, 식각 공정은, 600℃ 이상의 온도에서 진행하는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막은, 실리콘(Si) 성장 가스로 SiH4 가스 혹은 DCS 가스를 사용하고, 카본(C) 성장 가스로 SiCH6 가스를 사용하여 에피 성장시키는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막은, 500Å 이하의 두께로 성장시킬 경우 채널 방향으로 인가되는 응력이 너무 작아 소 자의 성능을 개선하기 어려우므로 500Å 이상의 두께로 성장 시키는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 제조방법에 있어서, 상기 SiC 막 상에 Si를 성장시켜 캡(Cap)층을 형성하는 단계를 더 포함하는 것이 바람직하며, 이는 SiCH6 가스를 주입하는 것이 바람직하여 성장시킨다.
또한, 상기 캡층은, 500Å 이하의 두께로 성장시킬 경우 SEG 공정에 의해 성장된 캡층의 산화막 손실에 의한 불균일함으로 인해 공정 균일도를 확보하기가 어려우므로 500Å 이상의 두께로 성장시키는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
우선, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에 활성영역(A)을 정 의하는 소자분리막(105)을 형성한다. 여기서, 활성 영역(A)은 후속 공정에 의해 형성될 NMOS 형성 영역을 가리키고, 상기 활성 영역(A)에 인접하게 형성된 소자분리막(105)은 인접한 소자와 전기적으로 연결 되는 것을 방지하기 위해 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 소자분리막(105)이 형성된 결과물 상에 게이트 산화막(110)과 폴리 실리콘막(120a)을 증착한다. 상기 폴리 실리콘막(120a) 상에 게이트 형성영역을 정의하는 감광막 패턴(125)을 형성한다.
이어서, 도 1c에 도시한 바와 같이, 상기 감광막 패턴(125)을 식각 마스크로 하여 폴리 실리콘막(120a) 및 게이트 산화막(110)을 순차 식각하여, 반도체 기판(100) 상에 게이트 산화막(110) 및 폴리 실리콘막(120a)이 순차 적층된 구조의 게이트(115)를 형성한다. 이어서, 상기 감광막 패턴(125)을 제거한다.
그 다음으로, 도 1d에 도시한 바와 같이, 상기 게이트(115)를 이온주입 마스크로 반도체 기판(100) 내에 LDD 영역 형성용 이온(130a)을 주입하여 LDD 영역(130)을 형성한다.
그 다음, 도 1e에 도시한 바와 같이, 상기 LDD 영역(130)이 형성된 결과물 상에 버퍼 산화막(140)과 질화막(145a)을 순차적으로 증착한다. 상기 버퍼 산화막(140)과 질화막(140a)을 전면식각하여 게이트(115)의 양측벽에 버퍼 산화막(140)과 게이트 전극(120)으로 이루어진 측벽 스페이서(145)를 형성한다.
여기서, 상기 버퍼 산화막(140)은 측벽 스페이서(145)를 이루는 질화막(145a)이 상기 게이트(115)에 응력을 가하는 것을 방지하는 역할을 한다.
이어서, 상기 측벽 스페이서(145) 및 게이트(115)를 이온주입 마스크로 하여 반도체 기판(100) 내에 정션 영역 형성용 이온(150a)을 주입함으로써 NMOS의 정션 영역(150)을 형성한다.
그 다음으로, 도 1f에 도시한 바와 같이, 상기 NMOS의 정션 영역(150)과 게이트 전극(120)의 상부 일부분을 식각 공정으로 제거한다. 이때, 식각 공정은, 습식식각과 건식식각 모두 가능하며, 습식식각을 할 경우에는 HCl 용액을 식각용액으로 사용하는 것이 바람직하며, 건식식각을 할 경우에는 Cl2 가스를 식각 가스로 사용하는 것이 바람직하다.
또한, 상기 식각 공정은, 600℃ 이상의 온도에서 진행하는 것이 바람직하며, 본 실시에서는 약 1000Å 정도 식각하면 정션 영역(150)에 해당하는 반도체 기판(100)이 전부 제거되고 게이트 전극(120)의 일부 두께는 잔류된다.
그 다음으로, 도 lg에 도시한 바와 같이, 상기 식각 공정에 의해 제거된 영역에 제1 SEG(Selective Epitaxy Growing: 선택적 에피 성장) 공정을 진행하여 SiC 막(160)을 성장시킨다. 상기 SiC 막(160)은, 상기 식각 공정에 의해 제거된 NMOS의 정션 영역(150)과 게이트 전극(120)을 대신한다.
이때, 상기 SiC 막(160)은, 실리콘(Si) 성장 가스로 SiH4 가스 혹은 DCS 가스를 사용하며, 카본(C) 성장 가스로 SiCH6 가스를 사용함이 바람직하다.
또한, 상기 SiC 막(160)은, 제1 SEG 공정시, 인(P)을 동시에 주입하기 위해 PH3 가스를 사용하며, 상기 SiC 막(160)을 500Å 이하의 두께로 성장시키게 되면 채널 방향으로 연가되는 응력이 너무 작아 소자의 성능을 개선하기 어려우므로, 500 Å 이상의 두께로 성장 시키는 것이 바람직하다.
여기서, 상기 카본(Carbon: C) 원자 크기는 0.77Å으로 실리콘(Silicon: Si) 원자 크기 1.17Å에 비해 매우 작아 실리콘 격자내에 카본을 도핑하게 되면 SiC를 형성하게 되고 SiC는 실리콘보다 격자상수가 작아져 채널 내의 전자에 이동도를 향상시켜준다. 이러한 원리를 이용하여 응력을 가할 수 있다.
또한, 본 발명에서는 카본을 사용했지만 실리콘보다 격자가 작은 원소는 모두 사용 가능하다.
이어서, 상기 SiC 막(160)이 형성된 결과물 상에 제2 SEG 공정을 진행하여 캡(Cap)층(170)을 성장시킨다. 이때, 상기 제2 SEG 공정시 Si를 성장시키기 위해 SiCH6 가스를 주입한다.
또한, 상기 캡층(170)을 500Å 이하의 두께로 성장시키게 되면 제2 SEG 공정에 의해 성장된 캡층(270)의 산화막 손실에 의한 불균일함으로 인해 공정 균일도를 확보하기 어려우므로 약 500Å 이상의 두께로 성장시키는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법에 의하면, SEG 공정으로 NMOS 영역의 정션 영역과 게이트 전극에만 국부적으로 SiC 막을 성장시킨다. 이때, 정션 영역에 해당하는 SiC 막은 실리콘보다 격자상수가 작아져 NMOS 채널 내에 장력을 인가하게 되어 전자의 이동도를 향상시킴으로써 반도체 소자의 성능을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. NMOS 형성 영역이 정의된 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 이온주입 마스크로 하여 기판 내에 LDD 영역 형성용 이온을 주입하여 LDD 영역을 형성하는 단계;
    상기 게이트의 양측벽에 측벽 스페이서를 형성하는 단계;
    상기 측벽 스페이서 및 게이트를 이온주입 마스크로 하여 정션 형성용 이온을 주입하여 정션 영역을 형성하는 단계;
    상기 게이트 전극 및 정션 영역에 해당하는 기판을 식각하는 단계; 및
    상기 식각을 통해 제거된 영역에 SiC 막을 에피 성장시키는 단계;를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 식각은, 습식식각으로 진행하되 식각용액으로 HCl 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 식각은, 건식식각으로 진행하되 식각 가스로 Cl2 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 SiC 막은, 실리콘(Si) 성장 가스로 SiH4 가스 혹은 DCS 가스를 사용하고, 카본(C) 성장 가스로 SiCH6 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 SiC 막은, 500Å 내지 3000Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 SiC 막 상에 Si를 성장시켜 캡(Cap)층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 캡층 성장 공정시, SiCH6 가스를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 캡층은, 500Å 내지 3000Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020050094575A 2005-10-07 2005-10-07 반도체 소자의 제조방법 KR101146956B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050094575A KR101146956B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050094575A KR101146956B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20070039346A KR20070039346A (ko) 2007-04-11
KR101146956B1 true KR101146956B1 (ko) 2012-05-23

Family

ID=38160227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050094575A KR101146956B1 (ko) 2005-10-07 2005-10-07 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR101146956B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058743A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058743A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 반도체소자의 콘택 패드 형성 방법

Also Published As

Publication number Publication date
KR20070039346A (ko) 2007-04-11

Similar Documents

Publication Publication Date Title
KR101290819B1 (ko) 얇은 ｓｏｉ 트랜지스터의 내장된 스트레인층 및 이를형성하는 방법
US7985641B2 (en) Semiconductor device with strained transistors and its manufacture
US7585735B2 (en) Asymmetric spacers and asymmetric source/drain extension layers
JP4361886B2 (ja) 半導体集積回路装置およびその製造方法
US7553717B2 (en) Recess etch for epitaxial SiGe
US7611973B2 (en) Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same
KR101264113B1 (ko) 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
US8963255B2 (en) Strained silicon carbide channel for electron mobility of NMOS
JP2010192609A (ja) 半導体装置の製造方法
KR20010004981A (ko) 반도체 소자의 제조 방법
US20080105899A1 (en) Semiconductor device with epitaxially grown layer and fabrication method
TWI585861B (zh) 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法
KR100678465B1 (ko) 선택적인 에피택셜 반도체층의 형성방법
KR100752201B1 (ko) 반도체 소자의 제조 방법
KR101146956B1 (ko) 반도체 소자의 제조방법
KR100951740B1 (ko) 반도체 소자의 제조 방법
US9412869B2 (en) MOSFET with source side only stress
JP2008078519A (ja) 半導体装置の製造方法
JP2005209980A (ja) 半導体装置の製造方法および半導体装置
US20080283936A1 (en) Silicon germanium flow with raised source/drain regions in the nmos
KR101253740B1 (ko) 반도체 소자의 제조방법
KR20020008535A (ko) 반도체 소자의 제조 방법
KR20050015401A (ko) 실리콘 카바이드 채널층을 갖는 반도체 소자의 제조방법
KR20030050794A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8