CN101636835A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。半导体器件具有：N型晶体管30，其具有N型源极/漏极区域24n和栅电极16n；侧壁绝缘膜18a，其形成在栅电极16n的侧壁部分，其杨氏模量比硅的杨氏模量小；P型晶体管30p，其具有P型源极/漏极区域24p和栅电极16p；侧壁绝缘膜36，其形成在栅电极16p的侧壁部分，其杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大；拉伸应力膜32，其覆盖N型晶体管30n；以及压缩应力膜38，其覆盖所述P型晶体管30p。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及具有向沟道区域导入了变形的MIS晶体管的半导体器件及其制造方法。
背景技术
迄今为止，通过促进微细化来实现MOS晶体管的高集成化，由此实现MOS晶体管的高速化、低消耗功率化。但是，遵循比例定律(scaling law)的MOS晶体管的微细化逐渐接近极限。因此，积极研究利用不依赖于微细化的方法来实现MOS晶体管的高性能化的技术。
例如，对于如下技术的研究非常活跃，即，通过向MOS晶体管的沟道区域导入变形来改变沟道材料的物性，以此提高载体移动性。
作为向沟道区域导入变形的技术的一例，已知如下技术：利用形成接触孔时的蚀刻阻止膜，向沟道区域施加应力(stress)，从而向沟道区域导入变形。作为上述蚀刻阻止膜，在NMOS晶体管上形成具有拉伸应力(tensilestress)的拉伸应力膜。在PMOS晶体管上形成具有压缩应力(compressivestress)的压缩应力膜。
图24是表示利用拉伸应力膜以及压缩应力膜向沟道区域导入了变形的、具有CMOS结构的现有的半导体器件的结构的概略剖面图。
如图所示，在硅衬底100的主面上形成有用于划分元件区域的元件分离膜102。假设附图左侧的元件区域是NMOS晶体管形成区域，附图右侧的元件区域是PMOS晶体管形成区域。
在NMOS晶体管形成区域的硅衬底100上，隔着栅极绝缘膜104形成有栅电极106n。在栅电极106的侧壁部分形成有侧壁绝缘膜108。
在栅电极106n两侧的硅衬底100中形成有延伸源极及漏极结构的N型源极/漏极区域110n。
在栅电极106n上以及N型源极/漏极区域110n上形成有金属硅化物膜112。
这样，在NMOS晶体管形成区域的硅衬底100上形成有具有栅电极106n和N型源极/漏极区域110n的NMOS晶体管114n。
在NMOS晶体管114n上，以覆盖NMOS晶体管114n的方式形成有具有拉伸应力的拉伸应力膜116。形成具有拉伸应力的硅氮化膜作为拉伸应力膜116。在NMOS晶体管114n的沟道区域，利用拉伸应力膜116所施加的应力来导入变形。
在PMOS晶体管形成区域的硅衬底100上，隔着栅极绝缘膜104形成有栅电极106p。在栅电极106p的侧壁部分形成有侧壁绝缘膜108。
在栅电极106p两侧的硅衬底100中形成有延伸源极及漏极结构的P型源极/漏极区域110p。
在栅电极106p上以及P型源极/漏极区域110p上形成有金属硅化物膜112。
这样，在PMOS晶体管形成区域的硅衬底100上形成有具有栅电极106p和P型源极/漏极区域110p的PMOS晶体管114p。
在PMOS晶体管114p上，以覆盖PMOS晶体管114p的方式形成有具有压缩应力的压缩应力膜118。形成具有压缩应力的硅氮化膜作为压缩应力膜118。在PMOS晶体管114p的沟道区域，利用压缩应力膜118所施加的应力来导入变形。
这样，在利用拉伸应力膜116向沟道区域导入了变形的NMOS晶体管114n和利用压缩应力膜118向沟道区域导入了变形的PMOS晶体管114p组合而成的CMOS结构中，对NMOS晶体管114n和PMOS晶体管114p的各自的剖面结构进行最佳化，由此能够以低成本增大导入至沟道区域的变形，从而能够提高载体移动性。由此，能够使MOS晶体管的驱动电流增大。
非专利文献1：S.E.Thompson et al.，“A 90-nm Logic Technology FeaturingStrained-Silicon，”IEEE Trans.Elec.Dev.，Vol.51，No.11，pp.1790-1797，November2004
非专利文献2：C.-H.Ge et al.，“Process-Strained-Si(PSS)CMOS TechnologyFeaturing 3D Strain Engineering，”IEDM Tech.Dig.，2003，pp.73-76
非专利文献3：C.S.Smith，“Piezoresistance Effect in Germanium andSilicon，”Phys.Rev.，vol.94，No.1，pp.42-49，1954.
发明内容
发明要解决的课题
然而，在上述图24所示的CMOS结构的半导体器件中，由于NMOS晶体管以及PMOS晶体管使用了相同结构的侧壁绝缘膜，所以难以同时提高两者的特性。
本发明的目的在于提供一种能够同时提高利用拉伸应力膜向沟道区域导入了变形的N型MIS晶体管以及利用压缩应力膜向沟道区域导入了变形的P型MIS晶体管的特性的CMOS结构的半导体器件及其制造方法。
用于解决课题的方法
根据本发明的一个观点，提供一种半导体器件，具有：硅衬底，其具有第一元件区域和第二元件区域；N型晶体管，其具有第一源极/漏极区域和第一栅电极，所述第一源极/漏极区域在所述第一元件区域内夹着第一沟道区域形成，所述第一栅电极隔着第一栅极绝缘膜形成在所述第一沟道区域上；第一侧壁绝缘膜，其形成在所述第一栅电极的侧壁部分，该第一侧壁绝缘膜的杨氏模量比硅的杨氏模量小；P型晶体管，其具有第二源极/漏极区域和第二栅电极，所述第二源极/漏极区域在所述第二元件区域内夹着第二沟道区域形成，所述第二栅电极隔着第二栅极绝缘膜形成在所述第二沟道区域上；第二侧壁绝缘膜，其形成在所述第二栅电极的侧壁部分，该第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大且比所述第一侧壁绝缘膜的杨氏模量大；拉伸应力膜，其覆盖所述N型晶体管，用于对所述第一沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力；以及压缩应力膜，其覆盖所述P型晶体管，用于对所述第二沟道区域施加垂直于沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力。
另外，根据本发明的其他观点，提供一种半导体器件的制造方法，该半导体器件具有形成在硅衬底的第一元件区域上的N型晶体管和形成在所述硅衬底的第二区域上的P型晶体管，所述半导体器件的制造方法包括：在所述第一元件区域上，隔着第一栅极绝缘膜形成所述N型晶体管的第一栅电极，在所述第二区域上，隔着第二栅极绝缘膜形成所述P型晶体管的第二栅电极电极的工序；在形成有所述第一栅电极以及所述第二栅电极的所述硅衬底上，形成杨氏模量比硅的杨氏模量小的第一绝缘膜的工序；选择性地对所述第二区域的所述第一绝缘膜进行蚀刻，使所述第二区域的所述第一绝缘膜比所述第一元件区域的所述第一绝缘膜薄的工序；在所述第一绝缘膜上形成杨氏模量比硅的杨氏模量大的第二绝缘膜的工序；对所述第二绝缘膜以及所述第一绝缘膜进行各向异性蚀刻，由此在所述第一栅电极的侧壁部分形成包含所述第一绝缘膜且杨氏模量比硅的杨氏模量小的第一侧壁绝缘膜，在所述第二栅电极的侧壁部分形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的第二侧壁绝缘膜的工序，其中，所述第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大且比所述第一侧壁绝缘膜的杨氏模量大；以覆盖所述N型晶体管的方式形成用于对所述N型晶体管的沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力的拉伸应力膜，以覆盖所述P型晶体管的方式形成用于对所述P型晶体管的沟道区域施加垂直于沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力的压缩应力膜的工序。
另外，本发明的另一技术方案，提供一种半导体器件的制造方法，该半导体器件具有形成在硅衬底的第一元件区域上的N型晶体管和形成在所述硅衬底的第二区域上的P型晶体管，所述半导体器件的制造方法包括：在所述第一元件区域上，隔着第一栅极绝缘膜形成所述N型晶体管的第一栅电极，在所述第二区域上，隔着第二栅极绝缘膜形成所述P型晶体管的第二栅电极的工序；在形成有所述第一栅电极以及所述第二栅电极的所述硅衬底上，形成杨氏模量比硅的杨氏模量小的第一绝缘膜的工序；在所述第一绝缘膜上形成杨氏模量比硅的杨氏模量大的第二绝缘膜的工序；对所述第二绝缘膜以及所述第一绝缘膜进行各向异性蚀刻，由此在所述第一栅电极的侧壁部分以及所述第二栅电极的侧壁部分分别形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的第一侧壁绝缘膜以及第二侧壁绝缘膜的工序，其中，所述第一侧壁绝缘膜以及第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大；选择性地去除所述第一侧壁绝缘膜的所述第二绝缘膜的工序；以覆盖所述N型晶体管的方式形成用于对所述N型晶体管的沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力的拉伸应力膜，以覆盖所述P型晶体管的方式形成用于对所述P型晶体管的沟道区域施加垂直于沟道面的沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力的压缩应力膜的工序。
发明的效果
根据本发明，在拉伸应力膜所覆盖的N型晶体管的栅电极的侧壁部分形成杨氏模量比硅的杨氏模量小的侧壁绝缘膜，在压缩应力膜所覆盖的P型晶体管的栅电极的侧壁部分形成杨氏模量比硅的杨氏模量大且比N型晶体管的侧壁绝缘膜的杨氏模量大的侧壁绝缘膜，由此在N型晶体管的沟道区域，将垂直于沟道面的方向上的压缩应力设定为与沟道长度方向上的拉伸应力相等或其以上，并在P型晶体管的沟道区域中，将沟道长度方向上的压缩应力设定为比垂直于沟道面的方向上的拉伸应力大，因此针对利用拉伸应力膜向沟道区域导入了变形的N型MIS晶体管以及利用压缩应力膜向沟道区域导入了变形的P型MIS晶体管，均可以使其驱动电流增大，从而能够提高其特性。因此，根据本发明，能够提高具有CMOS结构的半导体器件的特性。
附图说明
图1是表示本发明的第一实施方式的半导体器件的结构的概略图。
图2是表示记载在非专利文献1中的提高载体移动性所需的应力的种类的图。
图3是表示对侧壁绝缘膜的杨氏模量和沟道区域的变形之间的关系进行了模拟的MOS晶体管的结构的概略剖面图。
图4是表示对于侧壁绝缘膜的杨氏模量和沟道区域的变形之间的关系的模拟结果的曲线图。
图5是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其一)。
图6是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其二)。
图7是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其三)。
图8是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其四)。
图9是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其五)。
图10是表示本发明第一实施方式的半导体器件的制造方法的工序剖面图(其六)。
图11是表示本发明第二实施方式的半导体器件的结构的概略图。
图12是表示本发明第二实施方式的半导体器件的制造方法的工序剖面图(其一)。
图13是表示本发明第二实施方式的半导体器件的制造方法的工序剖面图(其二)。
图14是表示本发明第二实施方式的半导体器件的制造方法的工序剖面图(其三)。
图15是表示本发明第三实施方式的半导体器件的结构的概略剖面图。
图16是表示本发明第三实施方式的半导体器件的制造方法的工序剖面图(其一)。
图17是表示本发明第三实施方式的半导体器件的制造方法的工序剖面图(其二)。
图18是表示本发明第三实施方式的半导体器件的制造方法的工序剖面图(其三)。
图19是表示本发明第四实施方式的半导体器件的结构的概略剖面图。
图20是表示本发明第四实施方式的半导体器件的制造方法的工序剖面图。
图21是表示本发明第五实施方式的半导体器件的结构的概略剖面图。
图22是表示本发明第五实施方式的半导体器件的制造方法的工序剖面图(其一)。
图23是表示本发明第五实施方式的半导体器件的制造方法的工序剖面图(其二)。
图24是表示利用拉伸应力膜以及压缩应力膜向沟道区域导入了变形的、具有CMOS结构的现有的半导体器件的结构的概略剖面图。
附图标记说明
10硅衬底
12元件分离膜
14栅极绝缘膜
16、16n、16p栅电极
18a侧壁绝缘膜(硅氧化膜)
18、18b、18c、18d、18e硅氧化膜
20n、22n N型杂质扩散区域
20p、22p P型杂质扩散区域
24源极/漏极区域
24n N型源极/漏极区域
24p P型源极/漏极区域
26p P型袋区域(P-type pocket region)
26n N型袋区域(N-type pocket region)
28金属硅化物膜
30MOS晶体管
30n NMOS晶体管
30p PMOS晶体管
32拉伸应力膜
34、34a、34b、34c、34d硅氮化膜
36、40、54、56、60、62、66侧壁绝缘膜
38压缩应力膜
42应力膜
50、58、64、68光致抗蚀膜
52硅氮氧化膜
100硅衬底
102元件分离膜
104栅极绝缘膜
106n、106p栅电极
108侧壁绝缘膜
110n N型源极/漏极区域
110p P型源极/漏极区域
112金属硅化物膜
114n NMOS晶体管
114p PMOS晶体管
116拉伸应力膜
118压缩应力膜
具体实施方式
第一实施方式
利用图1至图10对本发明第一实施方式的半导体器件及其制造方法进行说明。图1是表示本实施方式的半导体器件的结构的概略剖面图；图2是表示记载在非专利文献1中的提高载体移动性所需的应力的种类的图；图3是表示对侧壁绝缘膜的杨氏模量和沟道区域的变形之间的关系进行了模拟的MOS晶体管的结构的概略剖面图；图4是表示对于侧壁绝缘膜的杨氏模量和沟道区域的变形之间的关系的模拟结果的曲线图；图5至图10是表示本实施方式的半导体器件的制造方法的工序剖面图。
首先，利用图1至图4对本实施方式的半导体器件的结构进行说明。
如图1所示，在硅衬底10的主面上形成有用于划分元件区域的元件分离膜12。假设附图左侧的元件区域是NMOS晶体管形成区域，附图右侧的元件区域是PMOS晶体管形成区域。在NMOS晶体管形成区域的硅衬底10内形成有P型阱(未图示)。在PMOS晶体管形成区域的硅衬底10内形成有N型阱(未图示)。
在NMOS晶体管形成区域的硅衬底10上，隔着栅极绝缘膜14形成有栅电极16n。在栅电极16n的侧壁部分形成有由硅氧化膜构成的侧壁绝缘膜18a，其中，该硅氧化膜的杨氏模量比硅的杨氏模量小。
在栅电极16n两侧的硅衬底10中形成有N型源极/漏极区域24n，该N型源极/漏极区域24n由用于构成延伸源极及漏极结构的延伸区域的浅N型杂质扩散区域20n和深N型杂质扩散区域22n构成。在浅N型杂质扩散区域20n的正下方形成有发挥穿通现象抑制区域(punch through stopper)的功能能的P型袋区域26p。被N型源极/漏极区域24n夹着的区域成为沟道区域。
在栅电极16n上以及N型源极/漏极区域24n上形成有金属硅化物膜28。
这样，在NMOS晶体管形成区域的硅衬底10上形成有具有栅电极16n和N型源极/漏极区域24n的NMOS晶体管30n。
在NMOS晶体管30n上，以覆盖NMOS晶体管30n的方式形成有具有拉伸应力的拉伸应力膜32。形成具有拉伸应力的硅氮化膜作为拉伸应力膜32。此外，拉伸应力膜32是发挥通过蚀刻形成接触孔时的蚀刻阻止层的功能的绝缘膜，上述接触孔与NMOS晶体管30n相连接。
拉伸应力膜32是用于对NMOS晶体管30n的沟道区域施加应力的膜。如图1的箭头所示，对NMOS晶体管30n的沟道区域，利用拉伸应力膜32来施加垂直于沟道面的方向上的压缩应力，并施加源极及漏极方向即沟道长度方向上的拉伸应力。如后所述，垂直于沟道面的方向上的压缩应力与沟道长度方向上的拉伸应力相等或其以上。这样，利用拉伸应力膜32所施加的应力，向NMOS晶体管30n的沟道区域分别导入垂直于沟道面的方向上的压缩变形以及沟道长度方向上的拉伸变形。
在PMOS晶体管形成区域的硅衬底10上，隔着栅极绝缘膜14形成有栅电极16p。在栅电极16p的侧壁部分形成有由硅氧化膜18b和硅氮化膜34a构成的层叠结构的侧壁绝缘膜36，其中，上述硅氧化膜18b的杨氏模量比硅的杨氏模量小，上述硅氮化膜34a的杨氏模量比硅的杨氏模量大。硅氧化膜18b比作为NMOS晶体管30n的侧壁绝缘膜18a的硅氧化膜更薄。由于存在硅氮化膜34a，侧壁绝缘膜36的平均杨氏模量变为比硅的杨氏模量大且比由硅氧化膜构成的侧壁绝缘膜18a的杨氏模量大。
在栅电极16p两侧的硅衬底10中形成有P型源极/漏极区域24p，该P型源极/漏极区域24p由用于构成延伸源极及漏极结构的延伸区域的浅P型杂质扩散区域20p和深P型杂质扩散区域22p构成。在浅P型杂质扩散区域20p的正下方形成有发挥穿通现象抑制区域的功能的N型袋区域26n。被P型源极/漏极区域24p夹着的区域成为沟道区域。
在栅电极16p上以及P型源极/漏极区域24p上形成有金属硅化物膜28。
这样，在PMOS晶体管形成区域的硅衬底10上形成有具有栅电极16p和P型源极/漏极区域24p的PMOS晶体管30p。
在PMOS晶体管30p上，以覆盖PMOS晶体管30p的方式形成有具有压缩应力的压缩应力膜38。形成具有压缩应力的硅氮化膜作为压缩应力膜38。此外，压缩应力膜38是发挥通过蚀刻形成接触孔时的蚀刻阻止层的功能的绝缘膜，其中，上述接触孔与PMOS晶体管30p相连接。
压缩应力膜38是用于对PMOS晶体管30p的沟道区域施加应力的膜。如图1的箭头所示，对PMOS晶体管30p的沟道区域，利用拉伸应力膜32来施加垂直于沟道面的方向上的拉伸应力，并施加源极及漏极方向即沟道长度方向上的压缩应力。如后所述，沟道长度方向上的压缩应力比垂直于沟道面的方向上的拉伸应力大。这样，利用压缩应力膜38所施加的应力，向PMOS晶体管30p的沟道区域分别导入垂直于沟道面的方向上的拉伸变形以及沟道长度方向上的压缩变形。
这样，构成了具有CMOS结构的本实施方式的半导体器件。
本实施方式的半导体器件的主要特征在于，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜构成的侧壁绝缘膜18a，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成有由比侧壁绝缘膜18a更薄的硅氧化膜18b和杨氏模量比硅的杨氏模量大的硅氮化膜34a构成的层叠结构的侧壁绝缘膜36。
由此，在NMOS晶体管30n中，侧壁绝缘膜18a的杨氏模量比硅的杨氏模量小，而在PMOS晶体管30p中，侧壁绝缘膜36的杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大。
在被拉伸应力膜覆盖的NMOS晶体管以及被压缩应力膜覆盖的PMOS晶体管使用了相同结构的侧壁绝缘膜的情况下，如上所述，难以同时提高两者的特性。这是因为，要提高载体移动性所需的应力的种类在NMOS晶体管和PMOS晶体管中不同。
图2是表示记载在非专利文献1中的提高载体移动性所需的应力的种类的图。在图2中，关于NMOS晶体管以及PMOS晶体管分别示出了在“沟道长度方向(Longitudinal)”、“沟道宽度方向(Transverse)”以及“垂直于沟道面的方向(Out-of plane)”这三个方向上，“拉伸应力(tension)”以及“压缩应力(compression)”中的哪一个是提高载体移动性所需的应力。与应力的种类一同示出的+记号表示该应力对提高载体移动性的有效程度，其数目越多，则意味着对提高载体移动性的越有效。
根据图2可知，对于NMOS晶体管来说，在施加于沟道区域的应力中，对提高载体移动性最有效的应力为垂直于沟道面的方向上的压缩应力，其次为沟道长度方向上的拉伸应力。另外，根据图2可知，对于PMOS晶体管来说，在施加于沟道区域的应力中，对提高载体移动性有效的应力为沟道长度方向上的压缩应力。
另一方面，本申请的发明人为了弄清楚侧壁绝缘膜对利用覆盖MOS晶体管的应力膜的应力导入至沟道区域的变形所带来的影响，通过模拟求出了导入至沟道区域的变形和侧壁绝缘膜的杨氏模量之间的关系。图3是表示进行了模拟的MOS晶体管的结构的概略剖面图；图4是表示模拟结果的曲线图。
如图3所示，进行了模拟的MOS晶体管30具有隔着栅极绝缘膜14形成在硅衬底10上的栅电极16、形成在栅电极16两侧的硅衬底10内的源极/漏极区域24。在栅电极16的侧壁部分形成有侧壁绝缘膜40。在栅电极16上以及源极/漏极区域24上形成有金属硅化物膜28。在MOS晶体管30上，以覆盖MOS晶体管30的方式形成有应力膜42，该应力膜42用于对沟道区域施加应力。
在模拟中，将侧壁绝缘膜40的杨氏模量设为YSW，将硅的杨氏模量设为YSi，并以YSW/YSi求出利用应力膜42的应力来导入至沟道区域的沟道长度方向上的变形εXX以及垂直于沟道面的方向上的变形εZZ。
图4是表示该模拟结果的曲线图。曲线图的横轴表示YSW/YSi，纵轴表示变形。●记号的线表示沟道长度方向上的变形εXX，□记号的线表示垂直于沟道面的方向上的变形εZZ。
如图4所示，若侧壁绝缘膜的杨氏模量YSW增加，则垂直于沟道面的方向上的变形εZZ减少，而沟道长度方向上的变形εXX增大。而且，将YSW/YSi＝1.6附近作为边界值，在YSW/YSi小于该边界值的情况下，垂直于沟道面的方向上的变形εZZ大于沟道长度方向上的变形εXX，在YSW/YSi大于该边界值的情况下，沟道长度方向上的变形εXX大于垂直于沟道面的方向上的变形εZZ。
从图2所示的提高载体移动性所需的应力的种类以及图4所示的模拟结果可知，要提高NMOS晶体管以及PMOS晶体管的载体移动性，则只要如下设定施加于沟道区域的应力即可。
首先，针对NMOS晶体管，在沟道区域中，只要将垂直于沟道面的方向上的压缩应力设定为与沟道长度方向上的拉伸应力相等或其以上即可。
另外，针对PMOS晶体管，在沟道区域中，只要将沟道长度方向上的压缩应力设定为比垂直于沟道面的方向上的拉伸应力大即可。
然而，由于NMOS晶体管以及PMOS晶体管使用了相同结构的侧壁绝缘膜，因此在NMOS晶体管和PMOS晶体管中侧壁绝缘膜的杨氏模量相同。因此，针对各个晶体管无法独立地使施加于沟道区域的应力最佳化。即，在使侧壁绝缘膜的杨氏模量变小以使在NMOS晶体管中对载体移动性的提高有效的垂直于沟道面的方向上的压缩应力增大的情况下，无法同时使在PMOS晶体管中对载体移动性的提高有效的沟道长度方向上的压缩应力增大。反之，在使侧壁绝缘膜的杨氏模量变大以在PMOS晶体管中使沟道长度方向上的压缩应力增大的情况下，无法同时在NMOS晶体管中使垂直于沟道面的方向上的压缩应力增大。
与此相对，在本实施方式的半导体器件中，在NMOS晶体管30n中形成有杨氏模量比硅的杨氏模量小的侧壁绝缘膜18a，在PMOS晶体管30p中形成有杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大的侧壁绝缘膜36。
因此，针对NMOS晶体管30n，在沟道区域中，能够使垂直于沟道方向的方向上的压缩应力增大，所以垂直于沟道面的方向上的压缩应力被设定为与沟道长度方向上的拉伸应力相等或其以上。由此，能够提高NMOS晶体管30n的载体移动性。
另外，针对PMOS晶体管30p，在沟道区域中，能够使沟道长度方向上的压缩应力增大，所以沟道长度方向上的压缩应力被设定为比垂直于沟道面的方向上的拉伸应力大。由此，能够提高PMOS晶体管30p的载体移动性。
这样，根据本实施方式，针对NMOS晶体管30n以及PMOS晶体管30p均可以使其驱动电流增大，能够提高其特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
接着，利用图5至图10对本实施方式的半导体器件的制造方法进行说明。
首先，例如通过STI法，在硅衬底10的主面上形成用于划分元件区域的元件分离膜12。此外，在图中，假设左侧的元件区域为NMOS晶体管形成区域，右侧的元件区域为PMOS晶体管形成区域。
接着，在N型MOS晶体管的形成区域形成P阱(未图示)，在P型MOS晶体管的形成区域形成N阱(未图示)。
接着，例如通过CVD法，例如堆积膜厚为1.2nm的硅氮氧化膜，从而形成由硅氮氧化膜构成的栅极绝缘膜14。此外，栅极绝缘膜14不仅限定于硅氮氧化膜，可以适宜地形成其他任何绝缘膜。例如，也可以通过热氧化法来形成硅氧化膜作为栅极绝缘膜14。
接着，例如通过CVD法，堆积例如膜厚为100nm的多晶硅膜。
接着，通过光刻法以及干式蚀刻法，在该多晶硅膜上形成图案，从而形成由多晶硅膜构成的栅电极16n、16p(图5(a))。在此，栅电极16n是NMOS晶体管30n的栅电极，栅电极16p是PMOS晶体管30p的栅电极。
接着，在形成用于覆盖PMOS晶体管形成区域且使NMOS晶体管形成区域露出的光致抗蚀膜后，将栅电极16n作为掩模进行离子注入，从而在NMOS晶体管形成区域形成P型袋区域26p。
接着，将栅电极16n作为掩模进行离子注入，从而在栅电极16n两侧的硅衬底10中形成用于构成延伸源极及漏极结构的延伸区域的浅N型杂质扩散区域20n。在进行离子注入后，去除光致抗蚀膜。
接着，在形成用于覆盖NMOS晶体管形成区域且使PMOS晶体管形成区域露出的光致抗蚀膜后，将栅电极16p作为掩模进行离子注入，从而在PMOS晶体管形成区域形成N型袋区域26n。
接着，将栅电极16p作为掩模进行离子注入，从而在栅电极16p两侧的硅衬底10中形成用于构成延伸源极及漏极结构的延伸区域的浅P型杂质扩散区域20p。在进行离子注入后，去除光致抗蚀膜(图5(b))。
接着，例如通过CVD法，在整个面上堆积杨氏模量比硅的杨氏模量小的膜厚例如为40nm的硅氧化膜18(图6(a))。
接着，通过光刻法，形成用于覆盖NMOS晶体管形成区域且使PMOS晶体管形成区域露出的光致抗蚀膜50。
接着，将光致抗蚀膜50作为掩模，例如利用氟酸类水溶液进行湿式蚀刻，使PMOS晶体管形成区域的硅氧化膜18变薄，直至膜厚变成例如5nm左右为止。这样，使PMOS晶体管形成区域的硅氧化膜18比NMOS晶体管形成区域的硅氧化膜18薄。
接着，去除光致抗蚀膜50(图6(b))。
接着，例如通过等离子体CVD法，在硅氧化膜18上堆积杨氏模量比硅的杨氏模量大的膜厚例如为40nm的硅氮化膜34(图7(a))。
接着，例如通过RIE法等干式蚀刻法，对硅氮化膜34以及硅氧化膜18进行各向异性蚀刻。由此，在NMOS晶体管区域中，由于硅氧化膜18相对厚，所以硅氮化膜34被去除，因此在栅电极16n的侧壁部分形成由硅氧化膜构成的侧壁绝缘膜18a。另一方面，在PMOS晶体管区域中，由于硅氧化膜18相对薄，因此在栅电极16p的侧壁部分形成由硅氧化膜18b和硅氮化膜34a构成的层叠结构的侧壁绝缘膜36(图7(b))。
这样，在本实施方式中，通过湿式蚀刻法，使PMOS晶体管形成区域的硅氧化膜18比NMOS晶体管形成区域的硅氧化膜18薄，由此在NMOS晶体管和PMOS晶体管中形成结构不同的侧壁绝缘膜18a、36。因此，不使制造工序变得复杂，另外能够抑制制造工序数的增加。
接着，在形成用于覆盖PMOS晶体管形成区域且使NMOS晶体管形成区域露出的光致抗蚀膜后，将栅电极16n以及侧壁绝缘膜18a作为掩模进行离子注入，从而在NMOS晶体管形成区域形成用于构成N型源极/漏极区域的深区域的N型杂质扩散区域22n。在进行离子注入后，去除光致抗蚀膜。
接着，在形成用于覆盖NMOS晶体管形成区域且使PMOS晶体管形成区域露出的光致抗蚀膜后，将栅电极16p以及侧壁绝缘膜36作为掩模进行离子注入，从而在PMOS晶体管形成区域形成用于构成P型源极/漏极区域的深区域的P型杂质扩散区域22p。在进行离子注入后，去除光致抗蚀膜。
接着，进行规定的热处理，对所注入的杂质进行活性化。这样，在NMOS晶体管形成区域形成由N型杂质扩散区域20n、22n构成的延伸源极及漏极结构的N型源极/漏极区域24n。另外，在PMOS晶体管形成区域形成由P型杂质扩散区域20p、22p构成的延伸源极及漏极结构的P型源极/漏极区域24p(图8(a))。
这样，在NMOS晶体管形成区域的硅衬底10上形成NMOS晶体管30n，在PMOS晶体管形成区域的硅衬底10上形成PMOS晶体管30p。
接着，通过通常的自对准硅化物工艺，在栅电极16n、16p上以及源极/漏极区域24n、24p上形成金属硅化物膜28(图8(b))。例如，可以形成镍硅化物膜作为金属硅化物膜28。
接着，例如通过等离子体CVD法，在整个面上堆积具有压缩应力的膜厚例如为50nm的硅氮化膜38(图9(a))。
接着，在形成用于覆盖PMOS晶体管形成区域且使NMOS晶体管形成区域露出的光致抗蚀膜(未图示)后，将光致抗蚀膜作为掩模进行湿式蚀刻，去除NMOS晶体管形成区域的硅氮化膜38。在进行湿式蚀刻后，去除光致抗蚀膜。
这样，在PMOS晶体管30p上，以覆盖PMOS晶体管30p的方式形成具有压缩应力的由硅氮化膜构成的压缩应力膜38(图9(b))。
接着，例如通过等离子体CVD法，在整个面上堆积具有拉伸应力的膜厚例如为50nm的硅氮化膜32(图10(a))。
接着，在形成用于覆盖NMOS晶体管形成区域且使PMOS晶体管形成区域露出的光致抗蚀膜(未图示)后，将光致抗蚀膜作为掩模进行湿式蚀刻，去除PMOS晶体管形成区域的硅氮化膜32。在进行湿式蚀刻后，去除光致抗蚀膜。
这样，在NMOS晶体管30n上，以覆盖NMOS晶体管30n的方式形成具有拉伸应力的由硅氮化膜构成的拉伸应力膜32(图10(b))。
这样，形成图1所示的本实施方式的半导体器件。
这样，根据本实施方式，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成由杨氏模量比硅的杨氏模量小的硅氧化膜构成的侧壁绝缘膜18a，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成具有由硅氧化膜18b和硅氮化膜34a构成的层叠结构、杨氏模量比硅的杨氏模量大且比侧壁绝缘膜18a的杨氏模量大的侧壁绝缘膜36，因此能够抑制制造工序数的增加，并能够同时提高NMOS晶体管30n以及PMOS晶体管30p的特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
第二实施方式
利用图11至图14对本发明第二实施方式的半导体器件及其制造方法进行说明。图11是表示本实施方式的半导体器件的结构的概略剖面图；图12至图14是表示本实施方式的半导体器件的制造方法的工序剖面图。此外，对与第一实施方式的半导体器件及其制造方法相同的构成要素标注相同的附图标记，并省略或简化其说明。
首先，利用图11对本实施方式的半导体器件的结构进行说明。
如图所示，在本实施方式的半导体器件中，在被拉伸应力膜32覆盖的NMOS晶体管30n的栅电极16n的侧壁部分，形成有由硅氧化膜18c和硅氮氧化膜52构成的层叠结构的侧壁绝缘膜54，其中，上述硅氧化膜18c的杨氏模量比硅的杨氏模量小，上述硅氮氧化膜52的杨氏模量与硅的杨氏模量相等或其以下。侧壁绝缘膜54的平均杨氏模量比硅的杨氏模量小。
另外，在被压缩应力膜38覆盖的PMOS晶体管30p的栅电极16p的侧壁部分，形成有由硅氧化膜18c和硅氮化膜34b构成的层叠结构的侧壁绝缘膜56，其中，上述硅氧化膜18c的杨氏模量比硅的杨氏模量小，上述硅氮化膜34b的杨氏模量比硅的杨氏模量大。构成侧壁绝缘膜56的硅氧化膜18c的膜厚与构成侧壁绝缘膜54的硅氧化膜18c的膜厚大致相同。由于存在硅氮化膜34b，侧壁绝缘膜56的平均杨氏模量比硅的杨氏模量大且比侧壁绝缘膜54的平均杨氏模量大。
这样，本实施方式的半导体器件的主要特征在于，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成有由硅氧化膜18c和硅氮氧化膜52构成的层叠结构的侧壁绝缘膜54，其中，上述硅氧化膜18c的杨氏模量比硅的杨氏模量小，上述硅氮氧化膜52的杨氏模量与硅的杨氏模量相等或其以下；在被压缩应力膜38覆盖的PMOS晶体管30p中，形成有由硅氧化膜18c和硅氮化膜34b构成的层叠结构的侧壁绝缘膜56，其中，上述硅氧化膜18c的杨氏模量比硅的杨氏模量小，上述硅氮化膜34b的杨氏模量比硅的杨氏模量大。
通过如此构成侧壁绝缘膜54、56，在本实施方式的半导体器件中，在NMOS晶体管30n中的侧壁绝缘膜54的平均杨氏模量比硅的杨氏模量小，而在PMOS晶体管30p中的侧壁绝缘膜56的平均杨氏模量比硅的杨氏模量大且比侧壁绝缘膜54的平均杨氏模量大。
因此，与第一实施方式的半导体器件同样，在本实施方式的半导体器件中，针对NMOS晶体管30n，也在沟道区域中将垂直于沟道面的方向上的压缩应力设定为与沟道长度方向上的拉伸应力相等或其以上。由此，能够提高NMOS晶体管30n的载体移动性。
另外，针对PMOS晶体管30p，在沟道区域中将沟道长度方向上的压缩应力设定为比垂直于沟道面的方向上的拉伸应力大。由此，能够提高PMOS晶体管30p的载体移动性。
这样，根据本实施方式，针对NMOS晶体管30n以及PMOS晶体管30p，均可以使其驱动电流增大，从而能够提高其特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
接着，利用图12至图14对本实施方式的半导体器件的制造方法进行说明。
首先，通过与图5(a)以及图5(b)所示的第一实施方式的半导体器件的制造方法同样的方法，执行到杂质扩散区域20n、20p的形成为止。
接着，例如通过CVD法，在整个面上堆积例如膜厚为20nm的硅氧化膜18。
接着，例如通过等离子体CVD法，在硅氧化膜18上形成例如膜厚为50nm的硅氮化膜34(图12(a))。
接着，例如通过RIE法等干式蚀刻法，对硅氮化膜34以及硅氧化膜18进行各向异性蚀刻。由此，在栅电极16n、16p的侧壁部分形成由硅氧化膜18c和硅氮化膜34b构成的层叠结构的侧壁绝缘膜56(图12(b))。
接着，通过光刻法，形成用于覆盖PMOS晶体管形成区域且使NMOS晶体管形成区域露出的光致抗蚀膜58。
接着，将光致抗蚀膜58作为掩模进行湿式蚀刻，相对硅氧化膜18c选择性地去除NMOS晶体管形成区域的硅氮化膜34b(图13(a))。
接着，去除光致抗蚀膜58。
接着，例如通过CVD法，在整个面上堆积杨氏模量与硅的杨氏模量相等或其以下的膜厚例如为40nm的硅氮氧化膜52(图13(b))。
接着，例如通过RIE法等干式蚀刻法，对硅氮氧化膜52进行各向异性蚀刻。由此，在NMOS晶体管区域中，在栅电极16n的侧壁部分形成由硅氧化膜18c和硅氮氧化膜52构成的层叠结构的侧壁绝缘膜54。另一方面，在PMOS晶体管区域中，去除硅氮氧化膜52，从而使由硅氧化膜18c和硅氮化膜34b构成的层叠结构的侧壁绝缘膜56露出(图14(a))。
这样，在本实施方式中，在去除NMOS晶体管形成区域的硅氮化膜34b后，形成硅氮氧化膜52，并对该硅氮氧化膜52进行各向异性蚀刻，由此形成在NMOS晶体管和PMOS晶体管中结构不同的侧壁绝缘膜54、56。因此，不会使制造工序变得复杂，另外，能够抑制制造工序数的增加。
接着，与第一实施方式的半导体器件的制造方法同样，将栅电极16n以及侧壁绝缘膜54作为掩模进行离子注入，从而在NMOS晶体管形成区域形成N型杂质扩散区域22n。另外，将栅电极16p以及侧壁绝缘膜56作为掩模进行离子注入，从而在PMOS晶体管形成区域形成P型杂质扩散区域22p。
接着，进行规定的热处理，对所注入的杂质进行活性化。这样，在NMOS晶体管形成区域形成由N型杂质扩散区域20n、22n构成的延伸源极及漏极结构的N型源极/漏极区域24n。另外，在PMOS晶体管形成区域形成由P型杂质扩散区域20p、22p构成的延伸源极及漏极结构的P型源极/漏极区域24p(图14(b))。
然后，通过与图8(b)至图10(b)所示的第一实施方式的半导体器件的制造方法同样的方法，形成金属硅化物膜28、压缩应力膜38以及拉伸应力膜32。
这样，制造图11所示的本实施方式的半导体器件。
这样，根据本实施方式，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成具有由硅氧化膜18c和硅氮氧化膜52构成的层叠结构且杨氏模量比硅的杨氏模量小的侧壁绝缘膜54，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成具有由硅氧化膜18c和硅氮化膜34b构成的层叠结构、杨氏模量比硅的杨氏模量大且比侧壁绝缘膜54的杨氏模量大的侧壁绝缘膜56，因此能够抑制制造工序数的增加，并能够同时提高NMOS晶体管30n以及PMOS晶体管30p的特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
第三实施方式
利用图15至图18对本发明第三实施方式的半导体器件及其制造方法进行说明。图15是表示本实施方式的半导体器件的结构的概略剖面图；图16至图18是表示本实施方式的半导体器件的制造方法的工序剖面图。此外，对与第一以及第二实施方式的半导体器件及其制造方法相同的构成要素标注相同的附图标记，并省略或简化其说明。
首先，利用图15对本实施方式的半导体器件的结构进行说明。
如图所示，在本实施方式的半导体器件中，在被拉伸应力膜32覆盖的NMOS晶体管30n的栅电极16n的侧壁部分，形成有由硅氧化膜18d和硅氮化膜34c构成的层叠结构的侧壁绝缘膜60，其中，上述硅氧化膜18d的杨氏模量比硅的杨氏模量小，上述硅氮化膜34c的杨氏模量比硅的杨氏模量大。
另外，在被压缩应力膜38覆盖的PMOS晶体管30p的栅电极16p的侧壁部分，形成有由硅氧化膜18e和硅氮化膜34d构成的层叠结构的侧壁绝缘膜62，其中，上述硅氧化膜18e比硅氧化膜18d薄且其杨氏模量比硅的杨氏模量小，上述硅氮化膜34d比硅氮化膜34c厚且其杨氏模量比硅的杨氏模量大。
在侧壁绝缘膜62中硅氮化膜34d所占的比例大于在侧壁绝缘膜60中硅氮化膜34c所占的比例。因此，侧壁绝缘膜62的平均杨氏模量大于侧壁绝缘膜60的平均杨氏模量。硅氮化膜34c所占的比例相对小的侧壁绝缘膜60的平均杨氏模量比硅的杨氏模量小。硅氮化膜34d所占的比例相对大的侧壁绝缘膜62的平均杨氏模量比硅的杨氏模量大。
这样，本实施方式的半导体器件的主要特征在于，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成有由硅氧化膜18d和硅氮化膜34c构成的层叠结构的侧壁绝缘膜60，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成有由硅氧化膜18e和硅氮化膜34d构成的层叠结构的侧壁绝缘膜62，在侧壁绝缘膜62中硅氮化膜所占的比例大于在侧壁绝缘膜60中硅氮化膜所占的比例，侧壁绝缘膜62的平均杨氏模量大于侧壁绝缘膜60的平均杨氏模量。
通过如此构成侧壁绝缘膜60、62，在本实施方式的半导体器件中，在NMOS晶体管30n中的侧壁绝缘膜60的平均杨氏模量比硅的杨氏模量小，而在PMOS晶体管30p中的侧壁绝缘膜62的平均杨氏模量比硅的杨氏模量大且比侧壁绝缘膜60的平均杨氏模量大。
因此，与第一实施方式的半导体器件同样，在本实施方式的半导体器件中，针对NMOS晶体管30n，也在沟道区域中将垂直于沟道面的方向上的压缩应力设定为与沟道长度方向上的拉伸应力相等或其以上。由此，能够提高NMOS晶体管30n的载体移动性。
另外，针对PMOS晶体管30p，在沟道区域中将沟道长度方向上的压缩应力设定为比垂直于沟道面的方向上的拉伸应力大。由此，能够提高PMOS晶体管30p的载体移动性。
这样，根据本实施方式，针对NMOS晶体管30n以及PMOS晶体管30p，均可以使其驱动电流增大，从而能够提高其特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
接着，利用图16至图18对本实施方式的半导体器件的制造方法进行说明。
首先，通过与图5(a)以及图5(b)所示的第一实施方式的半导体器件的制造方法同样的方法，执行杂质扩散区域20n、20p的形成为止。
接着，例如通过CVD法，在整个面上堆积例如膜厚为40nm的硅氧化膜18(图16(a))。
接着，通过光刻法，形成用于覆盖NMOS晶体管形成区域且使PMOS晶体管形成区域露出的光致抗蚀膜64。
接着，将光致抗蚀膜64作为掩模，例如利用氟酸类水溶液进行湿式蚀刻，使PMOS晶体管形成区域的硅氧化膜18变薄，直至膜厚例如变成15nm左右为止(图16(b))。这样，使PMOS晶体管形成区域的硅氧化膜18比NMOS晶体管形成区域的硅氧化膜18薄。
接着，去除光致抗蚀膜64。
接着，针对NMOS晶体管形成区域以及PMOS晶体管形成区域的硅氧化膜18，例如利用氟酸类水溶液进行湿式蚀刻。由此，使NMOS晶体管形成区域的硅氧化膜18变薄，直至膜厚例如变成30nm左右为止，使PMOS晶体管形成区域的硅氧化膜18变薄，直至膜厚例如变成5nm左右为止(图17(a))。
接着，例如通过等离子体CVD法，在硅氧化膜18上堆积例如膜厚为40nm的硅氮化膜34(图17(b))。
接着，例如通过RIE法等干式蚀刻法，对硅氮化膜34以及硅氧化膜18进行各向异性蚀刻。由此，在NMOS晶体管区域中，在栅电极16n的侧壁部分形成由相对厚的硅氧化膜18d和相对薄的硅氮化膜34c构成的层叠结构的侧壁绝缘膜60。另一方面，在PMOS晶体管区域中，在栅电极16p的侧壁部分形成由相对薄的硅氧化膜18e和相对厚的硅氮化膜34d构成的层叠结构的侧壁绝缘膜62(图18(a))。在侧壁绝缘膜62中硅氮化膜34d所占的比例大于在侧壁绝缘膜60中硅氮化膜34c所占的比例。
这样，在本实施方式中，通过湿式蚀刻，使PMOS晶体管形成区域的硅氧化膜18比NMOS晶体管形成区域的硅氧化膜18薄，由此在NMOS晶体管和PMOS晶体管中形成硅氮化膜所占的比例不同的侧壁绝缘膜60、62。因此，不会使制造工序变得复杂，另外，能够抑制制造工序数的增加。
接着，与第一实施方式的半导体器件的制造方法同样，将栅电极16n以及侧壁绝缘膜60作为掩模进行离子注入，从而在NMOS晶体管形成区域形成N型杂质扩散区域22n。另外，将栅电极16p以及侧壁绝缘膜62作为掩模进行离子注入，从而在PMOS晶体管形成区域形成P型杂质扩散区域22p。
接着，进行规定的热处理，对所注入的杂质进行活性化。这样，在NMOS晶体管形成区域形成由N型杂质扩散区域20n、22n构成的延伸源极及漏极结构的N型源极/漏极区域24n。另外，在PMOS晶体管形成区域形成由P型杂质扩散区域20p、22p构成的延伸源极及漏极结构的P型源极/漏极区域24p(图18(b))。
然后，通过与图8(b)至图10(b)所示的第一实施方式的半导体器件的制造方法同样的方法，形成金属硅化物膜28、压缩应力膜38以及拉伸应力膜32。
这样，制造图15所示的本实施方式的半导体器件。
这样，根据本实施方式，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成硅氮化膜34c所占的比例相对小且其杨氏模量比硅的杨氏模量小的侧壁绝缘膜60，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成硅氮化膜34d所占的比例相对大、其杨氏模量比硅的杨氏模量大且比侧壁绝缘膜60的杨氏模量大的侧壁绝缘膜62，因此能够抑制制造工序数的增加，并能够同时提高NMOS晶体管30n以及PMOS晶体管30p的特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
第四实施方式
利用图19和图20对本发明第四实施方式的半导体器件及其制造方法进行说明。图19是表示本实施方式的半导体器件的结构的概略剖面图；图20是表示本实施方式的半导体器件的制造方法的工序剖面图。此外，对与第一至第三实施方式的半导体器件及其制造方法相同的构成要素标注相同的附图标记，并省略或简化其说明。
在第三实施方式中，说明了针对NMOS晶体管30n形成由硅氧化膜18d和硅氮化膜34c构成的层叠结构的侧壁绝缘膜60的情况。但也可以在用于形成侧壁绝缘膜60、62的干式蚀刻中去除该硅氮化膜34c。
在本实施方式中，对在第三实施方式的半导体器件中去除了硅氮化膜34c的情况进行说明。
首先，利用图19对本实施方式的半导体器件的结构进行说明。
如图所示，在本实施方式的半导体器件中，在被拉伸应力膜32覆盖的NMOS晶体管30n的栅电极16n的侧壁部分，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜18d构成的侧壁绝缘膜60。在本实施方式中，去除了在第三实施方式的半导体器件中所形成的硅氮化膜34c。
另外，与第三实施方式的半导体器件同样，在被压缩应力膜38覆盖的PMOS晶体管30p的栅电极16p的侧壁部分，形成有由硅氧化膜18e和硅氮化膜34d构成的层叠结构的侧壁绝缘膜62。此外，硅氮化膜34d比第三实施方式的半导体器件中的硅氮化膜34d薄。
这样，在第三实施方式的半导体器件中，也可以去除用于构成NMOS晶体管30n的侧壁绝缘膜60的硅氮化膜34c。
接着，例如图20对本实施方式的半导体器件的制造方法进行说明。
在用于形成第三实施方式的侧壁绝缘膜60、62的干式蚀刻(参照图18(a))中，通过进一步增加硅氮化膜34的蚀刻量，能够制造本实施方式的半导体器件。
首先，通过与图16(a)至图17(b)所示的第三实施方式的半导体器件件的制造方法同样的方法，执行至硅氮化膜34的形成为止(图20(a))。
接着，例如通过RIE法等干式蚀刻法，对硅氮化膜34以及硅氧化膜18进行各向异性蚀刻。此时，例如通过使硅氮化膜34的蚀刻量比第三实施方式中的蚀刻量多50％，去除NMOS晶体管形成区域的硅氮化膜34。由此，在NMOS晶体管区域中，在栅电极16n的侧壁部分形成由厚的硅氧化膜18d构成的侧壁绝缘膜60。不残留地去除硅氮化膜34c。另一方面，在PMOS晶体管区域中，在栅电极16p的侧壁部分形成由相对薄的硅氧化膜18e和相对厚的硅氮化膜34d构成的层叠结构的侧壁绝缘膜62(图20(b))。此外，硅氮化膜34d比第三实施方式的半导体器件中的硅氮化膜34d薄。
之后的工序与第三实施方式的半导体器件的制造方法相同，因此省略其说明。
第五实施方式
利用图21至图23对本发明第五实施方式的半导体器件及其制造方法进行说明。图21是表示本实施方式的半导体器件的结构的概略剖面图；图22和图23是表示本实施方式的半导体器件的制造方法的工序剖面图。此外，对与第一至第四实施方式的半导体器件及其制造方法相同的构成要素标注相同的附图标记，并省略或简化其说明。
首先，利用图21对本实施方式的半导体器件的结构进行说明。
如图所示，在本实施方式的半导体器件中，在被拉伸应力膜32覆盖的NMOS晶体管30n的栅电极16n的侧壁部分，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜18c构成的侧壁绝缘膜66。
另外，与第二实施方式的半导体器件同样，在被压缩应力膜38覆盖的PMOS晶体管30p的栅电极16p的侧壁部分，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜18c和杨氏模量比硅的杨氏模量大的硅氮化膜34b构成的层叠结构的侧壁绝缘膜56。构成侧壁绝缘膜56的硅氧化膜18c的膜厚与作为侧壁绝缘膜66的硅氧化膜18c的膜厚大致相同。
这样，本实施方式的半导体器件的主要特征在于，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜18c构成的侧壁绝缘膜66，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成有由杨氏模量比硅的杨氏模量小的硅氧化膜18c和杨氏模量比硅的杨氏模量大的硅氮化膜34b构成的层叠结构的侧壁绝缘膜56。
通过如此构成侧壁绝缘膜66、56，在本实施方式的半导体器件中，在NMOS晶体管30n中的侧壁绝缘膜66的杨氏模量比硅的杨氏模量小，而在PMOS晶体管30p中的侧壁绝缘膜56的平均杨氏模量比硅的杨氏模量大且比侧壁绝缘膜66的杨氏模量大。
因此，与第一实施方式的半导体器件同样，在本实施方式的半导体器件中，针对NMOS晶体管30n，也在沟道区域中将垂直于沟道面的方向上的压缩应力设定为与沟道长度方向上的拉伸应力相等或其以上。由此，能够提高NMOS晶体管30n的载体移动性。
另外，针对PMOS晶体管30p，在沟道区域中将沟道长度方向上的压缩应力设定为比垂直于沟道面的方向上的拉伸应力大。由此，能够提高PMOS晶体管30p的载体移动性。
这样，根据本实施方式，针对NMOS晶体管30n以及PMOS晶体管30p，均可以使其驱动电流增大，从而能够提高其特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
接着，利用图22和图23对本实施方式的半导体器件的制造方法进行说明。
首先，通过与图12(a)以及图12(b)所示的第二实施方式的半导体器件的制造方法同样的方法，在栅电极16n、16p的侧壁部分形成由硅氧化膜18c和硅氮化膜34b构成的层叠结构的侧壁绝缘膜56(图22(a))。
接着，通过光刻法，形成用于覆盖PMOS晶体管形成区域且使NMOS晶体管形成区域露出的光致抗蚀膜68。
接着，将光致抗蚀膜68作为掩模进行湿式蚀刻，从而相对硅氧化膜18c选择性地去除NMOS晶体管形成区域的硅氮化膜34b(图22(b))。
接着，去除光致抗蚀膜68。
这样，在NMOS晶体管区域中，在栅电极16n的侧壁部分形成由相对薄的硅氧化膜18c构成的侧壁绝缘膜66。另一方面，在PMOS晶体管区域中，在栅电极16p的侧壁部分形成由膜厚与侧壁绝缘膜66的硅氧化膜18c大致相同的硅氧化膜18c和硅氮化膜34c构成的层叠结构的侧壁绝缘膜56(图23(a))。
这样，在本实施方式中，通过湿式蚀刻来去除NMOS晶体管形成区域的硅氮化膜34b，由此在NMOS晶体管和PMOS晶体管中形成结构不同的侧壁绝缘膜66、56。因此，不会使制造工序变得复杂，另外，能够抑制制造工序数的增加。
接着，与第一实施方式的半导体器件的制造方法同样，将栅电极16n以及侧壁绝缘膜66作为掩模进行离子注入，从而在NMOS晶体管形成区域形成N型杂质扩散区域22n。另外，将栅电极16p以及侧壁绝缘膜56作为掩模进行离子注入，从而在PMOS晶体管形成区域形成P型杂质扩散区域22p。
接着，进行规定的热处理，对所注入的杂质进行活性化。这样，在NMOS晶体管形成区域形成由N型杂质扩散区域20n、22n构成的延伸源极及漏极结构的N型源极/漏极区域24n。另外，在PMOS晶体管形成区域形成由P型杂质扩散区域20p、22p构成的延伸源极及漏极结构的P型源极/漏极区域24p(图23(b))。
然后，通过与图8(b)至图10(b)所示的第一实施方式的半导体器件的制造方法同样的方法，形成金属硅化物膜28、压缩应力膜38以及拉伸应力膜32。
这样，制造图21所示的本实施方式的半导体器件。
这样，根据本实施方式，在被拉伸应力膜32覆盖的NMOS晶体管30n中，形成由杨氏模量比硅的杨氏模量小的硅氧化膜18c构成的侧壁绝缘膜66，在被压缩应力膜38覆盖的PMOS晶体管30p中，形成具有由硅氧化膜18c和硅氮化膜34b构成的层叠结构、杨氏模量比硅的杨氏模量大且比侧壁绝缘膜66的杨氏模量大的侧壁绝缘膜56，因此能够抑制制造工序数的增加，并能够同时提高NMOS晶体管30n以及PMOS晶体管30p的特性。因此，根据本实施方式，能够提高具有CMOS结构的半导体器件的特性。
变形实施方式
本发明不仅限于上述实施方式，可以进行各种变形。
例如，在上述实施方式中说明了在NMOS晶体管30n上形成由硅氮化膜构成的拉伸应力膜32的情况，但是拉伸应力膜32不仅限于硅氮化膜。作为拉伸应力膜32，除了具有拉伸应力的硅氮化膜以外，还可以采用具有拉伸应力的各种绝缘膜。
另外，在上述实施方式中说明了在PMOS晶体管30p上形成由硅氮化膜构成的压缩应力膜38的情况，但是压缩应力膜38不仅限于硅氮化膜。作为压缩应力膜38，除了具有压缩应力的硅氮化膜以外，还可以采用具有压缩应力的各种绝缘膜。
另外，在上述实施方式中说明了形成含有杨氏模量比硅的杨氏模量小的硅氧化膜的绝缘膜作为NMOS晶体管30n的侧壁绝缘膜的情况，但是，也可以形成杨氏模量比硅的杨氏模量小的各种绝缘膜来代替硅氧化膜。
另外，在上述实施方式中说明了形成含有杨氏模量与硅的杨氏模量相等或其以下的硅氮氧化膜的绝缘膜作为NMOS晶体管30n的侧壁绝缘膜的情况，但是也可以形成杨氏模量与硅的杨氏模量相等或其以下的各种绝缘膜来代替硅氮氧化膜。
另外，在上述实施方式中说明了形成含有杨氏模量比硅的杨氏模量大的硅氮化膜的绝缘膜作为PMOS晶体管30p的侧壁绝缘膜的情况，但是也可以形成杨氏模量比硅的杨氏模量大的各种绝缘膜来代替硅氮化膜。
另外，在上述实施方式中说明了形成由硅氧化膜和硅氮化膜构成的层叠结构的侧壁绝缘膜36、56、62作为PMOS晶体管30p的侧壁绝缘膜的情况，但是也可以形成由杨氏模量比硅的杨氏模量大的硅氮化膜等绝缘膜构成的单层结构的侧壁绝缘膜来代替上述层叠结构的侧壁绝缘膜36、56、62。
另外，在上述实施方式中说明了在栅电极16n、16p上以及源极/漏极区域24n、24p上形成金属硅化物膜28的情况，但是也可以不形成金属硅化物膜28。
另外，在上述实施方式中说明了在形成压缩应力膜38后形成拉伸应力膜32的情况，但是形成拉伸应力膜32、压缩应力膜38的先后顺序不仅限于此，也可以在形成拉伸应力膜32后形成压缩应力膜38。
产业上的可利用性
针对被拉伸应力膜覆盖的N型MIS晶体管以及被压缩应力膜覆盖的P型MIS晶体管，本发明的半导体器件及其制造方法均可以使其驱动电流增大，从而能够提高其特性。因此，极其有利于提高具有CMOS结构的半导体器件的特性。

Claims (16)

1.一种半导体器件，其特征在于，具有：
硅衬底，其具有第一元件区域和第二元件区域；
N型晶体管，其具有第一源极/漏极区域和第一栅电极，所述第一源极/漏极区域在所述第一元件区域内夹着第一沟道区域形成，所述第一栅电极隔着第一栅极绝缘膜形成在所述第一沟道区域上；
第一侧壁绝缘膜，其形成在所述第一栅电极的侧壁部分，该第一侧壁绝缘膜的杨氏模量比硅的杨氏模量小；
P型晶体管，其具有第二源极/漏极区域和第二栅电极，所述第二源极/漏极区域在所述第二元件区域内夹着第二沟道区域形成，所述第二栅电极隔着第二栅极绝缘膜形成在所述第二沟道区域上；
第二侧壁绝缘膜，其形成在所述第二栅电极的侧壁部分，该第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大且比所述第一侧壁绝缘膜的杨氏模量大；
拉伸应力膜，其覆盖所述N型晶体管，用于对所述第一沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力；以及
压缩应力膜，其覆盖所述P型晶体管，用于对所述第二沟道区域施加垂直于沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力。
2.根据权利要求1所述的半导体器件，其特征在于，
在所述第一沟道区域中，所述垂直于沟道面的方向上的压缩应力与所述沟道长度方向上的拉伸应力相等或其以上，
在所述第二沟道区域中，所述沟道长度方向上的压缩应力比所述垂直于沟道面的方向上的拉伸应力大。
3.根据权利要求1或2所述的半导体器件，其特征在于，
所述第一侧壁绝缘膜由杨氏模量比硅的杨氏模量小的第一绝缘膜构成，
所述第二侧壁绝缘膜具有由所述第一绝缘膜和杨氏模量比硅的杨氏模量大的第二绝缘膜构成的层叠结构，其中，所述第一绝缘膜的膜厚比由所述第一绝缘膜构成的所述第一侧壁绝缘膜薄。
4.根据权利要求1或2所述的半导体器件，其特征在于，
所述第一侧壁绝缘膜具有由杨氏模量比硅的杨氏模量小的第一绝缘膜和杨氏模量与硅的杨氏模量相等或其以下的第三绝缘膜构成的层叠结构，
所述第二侧壁绝缘膜具有由膜厚与包含在所述第一侧壁绝缘膜中的所述第一绝缘膜相同的所述第一绝缘膜和杨氏模量比硅的杨氏模量大的第二绝缘膜构成的层叠结构。
5.根据权利要求1或2所述的半导体器件，其特征在于，
所述第一侧壁绝缘膜具有由杨氏模量比硅的杨氏模量小的第一绝缘膜和杨氏模量比硅的杨氏模量大的第二绝缘膜构成的层叠结构，
所述第二侧壁绝缘膜具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构，而且所述第二绝缘膜所占的比例比所述第一侧壁绝缘膜大。
6.根据权利要求1或2所述的半导体器件，其特征在于，
所述第一侧壁绝缘膜由杨氏模量比硅的杨氏模量小的第一绝缘膜构成，
所述第二侧壁绝缘膜具有由所述第一绝缘膜和杨氏模量比硅的杨氏模量大的第二绝缘膜构成的层叠结构，其中，所述第一绝缘膜的膜厚与由所述第一绝缘膜构成的所述第一侧壁绝缘膜相同。
7.根据权利要求1至6中任一项所述的半导体器件，其特征在于，
所述第一绝缘膜是硅氧化膜，
所述第二绝缘膜是硅氮化膜。
8.根据权利要求4所述的半导体器件，其特征在于，所述第三绝缘膜是硅氮氧化膜。
9.一种半导体器件的制造方法，用于制造具有形成在硅衬底的第一元件区域上的N型晶体管和形成在所述硅衬底的第二区域上的P型晶体管的半导体器件，其特征在于，包括：
在所述第一元件区域上，隔着第一栅极绝缘膜形成所述N型晶体管的第一栅电极，在所述第二区域上，隔着第二栅极绝缘膜形成所述P型晶体管的第二栅电极的工序；
在形成有所述第一栅电极以及所述第二栅电极的所述硅衬底上，形成杨氏模量比硅的杨氏模量小的第一绝缘膜的工序；
选择性地对所述第二区域的所述第一绝缘膜进行蚀刻，使所述第二区域的所述第一绝缘膜比所述第一元件区域的所述第一绝缘膜薄的工序；
在所述第一绝缘膜上形成杨氏模量比硅的杨氏模量大的第二绝缘膜的工序；
对所述第二绝缘膜以及所述第一绝缘膜进行各向异性蚀刻，由此在所述第一栅电极的侧壁部分形成包含所述第一绝缘膜且杨氏模量比硅的杨氏模量小的第一侧壁绝缘膜，在所述第二栅电极的侧壁部分形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的第二侧壁绝缘膜的工序，其中，所述第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大且比所述第一侧壁绝缘膜的杨氏模量大；
以覆盖所述N型晶体管的方式形成用于对所述N型晶体管的沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力的拉伸应力膜，以覆盖所述P型晶体管的方式形成用于对所述P型晶体管的沟道区域施加垂直于沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力的压缩应力膜的工序。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，在形成所述第一侧壁绝缘膜以及所述第二侧壁绝缘膜的工序中，去除所述第一元件区域上的所述第二绝缘膜，形成由所述第一绝缘膜构成的所述第一侧壁绝缘膜。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于，在形成所述第一侧壁绝缘膜以及所述第二侧壁绝缘膜的工序中，在所述第一栅电极的所述侧壁部分形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的所述第一侧壁绝缘膜，在所述第二栅电极的所述侧壁部分形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的所述第二侧壁绝缘膜，其中，在所述第二侧壁绝缘膜中所述第二绝缘膜所占的比例比所述第一侧壁绝缘膜大。
12.根据权利要求9至11中任一项所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜是硅氧化膜，
所述第二绝缘膜是硅氮化膜。
13.一种半导体器件的制造方法，用于制造具有形成在硅衬底的第一元件区域上的N型晶体管和形成在所述硅衬底的第二区域上的P型晶体管的半导体器件，其特征在于，包括：
在所述第一元件区域上，隔着第一栅极绝缘膜形成所述N型晶体管的第一栅电极，在所述第二区域上，隔着第二栅极绝缘膜形成所述P型晶体管的第二栅电极的工序；
在形成有所述第一栅电极以及所述第二栅电极的所述硅衬底上，形成杨氏模量比硅的杨氏模量小的第一绝缘膜的工序；
在所述第一绝缘膜上形成杨氏模量比硅的杨氏模量大的第二绝缘膜的工序；
对所述第二绝缘膜以及所述第一绝缘膜进行各向异性蚀刻，由此在所述第一栅电极的侧壁部分以及所述第二栅电极的侧壁部分分别形成具有由所述第一绝缘膜和所述第二绝缘膜构成的层叠结构的第一侧壁绝缘膜以及第二侧壁绝缘膜的工序，其中，所述第一侧壁绝缘膜以及第二侧壁绝缘膜的杨氏模量比硅的杨氏模量大；
选择性地去除所述第一侧壁绝缘膜的所述第二绝缘膜的工序；
以覆盖所述N型晶体管的方式形成用于对所述N型晶体管的沟道区域施加垂直于沟道面的方向上的压缩应力和沟道长度方向上的拉伸应力的拉伸应力膜，以覆盖所述P型晶体管的方式形成用于对所述P型晶体管的沟道区域施加垂直于沟道面的方向上的拉伸应力和沟道长度方向上的压缩应力的压缩应力膜的工序。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
在选择性地去除所述第一侧壁绝缘膜的所述第二绝缘膜的工序之后且在形成所述拉伸应力膜以及所述压缩应力膜的工序之前，还包括：
在所述第一元件区域上以及所述第二元件区域上形成杨氏模量与硅的杨氏模量相等或其以下的第三绝缘膜的工序；
对所述第三绝缘膜进行各向异性蚀刻，由此在所述第一栅电极的所述侧壁部分上形成具有由所述第一绝缘膜和所述第三绝缘膜构成的层叠结构的第三侧壁绝缘膜，并去除所述第二元件区域的所述第三绝缘膜，使所述第二侧壁绝缘膜露出的工序。
15.根据权利要求13或14所述的半导体器件的制造方法，其特征在于，
所述第一绝缘膜是硅氧化膜，
所述第二绝缘膜是硅氮化膜。
16.根据权利要求14所述的半导体器件的制造方法，其特征在于，所述第三绝缘膜是硅氮氧化膜。
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