KR100765620B1 - 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법 및 그에 의한 반도체 소자에 관한 것으로서, 그 방법은 실리콘 기판 상에 웰 형성을 위한 스크린 산화막을 형성하는 단계; 상기 실리콘 기판 상에 플루오르 이온을 주입하는 단계; 및 상기 플루오르 이온 주입 후에 포토레지스트를 도포하여 선택된 영역에 리트로그레이드 웰 형성을 위한 이온 주입을 하는 단계를 구비함으로써, 게이트 절연막 내에 플루오르 이온과 실리콘이 결합되어 포지티브 픽스드 챠지가 트랩핑되도록 한다. 그리하여, 본 발명은 고성능이 요구되는 소자의 경우, 문턱 전압 조절을 위해 상기와 같이 채널 영역에 카운터 도핑 방법을 이용하고자 할 때 RSCE 및 SCE 특성이 현저히 열화되는 문제점을 개선할 수 있고, 트랜지스터의 특성 개선을 위한 채널 영역의 카운터 도핑 방법에 따른 롤업/롤오프 특성 변화의 한계를 별도의 카운터 도핑 방법을 이용하지 않고 플루오르 이온의 주입 방법을 적용함으로써 온/오프 전류 특성 향상과 롤업/롤오프 특성을 그대로 유지할 수 있다.
플루오르, 리트로그레이드(retrograde) 웰, 카운터 도핑(counter doping)
Description
도 1은 종래의 PMOS 영역에 대해 P타입의 불순물을 주입한 카운터 도핑 방법을 보인 단면도.
도 2는 도 1의 방법에 의해 제조된 트랜지스터의 구조를 보인 단면도.
도 3은 본 발명에 따라 PMOS 영역에서 웰 형성을 위한 스크린 옥사이드를 형성한 후 플루오르 이온 주입을 진행하는 공정을 보인 단면도.
도 4는 도 3에서의 이온 주입 이후 리트로그레이드 웰 형성을 위한 이온 주입을 진행하는 공정을 보인 단면도.
도 5는 도 3 및 도 4의 반도체 소자 제조 방법에 의해 제조된 반도체 소자의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
102 : 실리콘 기판 104 : STI
106 : 스크린 산화막 108 : 포토 마스크
116 : 제2불순물 영역 118 : 인버젼 레이어
120 : 게이트 스페이서 126 : 게이트 절연막
128 : 포지티브 픽스드 챠지 트랩핑 영역
130 : 포지티브 픽스드 챠지
본 발명은 반도체 소자의 제조 방법 및 그에 의한 반도체 소자에 관한 것으로서, 보다 상세하게는 플루오르(fluorine) 이온 주입 방법을 적용하여 온/오프 전류(Ion/Ioff) 특성이 향상되고 롤업/롤오프(roll-up/roll-off) 특성은 그대로 유지할 수 있는 반도체 소자의 제조 방법 및 그에 의한 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 추세에 부응하여 반도체 소자를 구성하는 회로 및 트랜지스터 등의 사이즈가 지속적으로 축소되어 왔고, 현재는 트랜지스터의 채널(channel) 사이즈가 0.25㎛ 이하의 딥 서브미크론(deep sub-micron) 영역으로까지 축소되고 있다.
그리하여, 딥 서브미크론 씨모스(deep sub-micron CMOS) 소자의 트랜지스터 특성을 강화하기 위해 채널에 주입되어지는 불순물의 양을 조절함으로써 문턱 전압(threshold volatage ; Vth)을 조절하는 방법이 많이 사용된다.
도 1 및 도 2는 그와 같은 종래의 반도체 소자 제조 방법을 설명하기 위한 도면들로서, 도 1은 PMOS 영역에 대해 P형의 불순물을 주입한 카운터 도핑 방법을 보인 단면도이고, 도 2는 도 1의 방법에 의해 제조된 트랜지스터의 구조를 보인 단면도이다.
먼저 도 1을 참조하면, STI(Shallow Trench Isolation)(4)가 형성된 실리콘 기판(2) 상에 이온 주입을 위해 스크린 옥사이드 필름(6)을 형성한다. 그리고, 리트로그레이드 웰(retrograde well) 형성을 위한 이온 주입(ion implantation)을 진행한다.
이 경우, 문턱 전압(Vth)의 조절을 위한 채널 이온 주입시, 소자의 드라이빙 전류 향상을 위해 P형의 불순물(예를 들면, 보론(Boron))(10)을 이용하여 카운터 도핑(counter doping)하는 방법을 사용한다.
다음으로 도 2를 참조하면, 게이트 절연막(22) 및 폴리실리콘(24) 증착 후 게이트 형성을 위한 리소그래피 및 반응성 이온 식각(Reactive Ion etching) 방법 등을 이용하여 게이트 패터닝을 진행한다. 그런 다음, LDD(Lightly Doped Drain) 및 게이트 스페이서(20)를 형성한다. 그리고, PSD를 형성하면 트랜지스터 구조가 완성된다.
상기 문턱 전압 조절 방법은 기하학적인(geometric) 요소인 게이트(gate)의 길이(length), 게이트 스페이서(gate spacer)의 두께(thickness), 접합의 깊이(junction depth), 게이트 유전체 두께(gate dielectric thickness)등과 같이 소자의 DC/AC 파라미터에 집적적으로 지배적인 영향을 미치는 요소들에는 영향을 주지 않는 범위 내에서 채널 영역의 부분 전위(local potential)를 채널 불순물의 양 을 조절하는 방법이다. 이는 소자의 온 전류(Ion), 문턱 전압(Vth) 및 오프 전류(Ioff)를 손쉽게 제어할 수 있는 장점을 지니고 있다.
그러나, 상기 방법은 반도체 소자의 디자인 룰(design rule)이 급속도로 축소되면서, 전형적인 길이를 갖는 소자의 경우, 롤업/롤오프(roll-up/roll-off) 특성을 제어하는데 한계를 갖고 있다. 상기 롤업/롤오프 특성은 트랜지스터의 게이트 길이(gate length)에 따른 문턱 전압(Vth)의 급격한 증가 또는 감소를 나타내는 특성이다. 그리고 특히, 고성능을 요구하는 소자의 경우, 문턱 전압(Vth) 조절을 위해 상기와 같이 채널 영역에 카운터 도핑 방법을 이용하는데, 이 경우 RSCE(reverse short channel effect) 및 SCE(short channel effect) 특성이 현저히 열화되는 문제점을 갖는다.
따라서, 본 발명의 목적은 반도체 소자의 디자인 룰이 급속도로 축소되면서, 전형적인 길이를 갖는 소자의 경우, 롤업/롤오프 특성을 제어하는데 한계가 있는 문제점을 개선하기 위한 반도체 소자의 제조 방법 및 그에 의한 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 고성능이 요구되는 소자의 경우, 문턱전압 조절을 위해 상기와 같이 채널 영역에 카운터 도핑 방법을 이용하고자 할 때 RSCE(reverse short channel effect) 및 SCE(short channel effect) 특성이 현저히 열화되는 문제점을 개선하기 위한 반도체 소자의 제조 방법 및 그에 의한 반도체 소자를 제공함에 있다.
본 발명의 또 다른 목적은 트랜지스터의 특성 개선을 위한 채널 영역의 카운터 도핑 방법에 따른 롤업/롤오프 특성 변화의 한계를 별도의 카운터 도핑 방법을 이용하지 않고 플루오르 이온의 주입 방법을 적용함으로써 온/오프 전류 특성 향상과 롤업/롤오프 특성을 그대로 유지할 수 있는 반도체 소자의 제조 방법 및 그에 의한 반도체 소자를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 소자의 제조 방법은, 실리콘 기판 상에 웰 형성을 위한 스크린 산화막을 형성하는 단계, 상기 실리콘 기판 상에 플루오르 이온을 주입하는 단계 및 상기 플루오르 이온 주입 후에 포토레지스트를 도포하여 선택된 영역에 리트로그레이드 웰 형성을 위한 이온 주입을 하는 단계를 구비함으로써, 게이트 절연막 내에 플루오르 이온과 실리콘이 결합되어 포지티브 픽스드 챠지가 트랩핑되도록 함을 특징으로 한다.
여기서, 상기 리트로그레이드 웰 형성을 위한 이온 주입 이후 웰 형성을 위한 웰 어닐링 공정을 더 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 소자는 실리콘 기판, 상기 실리콘 기판 상에 형성된 제1불순물 영역, 상기 제1불순물 영역 내에 형성된 제2불순물 영역, 상기 제2불순물 영역에 형성되어 제2불순물 형 채널을 형성하는 인버젼 레이어, 상기 인버젼 레이어의 상부에 형성되고 플루오르 이온과 실리콘의 결합에 의한 포지티브 픽스드 챠지 트랩핑 영역을 구비하는 게이트 절연막 및 상기 게이트 절연막의 상부에 폴리실리콘으로 형성되는 게이트를 구비함을 특징으로 한다.
여기서, 상기 제1불순물은 N형이고, 상기 제2 불순물은 P형일 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명에 따라 PMOS 영역에서 웰 형성을 위한 스크린 옥사이드를 형성한 후 플루오르 이온 주입을 진행하는 공정을 보인 단면도이고, 도 4는 도 3에서의 이온 주입 이후 리트로그레이드 웰 형성을 위한 이온 주입을 진행하는 공정을 보인 단면도이다.
먼저 도 3을 참조하면, 실리콘 기판(102) 상에 소자간의 분리를 위한 STI(104)가 형성되어져 있고, 그 상부에 스크린 옥사이드(106)가 형성된 후, 웰 형성을 위한 플루오르 이온(F+)을 주입한다.
이 경우, 상기 STI(104)의 우측인 NMOS 영역에 별도의 포토 마스크를 이용하지 않고 PMOS 및 NMOS 영역 모두에 이온 주입을 진행한다.
다음으로 도 4를 참조하면, PMOS 영역에 리트로그레이드 웰 형성을 위해 NMOS 영역에 포토레지스트(photo resist)(108)로 마스킹한 후 리트로그레이드 웰 형성을 위한 이온을 주입한다. 그런 다음, 웰 어닐링 공정(well annealing process)을 진행한다. 이 때, 상기 플루오르 이온(F+)에 대한 활성화도 동시에 진행하는 것이 바람직하다.
이후에 플로팅 게이트, 게이트 스페이서 및 플로팅 게이트 이하의 절연막 등이 통상의 방법에 의해 제조되어짐으로써 트랜지스터가 형성되어진다.
이러한 과정에서 형성된 게이트 절연막 내에 상기 플루오르 이온(F+)과 실리콘의 결합이 이루어져 포지티브 픽스드 챠지(positive fixed charge)가 트랩핑(trapping)되어 트랜지스터의 프랫 밴드 전압 쉬프트(flat band voltage shift) 현상이 일어난다.
따라서, 도 3 및 도 4를 함께 참조하면, 본 발명에 따른 반도체 소자 제조 방법은, 실리콘 기판(102) 상에 웰 형성을 위한 스크린 산화막(106)을 형성하는 단계, 상기 실리콘 기판(102) 상에 플루오르 이온(F+)을 주입하는 단계 및 상기 플루오르 이온(F+) 주입 후에 포토레지스트(PR)(108)를 도포하여 선택된 영역에 리트로그레이드 웰 형성을 위한 이온 주입을 하는 단계를 구비한다. 그리하여, 게이트 절연막 내에 플루오르 이온(F+)과 실리콘(Si)이 결합되어 포지티브 픽스드 챠지가 트랩핑된다.
이와 같이 하여, 본 발명에 따른 반도체 소자의 제조 방법은, 별도의 채널 형성 시 카운터 도핑 방법을 이용하지 않고서도 문턱 전압(Vth) 쉬프트를 통한 트랜지스터의 드라이빙 전류의 향상에 기여할 수 있다. 또한, 본 발명에 따른 반도체 소자의 제조 방법은 트랜지스터의 롤업/롤오프 특성 또한 선형적으로 쉬프트되기 때문에 카운터 도핑으로 야기되는 SCE 및 RSCE 제어 문제를 개선할 수 있다. 또한, 카운터 도핑으로 인한 실리콘 데미지에서 기인된 오프시 전류(Ioff)의 증가 현상 문제도 동시에 개선될 수 있다.
도 5는 도 3 및 도 4의 반도체 소자 제조 방법에 의해 제조된 반도체 소자의 개략 단면도이다.
도 5를 참조하면, 본 발명에 따른 반도체 소자는, 실리콘 기판(102), 상기 실리콘 기판(102) 상에 형성된 제1불순물 영역(N-Well), 상기 제1불순물 영역 내에 형성된 제2불순물 영역(116), 상기 제2불순물 영역(116)에 형성되어 제2불순물 형 채널을 형성하는 인버젼 레이어(inversion layer)(118), 상기 인버젼 레이어(118)의 상부에 형성되고 플루오르 이온(F+)과 실리콘(Si)의 결합에 의한 포지티브 픽스드 챠지 트랩핑 영역(128)을 구비하는 게이트 절연막(126) 및 상기 게이트 절연막(126)의 상부에 폴리실리콘(polysilicon)으로 형성되는 플로팅 게이트(124)를 구비한다.
상기 제1불순물은 N형이고 상기 제2 불순물은 P형일 수 있다. 즉, 도 5에 도시된 트랜지스터는 PMOS 트랜지스터이기 때문이다.
본 발명에 따른 반도체 소자의 제조 방법 및 그에 의한 반도체 소자는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이, 본 발명은 개선된 반도체 소자의 제조 방법 및 그에 의한 반도체 소자를 제공함으로써, 반도체 소자의 디자인 룰이 급속도로 축소되면서 전형적인 길이를 갖는 소자의 경우 롤업/롤오프(roll-up/roll-off) 특성을 제어하는데 있어서의 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 고성능이 요구되는 소자의 경우, 문턱 전압 조절을 위해 상기와 같이 채널 영역에 카운터 도핑 방법을 이용하고자 할 때 RSCE 및 SCE 특성이 현저히 열화되는 문제점을 개선하는 효과를 갖는다.
또한, 본 발명은 트랜지스터의 특성 개선을 위한 채널 영역의 카운터 도핑 방법에 따른 롤업/롤오프 특성 변화의 한계를 별도의 카운터 도핑 방법을 이용하지 않고 플루오르 이온의 주입 방법을 적용함으로써 온/오프 전류 특성 향상과 롤업/롤오프 특성을 그대로 유지할 수 있는 효과를 갖는다.
Claims (4)
- 반도체 소자의 제조 방법에 있어서:실리콘 기판 상에 웰 형성을 위한 스크린 산화막을 형성하는 단계;상기 실리콘 기판 상에 플루오르 이온을 주입하는 단계; 및상기 플루오르 이온 주입 후에 포토레지스트를 도포하여 선택된 영역에 리트로그레이드 웰 형성을 위한 이온 주입을 하는 단계를 구비함으로써, 게이트 절연막 내에 플루오르 이온과 실리콘이 결합되어 포지티브 픽스드 챠지가 트랩핑되도록 함을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 리트로그레이드 웰 형성을 위한 이온 주입 이후 웰 형성을 위한 웰 어닐링 공정을 더 구비함을 특징으로 하는 반도체 소자의 제조 방법.
- 실리콘 기판;상기 실리콘 기판 상에 형성된 제1불순물 영역;상기 제1불순물 영역 내에 형성된 제2불순물 영역;상기 제2불순물 영역에 형성되어 제2불순물 형 채널을 형성하는 인버젼 레이어;상기 인버젼 레이어의 상부에 형성되고 플루오르 이온과 실리콘의 결합에 의한 포지티브 픽스드 챠지 트랩핑 영역을 구비하는 게이트 절연막; 및상기 게이트 절연막의 상부에 폴리실리콘으로 형성되는 플로팅 게이트를 구비함을 특징으로 하는 반도체 소자.
- 제3항에 있어서,상기 제1불순물은 N형이고, 상기 제2 불순물은 P형임을 특징으로 하는 반도체 소자.
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| KR1020060070094A KR100765620B1 (ko) | 2006-07-26 | 2006-07-26 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
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| KR1020060070094A KR100765620B1 (ko) | 2006-07-26 | 2006-07-26 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
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| KR1020060070094A KR100765620B1 (ko) | 2006-07-26 | 2006-07-26 | 반도체 소자의 제조 방법 및 그에 의한 반도체 소자 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11430839B2 (en) | 2019-04-16 | 2022-08-30 | Samsung Display Co., Ltd. | Display panel having active layer with a surface layer in which F concentration is greater than a core layer |
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| JPH0493018A (ja) * | 1990-08-09 | 1992-03-25 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2002170951A (ja) | 2000-12-01 | 2002-06-14 | Asahi Kasei Microsystems Kk | Ｍｏｓ構造を有する半導体装置の製造方法 |
| KR20040069795A (ko) * | 2003-01-30 | 2004-08-06 | 아남반도체 주식회사 | 불소 이온 주입 공정을 포함한 반도체 제조 방법 |
-
2006
- 2006-07-26 KR KR1020060070094A patent/KR100765620B1/ko not_active IP Right Cessation
Patent Citations (3)
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