CN101140932A - 具有拉应力膜和压应力膜的cmos半导体器件 - Google Patents
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Abstract
一种CMOS半导体器件，包括：隔离区，形成于半导体衬底的表面层中，用以定义彼此邻近的NMOSFET有源区和PMOSFET有源区；NMOSFET结构，形成于所述NMOSFET有源区中；PMOSFET结构，形成于所述PMOSFET有源区中；拉应力膜，覆盖所述NMOSFET结构；以及压应力膜，覆盖所述PMOSFET结构，其中在所述拉应力膜与所述压应力膜之间的边界被设定为沿着栅极宽度方向比所述NMOSFET有源区更接近所述PMOSFET有源区。CMOS半导体器件的性能可以通过拉应力膜和压应力膜的设计来改进。
Description
相关技术的交叉引用
本申请基于2006年9月6日提交的，申请号为2006-242087的日本专利申请，并要求其优先权，在此通过引用将其全部内容合并。
技术领域
本发明涉及CMOS半导体器件及其制造方法，更特别地，涉及具有在半导体衬底上形成的氮化物膜的CMOS半导体器件及其制造方法。
背景技术
应力影响半导体中的载荷子的迁移率。例如，硅中电子的迁移率随着沿电子移动方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着沿电子移动方向的压应力的增加而增加，并且随着拉应力的增加而减少。
半导体器件制造方法通常包括以下工艺：形成金属氧化物半导体(MOS)晶体管结构，以层间绝缘膜覆盖该MOS晶体管结构，并且其后形成穿过层间绝缘膜的接触孔以暴露MOS晶体管的电极区域。为了以良好可控性来形成接触孔，层间绝缘膜是通过蚀刻阻止膜来形成的，并且在其上形成绝缘膜。使用主要防止拉应力的硅氮膜作为蚀刻阻止膜。
借助集成电路器件的高集成度，将组成的电子元件，例如，金属氧化物半导体(MOS)晶体管，做得很精小。由于器件做得更加精小，在蚀刻阻止膜等中的应力对电子元件(例如MOS晶体管)的特性的影响变得更加重要。
拉应力的增加降低空穴迁移率。在CMOS场效应晶体管(FET)集成电路中，形成n沟道MOS(NMOS)FET和p沟道MOS(PMOS)FET。由于蚀刻阻止件作用于沟道区的拉应力增加，尽管改进了NMOSFET的特性，但是PMOSFET的特性却下降了。
JP-A-2003-86708提出了使用应力控制膜，利用具有拉应力的膜来覆盖NMOSFET和利用具有压应力的膜来覆盖PMOSFET。CMOSFET的特性可以通过将拉应力作用于NMOSFET和将压应力作用于PMOSFET来改进。
JP-A-2006-13322描述了漏极电流与在栅极长度方向、栅极宽度方向和深度方向上的应力的关系。PMOSFET驱动性能由栅极长度方向上的压应力和栅极宽度方向上的拉应力来改进。已经提出形成覆盖PMOSFET的压应力膜，并在有源区外部的区域中释放沿着栅极宽度方向的压应力。
发明内容
本发明的目的在于提供一种能够通过应力膜的设计(layout)来改进器件性能的CMOS半导体器件及其制造方法。
本发明的另一个目的在于提供一种能够通过关注在CMOS半导体器件上形成的拉应力膜与压应力膜之间的边界来增加驱动性能的CMOS半导体器件及其制造方法。
根据本发明的一个方案，提供了一种CMOS半导体器件，包括：
半导体衬底；
隔离区，形成于所述半导体衬底的表面层中，用以定义彼此邻近的NMOSFET有源区和PMOSFET有源区；
NMOSFET结构，形成于所述NMOSFET有源区中；
PMOSFET结构，形成于所述PMOSFET有源区中；
拉应力膜，覆盖所述NMOSFET结构；以及
压应力膜，覆盖所述PMOSFET结构；
其中在所述拉应力膜与所述压应力膜之间的边界被设定为沿着栅极宽度方向比所述NMOSFET有源区更接近所述PMOSFET有源区。
根据本发明的另一个方案，提供了一种CMOS半导体器件制造方法，包括以下步骤：
步骤a，在半导体衬底的表面层中形成隔离区，以定义彼此邻近的NMOSFET有源区和PMOSFET有源区；
步骤b，在所述NMOSFET有源区中形成NMOSFET结构，并在所述PMOSFET有源区中形成PMOSFET结构；
步骤c，形成覆盖NMOSFET结构的拉应力膜和覆盖所述PMOSFET结构的压应力膜，将所述拉应力膜与所述压应力膜之间的边界设定为沿着栅极宽度方向比所述NMOSFET有源区更接近PMOSFET有源区。
已经发现，CMOSFET的驱动性能随着拉应力膜与压应力膜之间的边界的位置而改变。通过将拉应力膜与压应力膜之间的边界设置为比NMOSFET有源区更接近PMOSFET有源区，能够改进驱动性能。
附图说明
图1A、1B和图1C是示出样例结构的横截面视图和平面图，而图1D是示出样例测量结果的曲线图。
图2AW到图2FW和图2AL到图2FL是横截面视图，示出根据本发明实施例的CMOS半导体器件制造方法的主要过程。
具体实施方式
在具有小于或等于100nm的栅极长度的微MOSFET中，寄生电阻和电容增加并难以实现高性能。如果在NMOSFET上形成拉伸膜并在PMOSFET上形成压缩膜，可以提高驱动性能。由于在微半导体结构中应力变得相对大，所以可以改进驱动性能。
首先，将描述本发明人所发现的试验现象。
图1A是示出互补MOS(CMOS)半导体器件的示意性横截面视图。从作为半导体衬底的硅衬底11的表面开始将作为隔离区的浅沟槽12形成至深度约为350nm，并且将隔离膜(例如氧化硅膜)埋置在沟槽中以形成浅沟槽隔离(STI)12。
将阱形成杂质选择性地注入到由STI 12定义的有源区中，以形成用于形成n沟道MOS(NMOS)FET的p型阱13以及用于形成p沟道MOS(PMOS)FET的n型阱14。在有源区表面上形成栅极绝缘膜15，并且在栅极绝缘膜上形成作为栅极的多晶硅膜，以通过图案化形成绝缘栅极结构。沿着图中横向的栅极长度是35nm。
在p型阱13中，将n型杂质离子浅注入以形成n型扩展区21n，而在n型阱14中，将p型杂质电子浅注入以形成p型扩展区21p。其后，在整个衬底表面上沉积绝缘膜(例如氧化硅膜)，并执行各向异性蚀刻以在NMOSFET区和PMOSFET区中绝缘栅极结构的侧壁上形成侧壁隔离件SW。
在p型阱区13中，将n型杂质离子深注入以形成n型源/漏扩散层22n，而在n型阱区14中，将p型杂质离子深注入以形成p型源/漏扩散层22p。在暴露出的硅表面上沉积镍或类似材料的金属层，并且执行硅化工艺(silicidation process)以形成硅化物区SL。
其后，在p型阱区13中，形成具有拉应力和80nm厚度、覆盖栅极的氮化硅膜25n，并且在n型阱区14中，形成具有压应力和80nm厚度、覆盖栅极的氮化硅膜25p。拉应力是1.7GPa，而压应力是2.5GPa。在氮化硅膜25n、25p上形成作为层间绝缘层的氧化硅膜29。形成穿过氧化硅膜29和氮化硅膜25的接触孔，并且形成接触各个区的电极(导电塞)。以这种方式，形成包括NMOSFET结构和PMOSFET结构的基本CMOS结构。
图1B和图1C是示出两个样例的CMOS结构的平面设计的示意性俯视图。垂直放置NMOSFET有源ARn(p型阱)13和PMOSFET有源区ARp(n型阱)14，并且以横切每个有源区的中心区域的方式，在图中垂直方向上放置公共栅极G。在栅极的两侧，在NMOSFET中掺杂n型杂质，并且在PMOSFET中掺杂p型杂质，以沿栅极长度方向或者图中横向方向形成各自具有1μm长度的源/漏区。对于两个样例上述结构都是通用的。
Wn表示从拉应力膜25n与压应力膜25p之间的边界B到NMOSFET有源区ARn的距离，而Wp表示边界B到PMOSFET有源区ARp之间的距离。在图1B所示的第一样例S1中，Wn是大约1390nm而Wp是大约330nm。在图1C所示的第二样例S2中，Wn是大约330nm而Wp是大约1390nm，与第一样例中的Wn与Wp之间的关系相反。通过将1V电压施加到每个样例的NMOSFET和PMOSFET的源/漏区两端，并将导通电压施加到栅极来测量漏极电流(导通电流)。
图1D是示出测量结果的曲线图。实心圆点表示NMOSFET，而空心圆点表示PMOSFET。如果将第二样例S2的NMOSFET和PMOSFET的导通电流用作基准值(1.0)，则第一样例S1的PMOSFET的导通电流约为1.12，并且第一样例S1的NMOSFET的导通电流约为1.07。已经发现，仅取决于衬底上的拉应力膜25n与压应力膜25p之间的边界B的位置，导通电流改变大约10％。可以理解的是，如果在衬底上的拉应力膜25n与压应力膜25p之间的边界B被设定为远离NMOSFET有源区ARn，而接近PMOSFET有源区ARp，就能够获得较大导通电流。第一样例的Wn和Wp的偏差(Wn-Wp)/(Wn+Wp)＝(1390-330)/(1390+330)约为0.62。第二样例的偏差约为-0.62。预计，如果偏差约为+0.3或者更大，那么显然可以增加NMOSFET和PMOSFET的导通电流。更优选地是偏差(Wn-Wp)/(Wn+Wp)约为+0.5或者更大。
已知可以通过施加沿着栅极长度方向和沿着栅极宽度方向的拉应力来增加NMOSFET的漏极电流，而且可以通过施加沿着栅极长度方向的压应力和沿着栅极宽度方向的拉应力来增加PMOSFET的漏极电流。因此对于NMOSFET和PMOSFET来说，沿着栅极宽度方向的拉应力是优选的。可以认为，如果拉应力氮化硅膜与压应力氮化硅膜之间的边界被设定为远离NMOSFET有源区并且靠近PMOSFET区，那么在NMOSFET有源区中沿着栅极宽度方向的拉应力膜的面积就变大由此加强了拉应力；而在PMOSFET有源区中压缩膜的面积就变小由此减少了压应力。这种应力改变可造成NMOSFET和PMOSFET的漏极电流增加。这种假设匹配图1D所示的测量结果。
图1B中所示的第一样例S1组成本发明实施例的结构。现在将对根据实施例的CMOS半导体器件制造过程做详细描述。在图1B中，以W表示栅极宽度方向而以L表示栅极长度方向，并且下面的横截面视图是沿着W和L这些方向截取的。
图2AW到图2FW是沿着栅极宽度方向和横切n型阱14和p型阱13截取而得的横截面视图。图2AL到图2FL是沿着栅极长度(源/漏)方向L截取而得的n型阱14和p型阱13的横截面视图，n型阱14和p型阱13通过STI区连接在一起。
如图2AW和图2AL所示，在p型硅衬底11的表面层中形成浅沟槽以定义有源区，沉积绝缘膜以埋置浅沟槽，并且通过化学机械抛光(CMP)等去除有源区上的不必要的绝缘膜以形成浅沟槽隔离(STI)12。通过抗蚀剂掩模来选择性地暴露NMOSFET区和PMOSFET区，并且在这些区域中注入杂质离子以形成p型阱13和n型阱14。
将有源区的表面热氧化和氮化，以形成厚度为1.2nm的氮氧化硅膜15作为栅极绝缘膜。代替氮氧化硅膜，可采用氧化硅膜与氮化硅膜的叠层结构，或者氧化硅膜与在其上形成的高k膜(例如HfO2)的叠层结构作为栅极绝缘膜。
在栅极绝缘膜15上形成具有例如140nm厚度的多晶硅层G。可在多晶硅层上堆叠具有例如约50nm厚度的覆盖氧化硅层。在多晶硅层G上形成抗蚀剂图案，并将多晶硅层G和栅极绝缘膜15图案化。如果形成覆盖氧化硅层，那么可将该层用作硬掩模。以这种方式，形成绝缘栅极结构。
以抗蚀剂图案覆盖n型阱14，并将n型杂质离子，例如As离子，以2keV的加速度能量和5×1014cm-2的剂量注入p型阱13，以在绝缘栅极结构的两个侧面上都形成n型浅扩展区21n。以抗蚀剂图案覆盖p型阱13，并将p型杂质离子，例如B离子，以1keV的加速度能量和4×1014cm-2的剂量注入n型阱14，以在绝缘栅极结构的两侧上形成p型浅扩展区21p。将注入的离子激活以获得具有大约30nm的宽度的扩展区21n、21p。尽管扩展区在绝缘栅极结构下轻微蜿蜒(crawl)，但是用短语“在绝缘栅极结构的两侧上”表达包括这种蜿蜒结构。
例如通过CVD在硅衬底11的表面上沉积具有大约80nm厚度的氧化硅，并且执行反应离子蚀刻(RIE)，从而在栅极的侧壁上留下侧壁间隔件SW。如果形成覆盖氧化硅层，通过这种处理去除该层。
以掩模来覆盖PMOSFET有源区14，并且将n型杂质离子，例如P离子，以10keV的加速度能量和4×1015cm-2的剂量注入NMOSFET有源区13，以形成n型源/漏扩散层22n。因此在侧壁间隔件SW的两侧上以及绝缘栅极结构上形成源/漏扩散层，并且还将n型杂质掺杂到栅极中。尽管源/漏扩散层在侧壁间隔件SW下轻微蜿蜒，但是用短语“在侧壁间隔件的两侧上”表达包括这种蜿蜒结构。
以掩模覆盖NMOSFET有源区，并将p型杂质离子，例如B离子，以6keV的加速度能量和4×1015cm-2的剂量注入PMOSFET有源区13，以形成p型源/漏扩散层22p。由此形成源/漏扩散层，而且还将p型杂质掺杂到栅极中。
例如通过溅镀(sputtering)，从上部位置沉积Ni膜，执行第一硅化反应，其后，将未反应的不必要的金属层洗掉，并且执行第二硅化反应以形成低电阻硅化物层SL。通过CVD在衬底上沉积具有5到20nm厚度的氧化硅膜24。该氧化硅膜24的功能是作为硅化物膜SL的保护膜。硅化物层SL和氧化硅膜24不是必不可少的组成元件。
如图2BW和图2BL所示，例如通过热CVD，在以下条件下沉积具有拉应力的氮化硅膜25n。在压力为0.1到400托而温度为500到700℃的条件下，通过以5到50sccm的流速流动二氯硅烷(SiCl2H2)、硅烷(SiH4)或者乙硅烷(Si2H6)作为硅源气体，以500到10000sccm的流速流动NH3作为氮源气体，和以500到10000的流速流动N2或者Ar，形成具有例如80nm厚度的氮化硅膜。拉应力例如是1.7GPa。在氮化硅膜25n上，例如利用TEOS来形成厚度例如为10nm的氧化硅膜26。如果硅氧化膜26提供蚀刻阻止功能，那么硅氧化膜26是足够的，并且可以以多种方法形成。
以抗蚀剂掩模27来覆盖NMOSFET有源区。抗蚀剂掩模27定义将留下具有拉应力的氮化硅膜25n的区域。由氮化硅膜25n的边沿来确定图1B和图1C所示的边界B。由氮化硅膜25n的边沿在图1B和1C中所示的边界B。因此，抗蚀剂掩模27的边沿被设定为远离NMOSFET有源区并接近PMOSFET有源区。通过例如利用C4F8/Ar/O2作为蚀刻气体的RIE，来去除露出的氧化硅膜26。通过改变蚀刻气体，例如改变为CHF3/Ar/O2，通过RIE来蚀刻和去除露出的氮化硅膜25n。其后去除蚀刻剂掩模27。露出PMOSFET结构。
如图2CW和图2CL所示，通过等离子CVD，在以下条件下形成具有压应力的氮化硅膜25p。例如，在压力为0.1到400托、温度为500到700℃和RF功率为100到1000W的条件下，通过以100到1000sccm的流速流动作为气体源的SiH4，以500到10000sccm的流速流动作为气体源NH3，以及以500到10000sccm的流速流动作为气体源N2或者Ar，来执行等离子CVD。由此沉积具有例如80nm厚度的氮化硅膜25p。压应力例如为2.5GPa。
如图2DW和图2DL所示，以抗蚀剂掩模28覆盖PMOSFET有源区。将抗蚀剂掩模28图案化，以将其边沿与留下的拉应力氮化硅膜25n的边沿对齐。在此实施例中，以两个氮化硅膜25n和25p来覆盖衬底的整个表面，因此能够提供防止潮气和氧气进入衬底的的功能。蚀刻和去除从抗蚀剂掩模露出的压应力氮化硅膜25p。对于该蚀刻，可用氧化硅膜26作为蚀刻阻止膜。通过例如利用CHF3/Ar/O2蚀刻剂的RIE，对氮化硅膜执行蚀刻。通过使用C4F8/Ar/O2作为蚀刻剂的RIE来去除露出的氧化硅膜26。其后，去除抗蚀剂掩模28。
尽管拉应力膜和压应力膜是由具有80nm厚度的氮化硅膜构成的，但可从40nm到100nm的范围内选择氮化硅压应力膜的厚度。形成并选择性地蚀刻拉应力氮化硅膜，且此后形成压应力氮化硅膜。可以将这种顺序反转。尽管去除了在具有相反极性应力的氮化硅膜上形成的具有期望应力的氮化硅膜，但也可不蚀刻上述具有期望应力的氮化硅膜而将其留下，虽然这样会减少本发明的优点。可以选择性地注入离子，例如Ge，以选择性地减少上侧膜的应力。
如图2FW和图2FL所示，通过利用TEOS氧化硅膜或者高密度等离子(HDP)氧化硅膜，在氮化硅膜25n和25p上沉积氧化硅膜29。氮化硅膜25和氧化硅膜29组成层间绝缘层。其后，形成穿过层间绝缘层的接触孔，并且得到源极/漏极等。
在上述实施例中，是以拉应力膜覆盖NMOSFET而以压应力膜覆盖PMOSFET。NMOSFET和PMOSFET的性能可以通过应力来提升。而且，在拉应力膜与压应力膜之间的边界被设定为远离NMOSFET有源区和接近PMOSFET有源区。这种设计还提高了NMOSFET和PMOSFET的导通电流。
已经根据优选实施例描述了本发明。但本发明不仅限于上述实施例。显然对本领域技术人员来说，可以做出多种修改、改进、组合等。
Claims (20)
1.一种CMOS半导体器件，包括：
半导体衬底；
隔离区，形成于所述半导体衬底的表面层中，用以定义彼此邻近的NMOSFET有源区和PMOSFET有源区；
NMOSFET结构，形成于所述NMOSFET有源区中；
PMOSFET结构，形成于所述PMOSFET有源区中；
拉应力膜，覆盖所述NMOSFET结构；以及
压应力膜，覆盖所述PMOSFET结构
其中所述拉应力膜与所述压应力膜之间的边界被设定为沿着栅极宽度方向比所述NMOSFET有源区更接近所述PMOSFET有源区。
2.根据权利要求1所述的CMOS半导体器件，其中偏差(Wn-Wp)/(Wn+Wp)为+0.3或者更大，其中Wn是从所述边界到所述NMOSFET有源区的距离，而Wp是从所述边界到所述PMOSFET有源区的距离。
3.根据权利要求2所述的CMOS半导体器件，其中偏差(Wn-Wp)/(Wn+Wp)为+0.5或者更大。
4.根据权利要求1所述的CMOS半导体器件，其中所述拉应力膜和所述压应力膜各自都是由氮化硅膜构成的。
5.根据权利要求1所述的CMOS半导体器件，其中所述隔离区是由STI构成的，所述拉应力膜和压应力膜在所述隔离区上有重叠，并且所述边界位于所述拉应力膜和压应力膜在所述半导体衬底的表面上彼此接触的位置。
6.根据权利要求1所述的CMOS半导体器件，其中所述NMOSFET结构和所述PMOSFET结构具有公共栅极。
7.根据权利要求6所述的CMOS半导体器件，其中所述栅极具有100nm或者更短的栅极长度。
8.根据权利要求6所述的CMOS半导体器件，其中所述拉应力膜和所述压应力膜具有部分重叠，并且在所述半导体衬底上的所述边界穿越所述公共栅极。
9.根据权利要求8所述的CMOS半导体器件，其中偏差(Wn-Wp)/(Wn+Wp)为+0.5或者更大，其中Wn是从所述边界到所述NMOSFET有源区的距离，而Wp是从所述边界到所述PMOSFET有源区的距离。
10.根据权利要求6所述的CMOS半导体器件，其中所述拉应力膜和所述压应力膜中的一个应力膜选择性地覆盖所述NMOSFET结构或者所述PMOSFET结构；所述拉应力膜和所述压应力膜中的另一个应力膜形成于所述半导体衬底的整个表面上，并且所述另一个应力膜在所述一个应力膜上，具有选择性减少的应力。
11.一种CMOS半导体器件的制造方法，包括以下步骤：
步骤a，在半导体衬底的表面层中形成隔离区，以定义彼此邻近的NMOSFET有源区和PMOSFET有源区；
步骤b，在所述NMOSFET有源区中形成NMOSFET结构，而在所述PMOSFET有源区中形成PMOSFET结构；
步骤c，形成覆盖所述NMOSFET结构的拉应力膜和覆盖所述PMOSFET结构的压应力膜，将所述拉应力膜与所述压应力膜之间的边界设定为沿着栅极宽度方向比所述NMOSFET有源区更接近PMOSFET有源区。
12.根据权利要求11所述的CMOS半导体器件的制造方法，其中在所述步骤c中的所述拉应力膜和所述压应力膜各自都是由氮化硅膜构成的。
13.根据权利要求12所述的CMOS半导体器件的制造方法，其中所述步骤c通过热CVD形成所述拉应力膜，并通过等离子CVD形成所述压应力膜。
14.根据权利要求13所述的CMOS半导体器件的制造方法，其中所述步骤a和步骤b形成公共栅极，并且所述步骤c形成穿越所述公共栅极的所述边界。
15.根据权利要求14所述的CMOS半导体器件的制造方法，其中所述步骤c在形成所述拉应力膜和所述压应力膜中的一个应力膜之后形成缓冲绝缘膜。
16.根据权利要求15所述的CMOS半导体器件的制造方法，其中所述步骤c去除所述缓冲绝缘膜的不必要部分和所述拉应力膜和所述压应力膜中的一个应力膜的不必要部分，且其后形成另一个应力膜。
17.根据权利要求16所述的CMOS半导体器件的制造方法，其中所述步骤c还去除所述另一个应力膜的不必要部分。
18.根据权利要求17所述的CMOS半导体器件的制造方法，其中所述步骤c选择性去除所述另一个应力膜，以留下与所述一个应力膜部分重叠的所述另一个应力膜。
19.根据权利要求16所述的CMOS半导体器件的制造方法，其中所述步骤c减少在所述一个应力膜上的所述另一个应力膜的应力。
20.根据权利要求19所述的CMOS半导体器件的制造方法，其中所述应力减少是通过离子注入来实现的。
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