CN103377936A

CN103377936A - 半导体器件的制造方法

Info

Publication number: CN103377936A
Application number: CN2012101211725A
Authority: CN
Inventors: 鲍宇; 肖海波; 平延磊
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-04-23
Filing date: 2012-04-23
Publication date: 2013-10-30

Abstract

本发明提供一种半导体器件的制造方法，通过在去除栅极的侧壁的栅极侧墙之后，再覆盖于应力层，从而使应力层更加靠近N型栅极，从而使应力层充分地施加于N型栅极上；同时，针对半导体器件的NFET和PFET采用的应力不同，分别在所述N型区上形成拉应力层，避免了拉应力层对P型区的影响，在所述P型区上形成压应力层，避免了压应力层对N型区的影响，从而提高了NFET和PFET中的迁移速率，进而提高了半导体器件的性能。

Description

半导体器件的制造方法

技术领域

本发明涉及集成电路制造领域，尤其涉及一种能够提高对栅极的应力作用的半导体器件的制造方法。

背景技术

随着半导体技术的不断发展，集成电路的集成化程度越来越高，器件的尺寸也不断减小。器件尺寸不断减小导致器件的性能受到很大影响。例如，当沟道的长度缩小到50nm以下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大等问题。

为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善器件沟道区的应力，从而提高载流子的迁移率，提高器件的性能。现有技术中一种方法是通过在金属-氧化物-半导体场效应管(MOSFET)的沟道区引入双轴应变或者单轴应变，以增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度，改善MOSFET器件的性能。提供这种应力的方式被称为应力记忆技术(SMT，StressMemorization Technique)。具体的应力记忆技术是在半导体器件的NFET(N-typefield-effect transistor，N型场效应晶体管)或PFET(P-type field-effect transistor，P型场效应晶体管)上方形成固有应变材料层，即应力层，所述应力层可以为氮化硅层等，并进行高温退火工艺以使应力被记忆在半导体器件上，例如记忆在栅极多晶硅或扩散区或硅衬底中，通过应力改变在FET的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，然后去除应变材料，使应力得以保留并改进电子或空穴的迁移率，因而改善半导体整体的性能。对于NFET和PFET不同的-应力产生不同的效果，拉应力(Tensile Stress)可以增大NFET栅极下沟道处的硅原子的间距，运行速度得到提升；压应力(Compressive Stress)可以减小PFET栅极下沟道处的硅原子的间距，使运行速度得到提升。因此对于NFET和PFET的上需要形成不同的应力层，以提高半导体器件的性能。

因此，如何在半导体器件的制造方法中进一步提高对半导体器件的应力作用，也是业内亟待解决的问题。

发明内容

本发明的目的是提供一种能够提高对器件的应力作用的半导体器件的制造方法。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底包括P型区和N型区；

在所述P型区上形成P型栅极和位于P型栅极两侧的P型栅极侧墙，在所述N型区上形成N型栅极和位于N型栅极两侧的N型栅极侧墙；

去除所述N型栅极侧墙；

在所述N型区上依次形成拉应力层和掩膜层；

去除所述P型栅极侧墙；以及

在所述P型区上覆盖压应力层。

进一步的，去除所述N型栅极侧墙的步骤包括：在所述半导体衬底上涂覆第一光刻胶；利用曝光和显影工艺，去除位于所述N型区上的第一光刻胶；以剩余的第一光刻胶为掩膜，刻蚀去除所述N型栅极侧墙。

进一步的，去除所述P型栅极侧墙的步骤包括：在所述半导体衬底上涂覆第二光刻胶；利用曝光和显影工艺，去除位于所述P型区上的第二光刻胶；以剩余的第二光刻胶为掩膜，刻蚀去除所述P型栅极侧墙。

进一步的，在所述N型区上依次形成拉应力层和掩膜层的步骤包括：在所述半导体衬底上依次覆盖拉应力层薄膜和掩膜层薄膜；利用光刻和刻蚀工艺，去除位于所述P型区上的拉应力层薄膜和掩膜层薄膜，以在N型区上形成拉应力层和掩膜层。

进一步的，形成所述拉应力层薄膜的反应气体包括硅烷、氨气和氮气，所述硅烷的流量为20～200sccm，氨气的流量为200～1500sccm，氮气的流量为500～5000sccm，环境温度为300～500℃，环境压力为1～10Torr，高频射频能量为50～300w。

进一步的，所述拉应力层的材质为氮化硅，所述拉应力层的厚度为200～800埃。

进一步的，所述拉应力层的拉应力范围为500～2000MPa。

进一步的，形成所述掩膜层薄膜的反应气体包括氮气，氦气、氧气和四乙基原硅酸盐，氮气的流量为2000～5000sccm，氦气的流量为5000～20000sccm，氧气的流量为5000～20000sccm，四乙基原硅酸盐的流量为1～5gm，环境温度为300～500℃，环境压力400～700Torr。

进一步的，所述掩膜层的材质为二氧化硅，所述掩膜层的厚度为200～1000埃。

进一步的，在所述P型区上形成压应力层的步骤包括：在所述半导体衬底上覆盖压应力层薄膜；利用光刻和刻蚀工艺，去除位于所述N型区上的压应力层薄膜，以在所述P型区上形成压应力层。

进一步的，所述压应力层薄膜的反应气体包括硅烷、氨气、氢气和氩气，所述硅烷的流量为20～200sccm，氨气的流量为50～500sccm，氢气的流量1000～5000sccm，所述氩气的流量1000～5000sccm，环境温度为400～550℃，环境压力1～10Torr，高频射频能量50～200w，低频射频能量10～100w。

进一步的，所述压应力层的材质为氮化硅，所述压应力层的厚度为200～800埃。

进一步的，所述压应力层的拉应力范围为-1.0～-4.0GPa。

综上所述，在本发明所述半导体器件的制造方法中，在去除栅极的侧壁的栅极侧墙之后，再覆盖于应力层，从而使应力层更加靠近N型栅极，从而使应力层充分地施加于N型栅极上；同时，针对半导体器件的NFET和PFET采用的应力不同，分别在所述N型区上形成拉应力层，避免了拉应力层对P型区的影响，在所述P型区上形成压应力层，避免了压应力层对N型区的影响，从而提高了NFET和PFET中的迁移速率，进而提高了半导体器件的性能。

附图说明

图1为本发明一实施例中半导体器件的制造方法的流程示意图。

图2～图8为本发明一实施例中半导体器件制造过程中的结构示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

本发明提供一种半导体器件的制造方法，包括以下步骤：

步骤S01：提供半导体衬底，所述半导体衬底包括P型区和N型区；

步骤S02：在所述P型区上形成P型栅极和位于P型栅极两侧的P型栅极侧墙，在所述N型区上N型栅极和位于N型栅极两侧的N型栅极侧墙；

步骤S03：去除所述N型栅极侧墙；

步骤S04：在所述N型区上依次形成拉应力层和掩膜层；

步骤S05：去除所述P型栅极侧墙；

步骤S06：在所述P型区上覆盖压应力层。

图2～图8为本发明一实施例中半导体器件制造过程中的结构示意图。结合图1～图8以下详细说明本发明一实施例中半导体器件的制造方法。

如图2所示，在步骤S01中，提供半导体衬底100，所述半导体衬底100包括P型区10和N型区20；其中所述半导体衬底100的材质可以为单晶硅、多晶硅、无定形硅、硅锗化合物或绝缘体上硅(SOI)等，所述半导体衬底100包括P型区10和N型区20，P型区10用于形成PFET器件，N型区20用于形成NFET器件，P型区10和N型区20通过隔离结构102隔离，隔离结构102例如为浅沟槽隔离结构(STI)。

继续参考图2，在步骤S02中，在所述P型区10上形成P型栅极104a和位于P型栅极104a两侧的P型栅极侧墙108a，在所述N型区20上N型栅极104b和位于N型栅极104b两侧的N型栅极侧墙108b；在所述P型栅极104a和半导体衬底100之间还分别形成有P型栅极介质层106a，在所述N型栅极104b和半导体衬底100之间形成有N型栅极介质层106b，具体形成过程包括，首先在所述半导体衬底100上依次沉积介质层薄膜和栅极薄膜(图中未标示)，所述介质层薄膜的材质可以为氧化硅，采用热氧化法或化学气相沉积法(CVD)形成，所述栅极薄膜的材质为多晶硅，可以采用物理气相沉积法形成；接着在所述栅极薄膜上涂覆光刻胶(图中未标示)，曝光并显影以图案化所述光刻胶，以图案化的光刻胶为掩膜，刻蚀所述栅极薄膜和介质层薄膜，从而在P型区10上形成P型栅极介质层106a和位于P型栅极介质层106a上的P型栅极104a，在N型区20上形成N型栅极介质层106b和位于N型栅极介质层106b上的N型栅极104b；然后，在所述半导体衬底100、P型栅极104a和N型栅极104b上覆盖栅极侧墙薄膜(图中未标示)，并利用光刻和刻蚀工艺刻蚀部分栅极侧墙薄膜，从而在P型栅极104a的侧壁上形成P型栅极侧墙108a，在N型栅极104b的侧壁上形成N型栅极侧墙108b。

在形成P型栅极侧墙108a和N型栅极侧墙108b之后，还包括进行源漏区离子注入，以在P型区10和N型区10中分别形成源漏区(图中未标示)。

如图2和3所示，在步骤S03中，去除所述N型栅极侧墙108b；其步骤包括：首先在整个半导体衬底100上均涂覆第一光刻胶200；然后利用曝光和显影工艺，去除位于N型区20上的第一光刻胶，仅保留P型区10上的第一光刻胶200；以剩余的第一光刻胶200为掩膜，刻蚀去除所述N型栅极侧墙108b。

如图4和图5所示，在步骤S04中，在所述半导体衬底100的N型区20上依次形成拉应力层112和掩膜层114；具体形成工艺包括：在所述半导体衬底100上依次覆盖拉应力层薄膜112a和掩膜层薄膜114a；接着，利用光刻和刻蚀工艺，在所述N型区20上形成第二光刻胶202；然后以所述第二光刻胶202为掩膜，去除位于所述P型区10上的拉应力层薄膜112a和掩膜层薄膜114a，以在N型区10上形成如图5所示的拉应力层112和掩膜层114。其中，形成所述掩膜层薄膜114a的反应气体包括氮气，氦气、氧气和四乙基原硅酸盐，氮气的流量为2000～5000sccm，氦气的流量为5000～20000sccm，氧气的流量为5000～20000sccm，四乙基原硅酸盐的流量为1～5gm(克每分钟)，环境温度为300～500℃，环境压力400～700Torr。形成所述拉应力层薄膜112a的反应气体包括硅烷、氨气和氮气，所述硅烷的流量为20～200sccm，氨气的流量为200～1500sccm，氮气的流量为500～5000sccm，环境温度为300～500℃，环境压力为1～10Torr，高频射频能量为50～300w。所述掩膜层114作为去除压应力氮化硅的蚀刻停止层，掩膜层114的材质优选为二氧化硅。所述拉应力层112的材质为氮化硅，所述拉应力层112的厚度范围为200～800埃，拉应力范围为500～2000MPa。拉应力层112形成于N型区20上，且紧邻N型栅极104b，能够有效地将拉应力传递至N型栅极104b及N型栅极104b下方的半导体衬底100中，进而提高NFET器件的沟道迁移率，同时在P型区10上具有P型栅极侧墙108a的保护，减小拉应力对P型栅极104a的应力作用，进而能够减小拉应力对PFET器件的影响。

如图4和5所示，在步骤S05中，去除所述P型栅极侧墙108a；其形成步骤包括：在所述半导体衬底100上涂覆第二光刻胶202；利用曝光和显影工艺，去除位于P型区10上的第二光刻胶202；以剩余的第二光刻胶202为掩膜，刻蚀去除所述P型栅极侧墙108a，从而形成如图5所示结构。

如图6～8所示，在步骤S06中，半导体衬底100的P型区10上覆盖压应力层116。其形成过程包括：如图6所示，在所述半导体衬底100上覆盖压应力层薄膜116a；接着，利用光刻和刻蚀工艺，在所述P型区10上涂覆第三光刻胶204，并去除位于所述N型区20上的压应力层薄膜116a，所述压应力层薄膜116a的反应气体包括硅烷、氨气、氢气和氩气，所述硅烷的流量为20～200sccm，氨气的流量为50～500sccm，氢气的流量1000～5000sccm，所述氩气的流量-1000～5000sccm，环境温度为400～550℃，环境压力1～10Torr，高频射频能量50～200w，低频射频能量10～100w，从而在所述P型区10上形成如图7所示的压应力层116；然后，去除第三光刻胶204，形成如图8所示结构。所述压应力层116的材质为氮化硅，其厚度范围为200～800埃，形成的压应力层116的拉应力范围为-1.0～-4.0GPa，所述压应力层116形成于P型区10上，直接靠近P型栅极104a，能够有效提高PFET器件的沟道迁移率，并且压应力层116远离N型栅极104b，从而降低了压应力层对NFET器件的影响。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括P型区和N型区；

去除所述N型栅极侧墙；

在所述N型区上依次形成拉应力层和掩膜层；

去除所述P型栅极侧墙；以及

在所述P型区上覆盖压应力层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，去除所述N型栅极侧墙的步骤包括：

在所述半导体衬底上涂覆第一光刻胶；

利用曝光和显影工艺，去除位于所述N型区上的第一光刻胶；

以剩余的第一光刻胶为掩膜，刻蚀去除所述N型栅极侧墙。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，去除所述P型栅极侧墙的步骤包括：

在所述半导体衬底上涂覆第二光刻胶；

利用曝光和显影工艺，去除位于所述P型区上的第二光刻胶；

以剩余的第二光刻胶为掩膜，刻蚀去除所述P型栅极侧墙。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述N型区上依次形成拉应力层和掩膜层的步骤包括：

在所述半导体衬底上依次覆盖拉应力层薄膜和掩膜层薄膜；

利用光刻和刻蚀工艺，去除位于所述P型区上的拉应力层薄膜和掩膜层薄膜，以在N型区上形成拉应力层和掩膜层。

5.如权利要求4所述的半导体器件的制造方法，其特征在于，形成所述拉应力层薄膜的反应气体包括硅烷、氨气和氮气，所述硅烷的流量为20～200sccm，氨气的流量为200～1500sccm，氮气的流量为500～5000sccm，环境温度为300～500℃，环境压力为1～10Torr，高频射频能量为50～300w。

6.如权利要求4所述的半导体器件的制造方法，其特征在于，形成所述掩膜层薄膜的反应气体包括氮气，氦气、氧气和四乙基原硅酸盐，氮气的流量为2000～5000sccm，氦气的流量为5000～20000sccm，氧气的流量为5000～20000sccm，四乙基原硅酸盐的流量为1～5gm，环境温度为300～500℃，环境压力400～700Torr。

7.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述拉应力层的材质为氮化硅，所述拉应力层厚度为200～800埃。

8.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述拉应力层的拉应力范围为500～2000MPa。

9.如权利要求1或4所述的半导体器件的制造方法，其特征在于，所述掩膜层的材质为二氧化硅，所述掩膜层的厚度为200～1000埃。

10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述P型区上形成压应力层的步骤包括：

在所述半导体衬底上覆盖压应力层薄膜；

利用光刻和刻蚀工艺，去除位于所述N型区上的压应力层薄膜，以在所述P型区上形成压应力层。

11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述压应力层薄膜的反应气体包括硅烷、氨气、氢气和氩气，所述硅烷的流量为20～200sccm，氨气的流量为50～500sccm，氢气的流量1000～5000sccm，所述氩气的流量1000～5000sccm，环境温度为400～550℃，环境压力1～10Torr，高频射频能量50～200w，低频射频能量10～100w。

12.如权利要求1或10所述的半导体器件的制造方法，其特征在于，所述压应力层的材质为氮化硅，所述压应力层的厚度为200～800埃。

13.如权利要求1或10所述的半导体器件的制造方法，其特征在于，所述压应力层的拉应力范围为-1.0～-4.0GPa。