JPWO2008114392A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

Ｎ型ソース／ドレイン領域２４ｎとゲート電極１６ｎとを有するＮ型トランジスタ３０ｎと、ゲート電極１６ｎの側壁部分に形成され、シリコンのヤング率よりも小さいヤング率を有するサイドウォール絶縁膜１８ａと、Ｐ型ソース／ドレイン領域２４ｐとゲート電極１６ｐとを有するＰ型トランジスタ３０ｐと、ゲート電極１６ｐの側壁部分に形成され、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜１８ａよりもヤング率が大きいサイドウォール絶縁膜３６と、Ｎ型トランジスタ３０ｎを覆うように形成された引張応力膜３２と、Ｐ型トランジスタ３０ｐを覆うように形成された圧縮応力膜３８とを有している。

Description

本発明は、半導体装置及びその製造方法に係り、特に、チャネル領域に歪みが導入されたＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
これまで、ＭＯＳトランジスタは、微細化を進めることにより高集積化し、これによって高速化、低消費電力化が図られてきた。しかしながら、スケーリング則に従うＭＯＳトランジスタの微細化は限界に到達しつつある。このため、微細化によらない手段で、ＭＯＳトランジスタの高性能化を図る技術に関する研究が盛んになってきている。
例えば、ＭＯＳトランジスタのチャネル領域に歪みを導入することによりチャネル材料の物性を変え、キャリア移動度を向上させる技術に関する研究が活発になってきている。
チャネル領域に歪みを導入する技術の一例としては、コンタクトホールを形成する際のエッチングストッパ膜によりストレス（応力）をチャネル領域に印加し、チャネル領域に歪みを導入する技術が知られている。かかるエッチングストッパ膜として、ＮＭＯＳトランジスタ上には、テンサイルストレス（引張応力）を有するテンサイルストレス膜（引張応力膜）が形成される。ＰＭＯＳトランジスタ上には、コンプレッシブストレス（圧縮応力）を有するコンプレッシブストレス膜（圧縮応力膜）が形成される。
図２４は、引張応力膜及び圧縮応力膜によりチャネル領域に歪みが導入されたＣＭＯＳ構造を有する従来の半導体装置の構造を示す概略断面図である。
図示するように、シリコン基板１００の主面には、素子領域を画定する素子分離膜１０２が形成されている。図面左側の素子領域はＮＭＯＳトランジスタ形成領域であり、図面右側の素子領域はＰＭＯＳトランジスタ形成領域であるものとする。
ＮＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０４を介してゲート電極１０６ｎが形成されている。ゲート電極１０６の側壁部分には、サイドウォール絶縁膜１０８が形成されている。
ゲート電極１０６ｎの両側のシリコン基板１００中には、エクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域１１０ｎが形成されている。
ゲート電極１０６ｎ上及びＮ型ソース／ドレイン領域１１０ｎ上には、金属シリサイド膜１１２が形成されている。
こうして、ＮＭＯＳトランジスタ形成領域のシリコン基板１００上に、ゲート電極１０６ｎとＮ型ソース／ドレイン領域１１０ｎとを有するＮＭＯＳトランジスタ１１４ｎが形成されている。
ＮＭＯＳトランジスタ１１４ｎ上には、ＮＭＯＳトランジスタ１１４ｎを覆うように、引張応力を有する引張応力膜１１６が形成されている。引張応力膜１１６としては、引張応力を有するシリコン窒化膜が形成されている。ＮＭＯＳトランジスタ１１４ｎのチャネル領域には、引張応力膜１１６により印加される応力により歪みが導入されている。
ＰＭＯＳトランジスタ形成領域のシリコン基板１００上には、ゲート絶縁膜１０４を介してゲート電極１０６ｐが形成されている。ゲート電極１０６ｐの側壁部分には、サイドウォール絶縁膜１０８が形成されている。
ゲート電極１０６ｐの両側のシリコン基板１００中には、エクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域１１０ｐが形成されている。
ゲート電極１０６ｐ上及びＰ型ソース／ドレイン領域１１０ｐ上には、金属シリサイド膜１１２が形成されている。
こうして、ＰＭＯＳトランジスタ形成領域のシリコン基板１００上に、ゲート電極１０６ｐとＰ型ソース／ドレイン領域１１０ｐとを有するＰＭＯＳトランジスタ１１４ｐが形成されている。
ＰＭＯＳトランジスタ１１４ｐ上には、ＰＭＯＳトランジスタ１１４ｐを覆うように、圧縮応力を有する圧縮応力膜１１８が形成されている。圧縮応力膜１１８としては、圧縮応力を有するシリコン窒化膜が形成されている。ＰＭＯＳトランジスタ１１４ｐのチャネル領域には、圧縮応力膜１１８により印加される応力により歪みが導入されている。
このように、引張応力膜１１６によりチャネル領域に歪みが導入されたＮＭＯＳトランジスタ１１４ｎと、圧縮応力膜１１８によりチャネル領域に歪みが導入されたＰＭＯＳトランジスタ１１４ｐとが組み合わされたＣＭＯＳ構造において、ＮＭＯＳトランジスタ１１４ｎ及びＰＭＯＳトランジスタ１１４ｐのそれぞれについて断面構造を最適化することで、低コストでチャネル領域に導入された歪みを増大することができ、キャリア移動度を向上することができる。これにより、ＭＯＳトランジスタの駆動電流を増加することができる。
S. E. Thompson et al., "A 90-nm Logic Technology Featuring Strained-Silicon," IEEE Trans. Elec. Dev., Vol. 51, No. 11, pp.1790-1797, November 2004 C.-H. Ge et al., "Process-Strained-Si (PSS) CMOS Technology Featuring 3D Strain Engineering," IEDM Tech. Dig., 2003, pp. 73-76 C. S. Smith, "Piezoresistance Effect in Germanium and Silicon," Phys. Rev., vol. 94, No. 1, pp. 42-49, 1954.
しかしながら、上記図２４に示すＣＭＯＳ構造の半導体装置において、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタについて互いに同様の構造のサイドウォール絶縁膜を用いたのでは、両者の特性をともに向上することは困難であった。
本発明の目的は、引張応力膜によりチャネル領域に歪みが導入されたＮ型ＭＩＳトランジスタ及び圧縮応力膜によりチャネル領域に歪みが導入されたＰ型ＭＩＳトランジスタのいずれについても特性を向上しうるＣＭＯＳ構造の半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、第１の素子領域と第２の素子領域とを有するシリコン基板と、前記第１の素子領域内に第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有するＮ型トランジスタと、前記第１のゲート電極の側壁部分に形成され、シリコンのヤング率よりも小さいヤング率を有する第１のサイドウォール絶縁膜と、前記第２の素子領域内に第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有するＰ型トランジスタと、前記第２のゲート電極の側壁部分に形成され、シリコンのヤング率よりも大きいヤング率を有し、前記第１のサイドウォール絶縁膜よりもヤング率が大きい第２のサイドウォール絶縁膜と、前記Ｎ型トランジスタを覆うように形成され、前記第１のチャネル領域に、チャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜と、前記Ｐ型トランジスタを覆うように形成され、前記第２のチャネル領域に、チャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜とを有する半導体装置が提供される。
また、本発明の他の観点によれば、シリコン基板の第１の素子領域に形成されたＮ型トランジスタと、前記シリコン基板の第２の領域に形成されたＰ型トランジスタとを有する半導体装置の製造方法であって、前記第１の素子領域上に第１のゲート絶縁膜を介して前記Ｎ型トランジスタの第１のゲート電極を形成し、前記第２の領域上に第２のゲート絶縁膜を介して前記Ｐ型トランジスタの第２のゲート電極を形成する工程と、前記第１のゲート電極及び前記第２のゲート電極が形成された前記シリコン基板上に、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜を形成する工程と、前記第２の領域の前記第１の絶縁膜を選択的にエッチングすることにより、前記第２の領域の前記第１の絶縁膜を、前記第１の素子領域の前記第１の絶縁膜よりも薄くする工程と、前記第１の絶縁膜上に、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極の側壁部分に、前記第１の絶縁膜を含み、シリコンのヤング率よりも小さいヤング率を有する第１のサイドウォール絶縁膜を形成し、前記第２のゲート電極の側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、シリコンのヤング率よりも大きなヤング率を有し、前記第１のサイドウォール絶縁膜よりもヤング率が大きい第２のサイドウォール絶縁膜を形成する工程と、前記Ｎ型トランジスタを覆うように、前記Ｎ型トランジスタのチャネル領域にチャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜を形成し、前記Ｐ型トランジスタを覆うように、前記Ｐ型トランジスタのチャネル領域にチャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜を形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、シリコン基板の第１の素子領域に形成されたＮ型トランジスタと、前記シリコン基板の第２の領域に形成されたＰ型トランジスタとを有する半導体装置の製造方法であって、前記第１の素子領域上に第１のゲート絶縁膜を介して前記Ｎ型トランジスタの第１のゲート電極を形成し、前記第２の領域上に第２のゲート絶縁膜を介して前記Ｐ型トランジスタの第２のゲート電極を形成する工程と、前記第１のゲート電極及び前記第２のゲート電極が形成された前記シリコン基板上に、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜を形成する工程と、前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極の側壁部分及び前記第２のゲート電極の側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、シリコンのヤング率よりも大きいヤング率を有する第１のサイドウォール絶縁膜及び第２のサイドウォール絶縁膜をそれぞれ形成する工程と、前記第１のサイドウォール絶縁膜の前記第２の絶縁膜を選択的に除去する工程と、前記Ｎ型トランジスタを覆うように、前記Ｎ型トランジスタのチャネル領域にチャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜を形成し、前記Ｐ型トランジスタを覆うように、前記Ｐ型トランジスタのチャネル領域にチャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、引張応力膜により覆われたＮ型トランジスタのゲート電極の側壁部分に、シリコンのヤング率よりも小さいヤング率を有するサイドウォール絶縁膜を形成し、圧縮応力膜により覆われたＰ型トランジスタのゲート電極の側壁部分に、シリコンのヤング率よりも大きいヤング率を有し、Ｎ型トランジスタのサイドウォール絶縁膜よりもヤング率が大きいサイドウォール絶縁膜を形成することにより、Ｎ型トランジスタのチャネル領域において、チャネル面に垂直な方向の圧縮応力を、チャネル長方向の引張応力と同等以上に設定し、Ｐ型トランジスタのチャネル領域において、チャネル長方向の圧縮応力を、チャネル面に垂直な方向の引張応力よりも大きく設定するので、引張応力膜によりチャネル領域に歪みが導入されたＮ型ＭＩＳトランジスタ及び圧縮応力膜によりチャネル領域に歪みが導入されたＰ型ＭＩＳトランジスタのいずれについても、駆動電流を増加し、特性を向上することができる。したがって、本発明によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
図１は、本発明の第１実施形態による半導体装置の構造を示す概略概略図である。 図２は、非特許文献１に記載されたキャリア移動度の向上に必要な応力の種類を示す図である。 図３は、サイドウォール絶縁膜のヤング率とチャネル領域の歪みとの関係についてシミュレーションを行ったＭＯＳトランジスタの構造を示す概略断面図である。 図４は、サイドウォール絶縁膜のヤング率とチャネル領域の歪みとの関係のシミュレーション結果を示すグラフである。 図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１１は、本発明の第２実施形態による半導体装置の構造を示す概略概略図である。 図１２は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１４は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１５は、本発明の第３実施形態による半導体装置の構造を示す概略断面図である。 図１６は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１７は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１８は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１９は、本発明の第４実施形態による半導体装置の構造を示す概略断面図である。 図２０は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。 図２１は、本発明の第５実施形態による半導体装置の構造を示す概略断面図である。 図２２は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２３は、本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２４は、引張応力膜及び圧縮応力膜によりチャネル領域に歪みが導入されたＣＭＯＳ構造を有する従来の半導体装置の構造を示す概略断面図である。
符号の説明
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６、１６ｎ、１６ｐ…ゲート電極
１８ａ…サイドウォール絶縁膜（シリコン酸化膜）
１８、１８ｂ、１８ｃ、１８ｄ、１８ｅ…シリコン酸化膜
２０ｎ、２２ｎ…Ｎ型不純物拡散領域
２０ｐ、２２ｐ…Ｐ型不純物拡散領域
２４…ソース／ドレイン領域
２４ｎ…Ｎ型ソース／ドレイン領域
２４ｐ…Ｐ型ソース／ドレイン領域
２６ｐ…Ｐ型ポケット領域
２６ｎ…Ｎ型ポケット領域
２８…金属シリサイド膜
３０…ＭＯＳトランジスタ
３０ｎ…ＮＭＯＳトランジスタ
３０ｐ…ＰＭＯＳトランジスタ
３２…引張応力膜
３４、３４ａ、３４ｂ、３４ｃ、３４ｄ…シリコン窒化膜
３６、４０、５４、５６、６０、６２、６６…サイドウォール絶縁膜
３８…圧縮応力膜
４２…応力膜
５０、５８、６４、６８…フォトレジスト膜
５２…シリコン窒化酸化膜
１００…シリコン基板
１０２…素子分離膜
１０４…ゲート絶縁膜
１０６ｎ、１０６ｐ…ゲート電極
１０８…サイドウォール絶縁膜
１１０ｎ…Ｎ型ソース／ドレイン領域
１１０ｐ…Ｐ型ソース／ドレイン領域
１１２…金属シリサイド膜
１１４ｎ…ＮＭＯＳトランジスタ
１１４ｐ…ＰＭＯＳトランジスタ
１１６…引張応力膜
１１８…圧縮応力膜
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１０を用いて説明する。図１は本実施形態による半導体装置の構造を示す概略断面図、図２は非特許文献１に記載されたキャリア移動度の向上に必要な応力の種類を示す図、図３はサイドウォール絶縁膜のヤング率とチャネル領域の歪みとの関係についてシミュレーションを行ったＭＯＳトランジスタの構造を示す概略断面図、図４はサイドウォール絶縁膜のヤング率とチャネル領域の歪みとの関係のシミュレーション結果を示すグラフ、図５乃至図１０は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。
図１に示すように、シリコン基板１０の主面には、素子領域を画定する素子分離膜１２が形成されている。図面左側の素子領域はＮＭＯＳトランジスタ形成領域であり、図面右側の素子領域はＰＭＯＳトランジスタ形成領域であるものとする。ＮＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｐ型ウェル（図示せず）が形成されている。ＰＭＯＳトランジスタ形成領域のシリコン基板１０内には、Ｎ型ウェル（図示せず）が形成されている。
ＮＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１４を介してゲート電極１６ｎが形成されている。ゲート電極１６ｎの側壁部分には、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜よりなるサイドウォール絶縁膜１８ａが形成されている。
ゲート電極１６ｎの両側のシリコン基板１０中には、エクステンションソース・ドレイン構造のエクステンション領域を構成する浅いＮ型不純物拡散領域２０ｎと、深いＮ型不純物拡散領域２２ｎとにより構成されるＮ型ソース／ドレイン領域２４ｎが形成されている。浅いＮ型不純物拡散領域２０ｎの直下には、パンチスルーストッパとして機能するＰ型ポケット領域２６ｐが形成されている。Ｎ型ソース／ドレイン領域２４ｎに挟まれた領域がチャネル領域となる。
ゲート電極１６ｎ上及びＮ型ソース／ドレイン領域２４ｎ上には、金属シリサイド膜２８が形成されている。
こうして、ＮＭＯＳトランジスタ形成領域のシリコン基板１０上に、ゲート電極１６ｎとＮ型ソース／ドレイン領域２４ｎとを有するＮＭＯＳトランジスタ３０ｎが形成されている。
ＮＭＯＳトランジスタ３０ｎ上には、ＮＭＯＳトランジスタ３０ｎを覆うように、引張応力を有する引張応力膜３２が形成されている。引張応力膜３２としては、引張応力を有するシリコン窒化膜が形成されている。なお、引張応力膜３２は、ＮＭＯＳトランジスタ３０ｎに接続するコンタクトホールをエッチングにより形成する際のエッチングストッパとして機能する絶縁膜である。
引張応力膜３２は、ＮＭＯＳトランジスタ３０ｎのチャネル領域に応力を印加するための膜である。ＮＭＯＳトランジスタ３０ｎのチャネル領域には、引張応力膜３２により、図１中矢印で示すように、チャネル面に垂直な方向に圧縮応力が印加され、ソース・ドレイン方向、すなわちチャネル長方向に引張応力が印加される。後述するように、チャネル面に垂直な方向の圧縮応力は、チャネル長方向の引張応力と同等以上になっている。こうして引張応力膜３２により印加される応力により、ＮＭＯＳトランジスタ３０ｎのチャネル領域には、チャネル面に垂直な方向に圧縮歪みが、チャネル長方向に引張歪みがそれぞれ導入されている。
ＰＭＯＳトランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜１４を介してゲート電極１６ｐが形成されている。ゲート電極１６ｐの側壁部分には、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｂと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ａとからなる積層構造のサイドウォール絶縁膜３６が形成されている。シリコン酸化膜１８ｂは、ＮＭＯＳトランジスタ３０ｎのサイドウォール絶縁膜１８ａであるシリコン酸化膜よりも薄くなっている。サイドウォール絶縁膜３６の平均的なヤング率は、シリコン窒化膜３４ａにより、シリコンのヤング率よりも大きく、シリコン酸化膜よりなるサイドウォール絶縁膜１８ａのヤング率よりも大きくなっている。
ゲート電極１６ｐの両側のシリコン基板１０中には、エクステンションソース・ドレイン構造のエクステンション領域を構成する浅いＰ型不純物拡散領域２０ｐと、深いＰ型不純物拡散領域２２ｐとにより構成されるＰ型ソース／ドレイン領域２４ｐが形成されている。浅いＰ型不純物拡散領域２０ｐの直下には、パンチスルーストッパとして機能するＮ型ポケット領域２６ｎが形成されている。Ｐ型ソース／ドレイン領域２４ｐに挟まれた領域がチャネル領域となる。
ゲート電極１６ｐ上及びＰ型ソース／ドレイン領域２４ｐ上には、金属シリサイド膜２８が形成されている。
こうして、ＰＭＯＳトランジスタ形成領域のシリコン基板１０上に、ゲート電極１６ｐとＰ型ソース／ドレイン領域２４ｐとを有するＰＭＯＳトランジスタ３０ｐが形成されている。
ＰＭＯＳトランジスタ３０ｐ上には、ＰＭＯＳトランジスタ３０ｐを覆うように、圧縮応力を有する圧縮応力膜３８が形成されている。圧縮応力膜３８としては、圧縮応力を有するシリコン窒化膜が形成されている。なお、圧縮応力膜３８は、ＰＭＯＳトランジスタ３０Ｐに接続するコンタクトホールをエッチングにより形成する際のエッチングストッパとして機能する絶縁膜である。
圧縮応力膜３８は、ＰＭＯＳトランジスタ３０ｐのチャネル領域に応力を印加するための膜である。ＰＭＯＳトランジスタ３０ｐのチャネル領域には、圧縮応力膜３８により、図１中矢印で示すように、チャネル面に垂直な方向に引張応力が印加され、ソース・ドレイン方向、すなわちチャネル長方向に圧縮応力が印加される。後述するように、チャネル長方向の圧縮応力は、チャネル面に垂直な方向の引張応力よりも大きくなっている。こうして圧縮応力膜３８により印加される応力により、ＰＭＯＳトランジスタ３０ｐのチャネル領域には、チャネル面に垂直な方向に引張歪みが、チャネル長方向に圧縮歪みがそれぞれ導入されている。
こうして、ＣＭＯＳ構造を有する本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜よりなるサイドウォール絶縁膜１８ａが形成され、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、サイドウォール絶縁膜１８ａよりも薄いシリコン酸化膜１８ｂと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ａとからなる積層構造のサイドウォール絶縁膜３６が形成されていることに主たる特徴がある。
これにより、ＮＭＯＳトランジスタ３０ｎでは、サイドウォール絶縁膜１８ａのヤング率がシリコンのヤング率よりも小さくなっているのに対して、ＰＭＯＳトランジスタ３０ｐでは、サイドウォール絶縁膜３６のヤング率がシリコンのヤング率よりも大きく、サイドウォール絶縁膜１８ａのヤング率よりも大きくなっている。
引張応力膜により覆われたＮＭＯＳトランジスタ及び圧縮応力膜により覆われたＰＭＯＳトランジスタについて、互いに同様の構造のサイドウォール絶縁膜を用いた場合、前述のように、両者の特性をともに向上することは困難であった。これは、キャリア移動度の向上に必要な応力の種類がＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なることに起因すると考えられる。
図２は、非特許文献１に記載されたキャリア移動度の向上に必要な応力の種類を示す図である。図２には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれに関し、“Longitudinal”（チャネル長方向）、“Transverse”（チャネル幅方向）、及び“Out-of plane”（チャネル面に垂直な方向）の３つの方向において、“Tension”（引張応力）及び“Compression”（圧縮応力）のいずれがキャリア移動度の向上に必要な応力であるかが示されている。応力の種類とともに示された＋印は、その応力のキャリア移動度の向上に対する有効度を示し、その数が多いほどキャリア移動度の向上に有効であることを意味している。
図２によれば、ＮＭＯＳトランジスタの場合には、チャネル領域に印加される応力として、第一にチャネル面に垂直な方向の圧縮応力が、次いでチャネル長方向の引張応力がキャリア移動度の向上に有効であることが分かる。また、ＰＭＯＳトランジスタの場合には、チャネル領域に印加される応力として、チャネル長方向の圧縮応力がキャリア移動度の向上に有効であることが分かる。
一方、本願発明者は、ＭＯＳトランジスタを覆う応力膜の応力によりチャネル領域に導入される歪みに対してサイドウォール絶縁膜が及ぼす影響を明らかにすべく、チャネル領域に導入される歪みとサイドウォール絶縁膜のヤング率との関係をシミュレーションにより求めた。図３はシミュレーションを行ったＭＯＳトランジスタの構造を示す概略断面図、図４はシミュレーション結果を示すグラフである。
シミュレーションを行ったＭＯＳトランジスタ３０は、図３に示すように、シリコン基板１０上にゲート絶縁膜１４を介して形成されたゲート電極１６と、ゲート電極１６両側のシリコン基板１０内に形成されたソース／ドレイン領域２４とを有している。ゲート電極１６の側壁部分には、サイドウォール絶縁膜４０が形成されている。ゲート電極１６上及びソース／ドレイン領域２４上には、金属シリサイド膜２８が形成されている。ＭＯＳトランジスタ３０上には、ＭＯＳトランジスタ３０を覆うように、チャネル領域に応力を印加するための応力膜４２が形成されている。
シミュレーションにおいては、サイドウォール絶縁膜４０のヤング率ＹＳＷ、シリコンのヤング率ＹＳｉとして、ＹＳＷ／ＹＳｉに対して、応力膜４２の応力によりチャネル領域に導入されるチャネル長方向の歪みεｘｘ及びチャネル面に垂直な方向の歪みεｚｚを求めた。
図４は、このシミュレーション結果を示すグラフである。グラフの横軸はＹＳＷ／ＹＳｉを示し、縦軸は歪みを示している。●印のプロットは、チャネル長方向の歪みεｘｘを示し、□印のプロットはチャネル面に垂直な方向の歪みεｚｚを示している。
図４に示すように、サイドウォール絶縁膜のヤング率ＹＳＷが増加すると、チャネル面に垂直な方向の歪みεｚｚは減少するのに対し、チャネル長方向の歪みεｘｘは増大する。そして、ＹＳＷ／ＹＳｉ＝１．６付近を境界値として、この境界値よりもＹＳＷ／ＹＳｉが小さい場合には、チャネル面に垂直な方向の歪みεｚｚがチャネル長方向の歪みεｘｘよりも大きくなっており、この境界値よりもＹＳＷ／ＹＳｉが大きい場合には、チャネル長方向の歪みεｘｘがチャネル面に垂直な方向の歪みεｚｚよりも大きくなっている。
図２に示すキャリア移動度の向上に必要な応力の種類、及び図４に示すシミュレーション結果から、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのキャリア移動度を向上するためには、チャネル領域に印加される応力を以下のように設定すればよいことが分かる。
まず、ＮＭＯＳトランジスタについては、チャネル領域において、チャネル面に垂直な方向の圧縮応力を、チャネル長方向の引張応力と同等以上に設定すればよい。
また、ＰＭＯＳトランジスタについては、チャネル領域において、チャネル長方向の圧縮応力を、チャネル面に垂直な方向の引張応力よりも大きく設定すればよい。
しかしながら、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタについて互いに同様の構造のサイドウォール絶縁膜を用いたのでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでサイドウォール絶縁膜のヤング率が互いに同じになってしまう。このため、それぞれについて独立してチャネル領域に印加される応力を最適化することができない。すなわち、サイドウォール絶縁膜のヤング率を小さくして、ＮＭＯＳトランジスタにおいてキャリア移動度の向上に有効なチャネル面に垂直な方向の圧縮応力を増加した場合、同時にＰＭＯＳトランジスタにおいてキャリア移動度の向上に有効なチャネル長方向の圧縮応力を増加することはできない。逆に、サイドウォール絶縁膜のヤング率を大きくして、ＰＭＯＳトランジスタにおいてチャネル長方向の圧縮応力を増加した場合、同時にＮＭＯＳトランジスタにおいてチャネル面に垂直な方向の圧縮応力を増加することはできない。
これに対して、本実施形態による半導体装置では、ＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するサイドウォール絶縁膜１８ａが形成され、ＰＭＯＳトランジスタ３０ｐにおいて、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜１８ａよりもヤング率が大きいサイドウォール絶縁膜３６が形成されている。
したがって、ＮＭＯＳトランジスタ３０ｎについては、チャネル領域において、チャネル方向に垂直な方向の圧縮応力を増加することができ、チャネル面に垂直な方向の圧縮応力が、チャネル長方向の引張応力と同等以上に設定されている。これにより、ＮＭＯＳトランジスタ３０ｎのキャリア移動度を向上することができる。
また、ＰＭＯＳトランジスタ３０ｐについては、チャネル領域において、チャネル長方向の圧縮応力を増加することができ、チャネル長方向の圧縮応力が、チャネル面に垂直な方向の引張応力よりも大きく設定されている。これにより、ＰＭＯＳトランジスタ３０ｐのキャリア移動度を向上することができる。
こうして、本実施形態によれば、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても、駆動電流を増加することができ、特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図５乃至図１０を用いて説明する。
まず、例えばＳＴＩ法により、シリコン基板１０の主面に、素子領域を画定する素子分離膜１２を形成する。なお、図において、左側の素子領域がＮＭＯＳトランジスタ形成領域であり、右側の素子領域がＰＭＯＳトランジスタ形成領域であるものとする。
次いで、Ｎ型ＭＯＳトランジスタの形成領域にＰウェル（図示せず）を形成し、Ｐ型ＭＯＳトランジスタの形成領域にＮウェル（図示せず）を形成する。
次いで、例えばＣＶＤ法により例えば膜厚１．２ｎｍのシリコン窒化酸化膜を堆積し、シリコン窒化酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４は、シリコン窒化酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜形成することができる。例えば、ゲート絶縁膜１４として熱酸化法によりシリコン酸化膜を形成してもよい。
次いで、例えばＣＶＤ法により例えば膜厚１００ｎｍのポリシリコン膜を堆積する。
次いで、フォトリソグラフィー及びドライエッチングによりこのポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極１６ｎ、１６ｐを形成する（図５（ａ））。ここで、ゲート電極１６ｎはＮＭＯＳトランジスタ３０ｎのゲート電極であり、ゲート電極１６ｐはＰＭＯＳトランジスタ３０ｐのゲート電極である。
次いで、ＰＭＯＳトランジスタ形成領域を覆い、ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成した後、ゲート電極１６ｎをマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ形成領域にＰ型ポケット領域２６ｐを形成する。
次いで、ゲート電極１６ｎをマスクとしてイオン注入を行い、ゲート電極１６ｎ両側のシリコン基板１０中に、エクステンションソース・ドレイン構造のエクステンション領域を構成する浅いＮ型不純物拡散領域２０ｎを形成する。イオン注入を行った後、フォトレジスト膜を除去する。
次いで、ＮＭＯＳトランジスタ形成領域を覆い、ＰＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成した後、ゲート電極１６ｐをマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ形成領域にＮ型ポケット領域２６ｎを形成する。
次いで、ゲート電極１６ｐをマスクとしてイオン注入を行い、ゲート電極１６ｐ両側のシリコン基板１０中に、エクステンションソース・ドレイン構造のエクステンション領域を構成する浅いＰ型不純物拡散領域２０ｐを形成する。イオン注入を行った後、フォトレジスト膜を除去する（図５（ｂ））。
次いで、全面に、例えばＣＶＤ法により、シリコンのヤング率よりも小さいヤング率を有する例えば膜厚４０ｎｍのシリコン酸化膜１８を堆積する（図６（ａ））。
次いで、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を覆い、ＰＭＯＳトランジスタ形成領域を露出するフォトレジスト膜５０を形成する。
次いで、フォトレジスト膜５０をマスクとして、例えば弗酸系水溶液によりウェットエッチングを行い、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８を例えば膜厚５ｎｍ程度になるまで薄くする。こうして、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８を、ＮＭＯＳトランジスタ形成領域のシリコン酸化膜１８よりも薄くする。
次いで、フォトレジスト膜５０を除去する（図６（ｂ））。
次いで、シリコン酸化膜１８上に、例えばプラズマＣＶＤ法により、シリコンのヤング率よりも大きいヤング率を有する例えば膜厚４０ｎｍのシリコン窒化膜３４を堆積する（図７（ａ））。
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３４及びシリコン酸化膜１８を異方性エッチングする。これにより、ＮＭＯＳトランジスタ領域においては、シリコン酸化膜１８が比較的厚いためシリコン窒化膜３４が除去され、ゲート電極１６ｎの側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜１８ａが形成される。一方、ＰＭＯＳトランジスタ領域においては、シリコン酸化膜１８が比較的薄いため、ゲート電極１６ｐの側壁部分に、シリコン酸化膜１８ｂとシリコン窒化膜３４ａとからなる積層構造のサイドウォール絶縁膜３６が形成される（図７（ｂ））。
このように、本実施形態では、ウェットエッチングによりＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８をＮＭＯＳトランジスタ形成領域のシリコン酸化膜１８よりも薄くすることによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる構造のサイドウォール絶縁膜１８ａ、３６を形成する。したがって、製造工程が複雑化することはなく、また、製造工程数の増加を抑制することができる。
次いで、ＰＭＯＳトランジスタ形成領域を覆い、ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成した後、ゲート電極１６ｎ及びサイドウォール絶縁膜１８ａをマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ形成領域にＮ型ソース／ドレイン領域の深い領域を構成するＮ型不純物拡散領域２２ｎを形成する。イオン注入を行った後、フォトレジスト膜を除去する。
次いで、ＮＭＯＳトランジスタ形成領域を覆い、ＰＭＯＳトランジスタ形成領域を露出するフォトレジスト膜を形成した後、ゲート電極１６ｐ及びサイドウォール絶縁膜３６をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ形成領域にＰ型ソース／ドレイン領域の深い領域を構成するＰ型不純物拡散領域２２ｐを形成する。イオン注入を行った後、フォトレジスト膜を除去する。
次いで、所定の熱処理を行い、注入した不純物を活性化する。こうして、ＮＭＯＳトランジスタ形成領域には、Ｎ型不純物拡散領域２０ｎ、２２ｎよりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域２４ｎが形成される。また、ＰＭＯＳトランジスタ形成領域には、Ｐ型不純物拡散領域２０ｐ、２２ｐよりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域２４ｐが形成される（図８（ａ））。
こうして、ＮＭＯＳトランジスタ形成領域のシリコン基板１０上にＮＭＯＳトランジスタ３０ｎが形成され、ＰＭＯＳトランジスタ形成領域のシリコン基板１０上にＰＭＯＳトランジスタ３０ｐが形成される。
次いで、通常のサリサイドプロセスにより、ゲート電極１６ｎ、１６ｐ上及びソース／ドレイン領域２４ｎ、２４ｐ上に、金属シリサイド膜２８を形成する（図８（ｂ））。金属シリサイド膜２８としては、例えばニッケルシリサイド膜を形成することができる。
次いで、全面に、例えばプラズマＣＶＤ法により、圧縮応力を有する例えば膜厚５０ｎｍのシリコン窒化膜３８を堆積する（図９（ａ））。
次いで、ＰＭＯＳトランジスタ形成領域を覆い、ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成した後、フォトレジスト膜をマスクとしてウェットエッチングを行い、ＮＭＯＳトランジスタ形成領域のシリコン窒化膜３８を除去する。ウェットエッチングを行った後、フォトレジスト膜を除去する。
こうして、ＰＭＯＳトランジスタ３０ｐ上に、ＰＭＯＳトランジスタ３０ｐを覆うように、圧縮応力を有するシリコン窒化膜よりなる圧縮応力膜３８が形成される（図９（ｂ））。
次いで、全面に、例えばプラズマＣＶＤ法により、引張応力を有する例えば膜厚５０ｎｍのシリコン窒化膜３２を堆積する（図１０（ａ））。
次いで、ＮＭＯＳトランジスタ形成領域を覆い、ＰＭＯＳトランジスタ形成領域を露出するフォトレジスト膜（図示せず）を形成した後、フォトレジスト膜をマスクとしてウェットエッチングを行い、ＰＭＯＳトランジスタ形成領域のシリコン窒化膜３２を除去する。ウェットエッチングを行った後、フォトレジスト膜を除去する。
こうして、ＮＭＯＳトランジスタ３０ｎ上に、ＮＭＯＳトランジスタ３０ｎを覆うように、引張応力を有するシリコン窒化膜よりなる引張応力膜３２が形成される（図１０（ｂ））。
こうして、図１に示す本実施形態による半導体装置が形成される。
このように、本実施形態によれば、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜よりなるサイドウォール絶縁膜１８ａを形成し、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコン酸化膜１８ｂとシリコン窒化膜３４ａとからなる積層構造を有し、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜１８ａよりもヤング率が大きいサイドウォール絶縁膜３６を形成するので、製造工程数の増加を抑制しつつ、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１１乃至図１４を用いて説明する。図１１は本実施形態による半導体装置の構造を示す概略断面図、図１２乃至図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図１１を用いて説明する。
本実施形態による半導体装置では、図示するように、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎのゲート電極１６ｎの側壁部分に、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率と同等以下のヤング率を有するシリコン窒化酸化膜５２とからなる積層構造のサイドウォール絶縁膜５４が形成されている。サイドウォール絶縁膜５４の平均的なヤング率は、シリコンのヤング率よりも小さくなっている。
また、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐのゲート電極１６ｐの側壁部分には、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が形成されている。サイドウォール絶縁膜５６を構成するシリコン酸化膜１８ｃは、サイドウォール絶縁膜５４を構成するシリコン酸化膜１８ｃと膜厚がほぼ等しくなっている。サイドウォール絶縁膜５６の平均的なヤング率は、シリコン窒化膜３４ｂにより、シリコンのヤング率よりも大きく、サイドウォール絶縁膜５４の平均的なヤング率よりも大きくなっている。
このように、本実施形態による半導体装置は、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率と同等以下のヤング率を有するシリコン窒化酸化膜５２とからなる積層構造のサイドウォール絶縁膜５４が形成され、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が形成されていることに主たる特徴がある。
このようにサイドウォール絶縁膜５４、５６を構成することにより、本実施形態による半導体装置では、ＮＭＯＳトランジスタ３０ｎにおいて、サイドウォール絶縁膜５４の平均的なヤング率が、シリコンのヤング率よりも小さくなっているのに対し、ＰＭＯＳトランジスタ３０ｐにおいて、サイドウォール絶縁膜５６の平均的なヤング率が、シリコンのヤング率よりも大きく、サイドウォール絶縁膜５４の平均的なヤング率よりも大きくなっている。
したがって、本実施形態による半導体装置においても、第１実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ３０ｎについては、チャネル領域において、チャネル面に垂直な方向の圧縮応力が、チャネル長方向の引張応力と同等以上に設定されている。これにより、ＮＭＯＳトランジスタ３０ｎのキャリア移動度を向上することができる。
また、ＰＭＯＳトランジスタ３０ｐについては、チャネル領域において、チャネル長方向の圧縮応力が、チャネル面に垂直な方向の引張応力よりも大きく設定されている。これにより、ＰＭＯＳトランジスタ３０ｐのキャリア移動度を向上することができる。
こうして、本実施形態によれば、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても、駆動電流を増加することができ、特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図１２乃至図１４を用いて説明する。
まず、図５（ａ）及び図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、不純物拡散領域２０ｎ、２０ｐまでを形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン酸化膜１８を堆積する。
次いで、シリコン酸化膜１８上に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜３４を堆積する（図１２（ａ））。
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３４及びシリコン酸化膜１８を異方性エッチングする。これにより、ゲート電極１６ｎ、１６ｐの側壁部分に、シリコン酸化膜１８ｃとシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が形成される（図１２（ｂ））。
次いで、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を覆い、ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜５８を形成する。
次いで、フォトレジスト膜５８をマスクとしてウェットエッチングを行い、ＮＭＯＳトランジスタ形成領域のシリコン窒化膜３４ｂをシリコン酸化膜１８ｃに対して選択的に除去する（図１３（ａ））
次いで、フォトレジスト膜５８を除去する。
次いで、全面に、例えばＣＶＤ法により、シリコンのヤング率と同等以下のヤング率を有する例えば膜厚４０ｎｍのシリコン窒化酸化膜５２を堆積する（図１３（ｂ））。
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化酸化膜５２を異方性エッチングする。これにより、ＮＭＯＳトランジスタ領域においては、ゲート電極１６ｎの側壁部分に、シリコン酸化膜１８ｃとシリコン窒化酸化膜５２とからなる積層構造のサイドウォール絶縁膜５４が形成される。一方、ＰＭＯＳトランジスタ領域においては、シリコン窒化酸化膜５２が除去され、シリコン酸化膜１８ｃとシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が露出する（図１４（ａ））。
このように、本実施形態では、ＮＭＯＳトランジスタ形成領域のシリコン窒化膜３４ｂを除去した後、シリコン窒化酸化膜５２を形成し、このシリコン窒化酸化膜５２を異方性エッチングすることによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる構造のサイドウォール絶縁膜５４、５６を形成する。したがって、製造工程が複雑化することはなく、また、製造工程数の増加を抑制することができる。
次いで、第１実施形態による半導体装置の製造方法と同様に、ゲート電極１６ｎ及びサイドウォール絶縁膜５４をマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ形成領域にＮ型不純物拡散領域２２ｎを形成する。また、ゲート電極１６ｐ及びサイドウォール絶縁膜５６をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ形成領域にＰ型不純物拡散領域２２ｐを形成する。
次いで、所定の熱処理を行い、注入した不純物を活性化する。こうして、ＮＭＯＳトランジスタ形成領域には、Ｎ型不純物拡散領域２０ｎ、２２ｎよりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域２４ｎが形成される。また、ＰＭＯＳトランジスタ形成領域には、Ｐ型不純物拡散領域２０ｐ、２２ｐよりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域２４ｐが形成される（図１４（ｂ））。
以後、図８（ｂ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜２８、圧縮応力膜３８、及び引張応力膜３２を形成する。
こうして、図１１に示す本実施形態による半導体装置が製造される。
このように、本実施形態によれば、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコン酸化膜１８ｃとシリコン窒化酸化膜５２とからなる積層構造を有し、シリコンのヤング率よりも小さいヤング率を有するサイドウォール絶縁膜５４を形成し、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコン酸化膜１８ｃとシリコン窒化膜３４ｂとからなる積層構造を有し、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜５４よりもヤング率が大きいサイドウォール絶縁膜５６を形成するので、製造工程数の増加を抑制しつつ、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１５乃至図１８を用いて説明する。図１５は本実施形態による半導体装置の構造を示す概略断面図、図１６乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図１５を用いて説明する。
本実施形態による半導体装置では、図示するように、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎのゲート電極１６ｎの側壁部分に、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｄと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｃとからなる積層構造のサイドウォール絶縁膜６０が形成されている。
また、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐのゲート電極１６ｐの側壁部分には、シリコン酸化膜１８ｄよりも薄く、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｅと、シリコン窒化膜３４ｃよりも厚く、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｄとからなる積層構造のサイドウォール絶縁膜６２が形成されている。
サイドウォール絶縁膜６２においてシリコン窒化膜３４ｄが占める割合は、サイドウォール絶縁膜６０においてシリコン窒化膜３４ｃが占める割合よりも大きくなっている。このため、サイドウォール絶縁膜６２の平均的なヤング率は、サイドウォール絶縁膜６０の平均的なヤング率よりも大きくなっている。シリコン窒化膜３４ｃの占める割合が比較的小さいサイドウォール絶縁膜６０の平均的なヤング率は、シリコンのヤング率よりも小さくなっている。シリコン窒化膜３４ｄの占める割合が比較的大きいサイドウォール絶縁膜６２の平均的なヤング率は、シリコンのヤング率よりも大きくなっている。
このように、本実施形態による半導体装置は、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコン酸化膜１８ｄとシリコン窒化膜３４ｃとからなる積層構造のサイドウォール絶縁膜６０が形成され、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコン酸化膜１８ｅとシリコン窒化膜３４ｄとからなる積層構造のサイドウォール絶縁膜６２が形成されており、サイドウォール絶縁膜６２の方がサイドウォール絶縁膜６０よりもシリコン窒化膜の占める割合が大きく、サイドウォール絶縁膜６２の平均的なヤング率が、サイドウォール絶縁膜６０の平均的なヤング率よりも大きくなっていることに主たる特徴がある。
このようにサイドウォール絶縁膜６０、６２を構成することにより、本実施形態による半導体装置では、ＮＭＯＳトランジスタ３０ｎにおいて、サイドウォール絶縁膜６０の平均的なヤング率が、シリコンのヤング率よりも小さくなっているのに対し、ＰＭＯＳトランジスタ３０ｐにおいて、サイドウォール絶縁膜６２の平均的なヤング率が、シリコンのヤング率よりも大きく、サイドウォール絶縁膜６０の平均的なヤング率よりも大きくなっている。
したがって、本実施形態による半導体装置においても、第１実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ３０ｎについては、チャネル面に垂直な方向の圧縮応力が、チャネル領域において、チャネル長方向の引張応力と同等以上に設定されている。これにより、ＮＭＯＳトランジスタ３０ｎのキャリア移動度を向上することができる。
また、ＰＭＯＳトランジスタ３０ｐについては、チャネル領域において、チャネル長方向の圧縮応力が、チャネル面に垂直な方向の引張応力よりも大きく設定されている。これにより、ＰＭＯＳトランジスタ３０ｐのキャリア移動度を向上することができる。
こうして、本実施形態によれば、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても、駆動電流を増加することができ、特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図１６乃至図１８を用いて説明する。
まず、図５（ａ）及び図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、不純物拡散領域２０ｎ、２０ｐまでを形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜１８を堆積する（図１６（ａ））。
次いで、フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域を覆い、ＰＭＯＳトランジスタ形成領域を露出するフォトレジスト膜６４を形成する。
次いで、フォトレジスト膜６４をマスクとして、例えば弗酸系水溶液によりウェットエッチングを行い、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８を例えば膜厚１５ｎｍ程度になるまで薄くする（図１６（ｂ））。こうして、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８を、ＮＭＯＳトランジスタ形成領域のシリコン酸化膜１８よりも薄くする。
次いで、フォトレジスト膜６４を除去する。
次いで、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８に対して、例えば弗酸系水溶液によりウェットエッチングを行う。これにより、ＮＭＯＳトランジスタ形成領域のシリコン酸化膜１８を例えば膜厚３０ｎｍ程度になるまで、ＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８を例えば膜厚５ｎｍ程度になるまでそれぞれ薄くする（図１７（ａ））。
次いで、シリコン酸化膜１８上に、例えばプラズマＣＶＤ法により、例えば膜厚４０ｎｍのシリコン窒化膜３４を堆積する（図１７（ｂ））。
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３４及びシリコン酸化膜１８を異方性エッチングする。これにより、ＮＭＯＳトランジスタ領域においては、ゲート電極１６ｎの側壁部分に、比較的厚いシリコン酸化膜１８ｄと比較的薄いシリコン窒化膜３４ｃとからなる積層構造のサイドウォール絶縁膜６０が形成される。一方、ＰＭＯＳトランジスタ領域においては、ゲート電極１６ｐの側壁部分に、比較的薄いシリコン酸化膜１８ｅと比較的厚いシリコン窒化膜３４ｄとからなる積層構造のサイドウォール絶縁膜６２が形成される（図１８（ａ））。サイドウォール絶縁膜６２においてシリコン窒化膜３４ｄの占める割合は、サイドウォール絶縁膜６０においてシリコン窒化膜３４ｃの占める割合よりも大きくなる。
このように、本実施形態では、ウェットエッチングによりＰＭＯＳトランジスタ形成領域のシリコン酸化膜１８をＮＭＯＳトランジスタ形成領域のシリコン酸化膜１８よりも薄くすることによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでシリコン窒化膜の占める割合が異なるサイドウォール絶縁膜６０、６２を形成する。したがって、製造工程が複雑化することはなく、また、製造工程数の増加を抑制することができる。
次いで、第１実施形態による半導体装置の製造方法と同様に、ゲート電極１６ｎ及びサイドウォール絶縁膜６０をマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ形成領域にＮ型不純物拡散領域２２ｎを形成する。また、ゲート電極１６ｐ及びサイドウォール絶縁膜６２をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ形成領域にＰ型不純物拡散領域２２ｐを形成する。
次いで、所定の熱処理を行い、注入した不純物を活性化する。こうして、ＮＭＯＳトランジスタ形成領域には、Ｎ型不純物拡散領域２０ｎ、２２ｎよりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域２４ｎが形成される。また、ＰＭＯＳトランジスタ形成領域には、Ｐ型不純物拡散領域２０ｐ、２２ｐよりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域２４ｐが形成される（図１８（ｂ））。
以後、図８（ｂ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜２８、圧縮応力膜３８、及び引張応力膜３２を形成する。
こうして、図１５に示す本実施形態による半導体装置が製造される。
このように、本実施形態によれば、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコン窒化膜３４ｃの占める割合が比較的小さく、シリコンのヤング率よりも小さいヤング率を有するサイドウォール絶縁膜６０を形成し、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコン窒化膜３４ｄの占める割合が比較的大きく、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜６０よりもヤング率が大きいサイドウォール絶縁膜６２を形成するので、製造工程数の増加を抑制しつつ、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１９及び図２０を用いて説明する。図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
第３実施形態では、ＮＭＯＳトランジスタ３０ｎについて、シリコン酸化膜１８ｄとシリコン窒化膜３４ｃとからなる積層構造のサイドウォール絶縁膜６０を形成する場合について説明した。このシリコン窒化膜３４ｃは、サイドウォール絶縁膜６０、６２を形成するためのドライエッチングにおいて除去してしまってもよい。
本実施形態では、第３実施形態による半導体装置においてシリコン窒化膜３４ｃを除去した場合について説明する。
まず、本実施形態による半導体装置の構造について図１９を用いて説明する。
本実施形態による半導体装置では、図示するように、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎのゲート電極１６ｎの側壁部分に、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｄからなるサイドウォール絶縁膜６０が形成されている。本実施形態では、第３実施形態による半導体装置において形成されていたシリコン窒化膜３４ｃが除去されている。
また、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐのゲート電極１６ｐの側壁部分には、第３実施形態による半導体装置と同様に、シリコン酸化膜１８ｅとシリコン窒化膜３４ｄとからなる積層構造のサイドウォール絶縁膜６２が形成されている。なお、シリコン窒化膜３４ｄは、第３実施形態による半導体装置におけるシリコン窒化膜３４ｄと比較して薄くなっている。
このように、第３実施形態による半導体装置において、ＮＭＯＳトランジスタ３０ｎのサイドウォール絶縁膜６０を構成するシリコン窒化膜３４ｃが除去されていてもよい。
次に、本実施形態による半導体装置の製造方法について図２０を用いて説明する。
本実施形態による半導体装置は、第３実施形態におけるサイドウォール絶縁膜６０、６２を形成するためのドライエッチング（図１８（ａ）参照）において、シリコン窒化膜３４のエッチング量を更に多くすることにより製造することができる。
まず、図１６（ａ）乃至図１７（ｂ）に示す第３実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜３４までを形成する（図２０（ａ））。
次いで、例えばＲＩＥ法等のドライエッチングにより、シリコン窒化膜３４及びシリコン酸化膜１８を異方性エッチングする。このとき、第３実施形態による場合よりもシリコン窒化膜３４のエッチング量を例えば５０％多くすることにより、ＮＭＯＳトランジスタ形成領域のシリコン窒化膜３４を除去する。これにより、ＮＭＯＳトランジスタ領域においては、ゲート電極１６ｎの側壁部分に、厚いシリコン酸化膜１８ｄよりなるサイドウォール絶縁膜６０が形成される。シリコン窒化膜３４ｃは残存せずに除去される。一方、ＰＭＯＳトランジスタ領域においては、ゲート電極１６ｐの側壁部分に、比較的薄いシリコン酸化膜１８ｅと比較的厚いシリコン窒化膜３４ｄとからなる積層構造のサイドウォール絶縁膜６２が形成される（図２０（ｂ））。なお、シリコン窒化膜３４ｄは、第３実施形態による半導体装置におけるシリコン窒化膜３４ｄよりも薄くなる。
以後の工程は、第３実施形態による半導体装置の製造方法と同様であるので説明を省略する。
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２１乃至図２３を用いて説明する。図２１は本実施形態による半導体装置の構造を示す概略断面図、図２２及び図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図２１を用いて説明する。
本実施形態による半導体装置では、図示するように、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎのゲート電極１６ｎの側壁部分に、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃよりなるサイドウォール絶縁膜６６が形成されている。
また、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐのゲート電極１６ｐの側壁部分には、第２実施形態による半導体装置と同様に、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が形成されている。サイドウォール絶縁膜５６を構成するシリコン酸化膜１８ｃは、サイドウォール絶縁膜６６であるシリコン酸化膜１８ｃと膜厚がほぼ等しくなっている。
このように、本実施形態による半導体装置は、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃよりなるサイドウォール絶縁膜６６が形成され、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃと、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６が形成されていることに主たる特徴がある。
このようにサイドウォール絶縁膜６６、５６を構成することにより、本実施形態による半導体装置では、ＮＭＯＳトランジスタ３０ｎにおいて、サイドウォール絶縁膜６６のヤング率が、シリコンのヤング率よりも小さくなっているのに対して、ＰＭＯＳトランジスタ３０ｐにおいて、サイドウォール絶縁膜５６の平均的なヤング率が、シリコンのヤング率よりも大きく、サイドウォール絶縁膜６６のヤング率よりも大きくなっている。
したがって、本実施形態による半導体装置においても、第１実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ３０ｎについては、チャネル領域において、チャネル面に垂直な方向の圧縮応力が、チャネル長方向の引張応力と同等以上に設定されている。これにより、ＮＭＯＳトランジスタ３０ｎのキャリア移動度を向上することができる。
また、ＰＭＯＳトランジスタ３０ｐについては、チャネル領域において、チャネル長方向の圧縮応力が、チャネル面に垂直な方向の引張応力よりも大きく設定されている。これにより、ＰＭＯＳトランジスタ３０ｐのキャリア移動度を向上することができる。
こうして、本実施形態によれば、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても、駆動電流を増加することができ、特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
次に、本実施形態による半導体装置の製造方法について図２２及び図２３を用いて説明する。
まず、図１２（ａ）及び図１２（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、ゲート電極１６ｎ、１６ｐの側壁部分に、シリコン酸化膜１８ｃとシリコン窒化膜３４ｂとからなる積層構造のサイドウォール絶縁膜５６を形成する（図２２（ａ））。
次いで、フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域を覆い、ＮＭＯＳトランジスタ形成領域を露出するフォトレジスト膜６８を形成する。
次いで、フォトレジスト膜６８をマスクとしてウェットエッチングを行い、ＮＭＯＳトランジスタ形成領域のシリコン窒化膜３４ｂをシリコン酸化膜１８ｃに対して選択的に除去する（図２２（ｂ））。
次いで、フォトレジスト膜６８を除去する。
こうして、ＮＭＯＳトランジスタ領域においては、ゲート電極１６ｎの側壁部分に、比較的薄いシリコン酸化膜１８ｃよりなるサイドウォール絶縁膜６６が形成される。一方、ＰＭＯＳトランジスタ領域においては、ゲート電極１６ｐの側壁部分に、サイドウォール絶縁膜６６のシリコン酸化膜１８ｃと膜厚がほぼ等しいシリコン酸化膜１８ｃとシリコン窒化膜３４ｃとからなる積層構造のサイドウォール絶縁膜５６が形成される（図２３（ａ））。
このように、本実施形態では、ウェットエッチングによりＮＭＯＳトランジスタ形成領域のシリコン窒化膜３４ｂを除去することによって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで異なる構造のサイドウォール絶縁膜６６、５６を形成する。したがって、製造工程が複雑化することはなく、また、製造工程数の増加を抑制することができる。
次いで、第１実施形態による半導体装置の製造方法と同様に、ゲート電極１６ｎ及びサイドウォール絶縁膜６６をマスクとしてイオン注入を行い、ＮＭＯＳトランジスタ形成領域にＮ型不純物拡散領域２２ｎを形成する。また、ゲート電極１６ｐ及びサイドウォール絶縁膜５６をマスクとしてイオン注入を行い、ＰＭＯＳトランジスタ形成領域にＰ型不純物拡散領域２２ｐを形成する。
次いで、所定の熱処理を行い、注入した不純物を活性化する。こうして、ＮＭＯＳトランジスタ形成領域には、Ｎ型不純物拡散領域２０ｎ、２２ｎよりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域２４ｎが形成される。また、ＰＭＯＳトランジスタ形成領域には、Ｐ型不純物拡散領域２０ｐ、２２ｐよりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域２４ｐが形成される（図２３（ｂ））。
以後、図８（ｂ）乃至図１０（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド膜２８、圧縮応力膜３８、及び引張応力膜３２を形成する。
こうして、図２１に示す本実施形態による半導体装置が製造される。
このように、本実施形態によれば、引張応力膜３２により覆われたＮＭＯＳトランジスタ３０ｎにおいて、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜１８ｃよりなるサイドウォール絶縁膜６６を形成し、圧縮応力膜３８により覆われたＰＭＯＳトランジスタ３０ｐにおいて、シリコン酸化膜１８ｃとシリコン窒化膜３４ｂとからなる積層構造を有し、シリコンのヤング率よりも大きいヤング率を有し、サイドウォール絶縁膜６６よりもヤング率が大きいサイドウォール絶縁膜５６を形成するので、製造工程数の増加を抑制しつつ、ＮＭＯＳトランジスタ３０ｎ及びＰＭＯＳトランジスタ３０ｐのいずれについても特性を向上することができる。したがって、本実施形態によれば、ＣＭＯＳ構造を有する半導体装置の特性を向上することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、ＮＭＯＳトランジスタ３０ｎ上にシリコン窒化膜よりなる引張応力膜３２を形成する場合について説明したが、引張応力膜３２は、シリコン窒化膜に限定されるものではない。引張応力膜３２としては、引張応力を有するシリコン窒化膜のほか、引張応力を有する種々の絶縁膜を形成することができる。
また、上記実施形態では、ＰＭＯＳトランジスタ３０ｐ上にシリコン窒化膜よりなる圧縮応力膜３８を形成する場合について説明したが、圧縮応力膜３８は、シリコン窒化膜に限定されるものではない。圧縮応力膜３８としては、圧縮応力を有するシリコン窒化膜のほか、圧縮応力を有する種々の絶縁膜を形成することができる。
また、上記実施形態では、ＮＭＯＳトランジスタ３０ｎのサイドウォール絶縁膜として、シリコンのヤング率よりも小さいヤング率を有するシリコン酸化膜を含むものを形成する場合について説明したが、シリコン酸化膜に代えて、シリコンのヤング率よりも小さいヤング率を有する種々の絶縁膜を形成することができる。
また、上記実施形態では、ＮＭＯＳトランジスタ３０ｎのサイドウォール絶縁膜として、シリコンのヤング率と同等以下のヤング率を有するシリコン窒化酸化膜を含むものを形成する場合について説明したが、シリコン窒化酸化膜に代えて、シリコンのヤング率と同等以下のヤング率を有する種々の絶縁膜を形成することができる。
また、上記実施形態では、ＰＭＯＳトランジスタ３０ｐのサイドウォール絶縁膜として、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜を含むものを形成する場合について説明したが、シリコン窒化膜に代えて、シリコンのヤング率よりも大きいヤング率を有する種々の絶縁膜を形成することができる。
また、上記実施形態では、ＰＭＯＳトランジスタ３０ｐのサイドウォール絶縁膜として、シリコン酸化膜とシリコン窒化膜とからなる積層構造のサイドウォール絶縁膜３６、５６、６２を形成する場合について説明したが、かかる積層構造のサイドウォール絶縁膜３６、５６、６２に代えて、シリコンのヤング率よりも大きいヤング率を有するシリコン窒化膜等の絶縁膜よりなる単層構造のサイドウォール絶縁膜を形成してもよい。
また、上記実施形態では、ゲート電極１６ｎ、１６ｐ上及びソース／ドレイン領域２４ｎ、２４ｐ上に金属シリサイド膜２８を形成する場合について説明したが、金属シリサイド膜２８は形成しなくてもよい。
また、上記実施形態では、圧縮応力膜３８を形成した後に引張応力膜３２を形成する場合について説明したが、引張応力膜３２、圧縮応力膜３８を形成する先後はこれに限定されるものではなく、引張応力膜３２を形成した後に圧縮応力膜３８を形成してもよい。
本発明による半導体装置及びその製造方法は、引張応力膜に覆われたＮ型ＭＩＳトランジスタ及び圧縮応力膜に覆われたＰ型ＭＩＳトランジスタのいずれについても、駆動電流を増加し、特性を向上することができるものである。したがって、ＣＭＯＳ構造を有する半導体装置の特性の向上にきわめて有用である。

Claims (16)

  1. 第１の素子領域と第２の素子領域とを有するシリコン基板と、
    前記第１の素子領域内に第１のチャネル領域を挟んで形成された第１のソース／ドレイン領域と、前記第１のチャネル領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極とを有するＮ型トランジスタと、
    前記第１のゲート電極の側壁部分に形成され、シリコンのヤング率よりも小さいヤング率を有する第１のサイドウォール絶縁膜と、
    前記第２の素子領域内に第２のチャネル領域を挟んで形成された第２のソース／ドレイン領域と、前記第２のチャネル領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを有するＰ型トランジスタと、
    前記第２のゲート電極の側壁部分に形成され、シリコンのヤング率よりも大きいヤング率を有し、前記第１のサイドウォール絶縁膜よりもヤング率が大きい第２のサイドウォール絶縁膜と、
    前記Ｎ型トランジスタを覆うように形成され、前記第１のチャネル領域に、チャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜と、
    前記Ｐ型トランジスタを覆うように形成され、前記第２のチャネル領域に、チャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜と
    を有することを特徴とする半導体装置。
  2. 請求の範囲第１項記載の半導体装置において、
    前記第１のチャネル領域において、前記チャネル面に垂直な方向の圧縮応力が、前記チャネル長方向の引張応力と同等以上であり、
    前記第２のチャネル領域において、前記チャネル長方向の圧縮応力が、前記チャネル面に垂直な方向の引張応力よりも大きい
    ことを特徴とする半導体装置。
  3. 請求の範囲第１項又は第２項記載の半導体装置において、
    前記第１のサイドウォール絶縁膜は、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜よりなり、
    前記第２のサイドウォール絶縁膜は、前記第１の絶縁膜よりなる前記第１のサイドウォール絶縁膜よりも薄い前記第１の絶縁膜と、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜とからなる積層構造を有する
    ことを特徴とする半導体装置。
  4. 請求の範囲第１項又は第２項に記載の半導体装置において、
    前記第１のサイドウォール絶縁膜は、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜と、シリコンのヤング率と同等以下のヤング率を有する第３の絶縁膜とからなる積層構造を有し、
    前記第２のサイドウォール絶縁膜は、前記第１のサイドウォール絶縁膜に含まれる前記第１の絶縁膜と膜厚が等しい前記第１の絶縁膜と、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜とからなる積層構造を有する
    ことを特徴とする半導体装置。
  5. 請求の範囲第１項又は第２項記載の半導体装置において、
    前記第１のサイドウォール絶縁膜は、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜と、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜とからなる積層構造を有し、
    前記第２のサイドウォール絶縁膜は、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、前記第２の絶縁膜の占める割合が前記第１のサイドウォール絶縁膜よりも大きい
    ことを特徴とする半導体装置。
  6. 請求の範囲第１項又は第２項記載の半導体装置において、
    前記第１のサイドウォール絶縁膜は、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜よりなり、
    前記第２のサイドウォール絶縁膜は、前記第１の絶縁膜よりなる前記第１のサイドウォール絶縁膜と膜厚が等しい前記第１の絶縁膜と、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜とからなる積層構造を有する
    ことを特徴とする半導体装置。
  7. 請求の範囲第１項乃至第６項のいずれか１項に記載の半導体装置において、
    前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜である
    ことを特徴とする半導体装置。
  8. 請求の範囲第４項記載の半導体装置において、
    前記第３の絶縁膜は、シリコン窒化酸化膜である
    ことを特徴とする半導体装置。
  9. シリコン基板の第１の素子領域に形成されたＮ型トランジスタと、前記シリコン基板の第２の領域に形成されたＰ型トランジスタとを有する半導体装置の製造方法であって、
    前記第１の素子領域上に第１のゲート絶縁膜を介して前記Ｎ型トランジスタの第１のゲート電極を形成し、前記第２の領域上に第２のゲート絶縁膜を介して前記Ｐ型トランジスタの第２のゲート電極を形成する工程と、
    前記第１のゲート電極及び前記第２のゲート電極が形成された前記シリコン基板上に、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜を形成する工程と、
    前記第２の領域の前記第１の絶縁膜を選択的にエッチングすることにより、前記第２の領域の前記第１の絶縁膜を、前記第１の素子領域の前記第１の絶縁膜よりも薄くする工程と、
    前記第１の絶縁膜上に、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極の側壁部分に、前記第１の絶縁膜を含み、シリコンのヤング率よりも小さいヤング率を有する第１のサイドウォール絶縁膜を形成し、前記第２のゲート電極の側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、シリコンのヤング率よりも大きなヤング率を有し、前記第１のサイドウォール絶縁膜よりもヤング率が大きい第２のサイドウォール絶縁膜を形成する工程と、
    前記Ｎ型トランジスタを覆うように、前記Ｎ型トランジスタのチャネル領域にチャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜を形成し、前記Ｐ型トランジスタを覆うように、前記Ｐ型トランジスタのチャネル領域にチャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  10. 請求の範囲第９項記載の半導体装置の製造方法において、
    前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜を形成する工程では、前記第１の素子領域における前記第２の絶縁膜を除去し、前記第１の絶縁膜よりなる前記第１のサイドウォール絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  11. 請求の範囲第９項記載の半導体装置の製造方法において、
    前記第１のサイドウォール絶縁膜及び前記第２のサイドウォール絶縁膜を形成する工程では、前記第１のゲート電極の前記側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有する前記第１のサイドウォール絶縁膜を形成し、前記第２のゲート電極の前記側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、前記第２の絶縁膜の占める割合が前記第１のサイドウォール絶縁膜よりも大きい前記第２のサイドウォール絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
  12. 請求の範囲第９項乃至第１１項のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜である
    ことを特徴とする半導体装置の製造方法。
  13. シリコン基板の第１の素子領域に形成されたＮ型トランジスタと、前記シリコン基板の第２の領域に形成されたＰ型トランジスタとを有する半導体装置の製造方法であって、
    前記第１の素子領域上に第１のゲート絶縁膜を介して前記Ｎ型トランジスタの第１のゲート電極を形成し、前記第２の領域上に第２のゲート絶縁膜を介して前記Ｐ型トランジスタの第２のゲート電極を形成する工程と、
    前記第１のゲート電極及び前記第２のゲート電極が形成された前記シリコン基板上に、シリコンのヤング率よりも小さいヤング率を有する第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、シリコンのヤング率よりも大きいヤング率を有する第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜及び前記第１の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極の側壁部分及び前記第２のゲート電極の側壁部分に、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層構造を有し、シリコンのヤング率よりも大きいヤング率を有する第１のサイドウォール絶縁膜及び第２のサイドウォール絶縁膜をそれぞれ形成する工程と、
    前記第１のサイドウォール絶縁膜の前記第２の絶縁膜を選択的に除去する工程と、
    前記Ｎ型トランジスタを覆うように、前記Ｎ型トランジスタのチャネル領域にチャネル面に垂直な方向の圧縮応力とチャネル長方向の引張応力とを印加する引張応力膜を形成し、前記Ｐ型トランジスタを覆うように、前記Ｐ型トランジスタのチャネル領域にチャネル面に垂直な方向の引張応力とチャネル長方向の圧縮応力とを印加する圧縮応力膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  14. 請求の範囲第１３項記載の半導体装置の製造方法において、
    前記第１のサイドウォール絶縁膜の前記第２の絶縁膜を選択的に除去する工程の後、前記引張応力膜及び前記圧縮応力膜を形成する工程の前に、前記第１の素子領域上及び前記第２の素子領域上に、シリコンのヤング率と同等以下のヤング率を有する第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜を異方性エッチングすることにより、前記第１のゲート電極の前記側壁部分に、前記第１の絶縁膜と前記第３の絶縁膜とからなる積層構造を有する第３のサイドウォール絶縁膜を形成するとともに、前記第２の素子領域における前記第３の絶縁膜を除去し、前記第２のサイドウォール絶縁膜を露出する工程とを更に有する
    ことを特徴とする半導体装置の製造方法。
  15. 請求の範囲第１３項又は第１４項のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の絶縁膜は、シリコン酸化膜であり、
    前記第２の絶縁膜は、シリコン窒化膜である
    ことを特徴とする半導体装置の製造方法。
  16. 請求の範囲第１４項記載の半導体装置の製造方法において、
    前記第３の絶縁膜は、シリコン窒化酸化膜である
    ことを特徴とする半導体装置の製造方法。
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