JPH07311794A - 半導体集積回路の設計処理方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 遅延最適化の能率向上及びエレクトロマイグ
レーションの防止。 【構成】 ネットリストに従って生成した仮レイアウト
情報からクリティカルパスを抽出しS101、その各セルと
論理等価なセル集合であるライブラリを生成するS102。
次に各セルにつき、その配線負荷容量固定、ファンアウ
ト負荷容量として当該セルと論理等価で入力容量が最大
のものを使用、当該セルを駆動する別のセルの駆動力は
最小のものを使用、という条件下で遅延を最も減少させ
るセルを検出するS103,4。その後、着目セルを変更した
場合に変更可能な駆動力範囲を計算し、その範囲内でラ
イブラリを参照し、当該セルの駆動力を変更するS105。
更に、セル変更で生成されたレイアウト情報のセルサイ
ズ固定状態でエレクトロマイグレーションの制約条件か
ら求まる配線幅を回路の配線幅として決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路の設計処
理方法に関し、特に、半導体集積回路の遅延減少のため
の論理セルのサイズ最適化処理、及びエレクトロマイグ
レーションを防止するための配線幅の決定処理方法に関
するものである。

【０００２】

【従来の技術】半導体集積回路の設計において、ゲート
アレイは各種論理セルと、それら相互間を接続する配線
部とで表現される。その設計段階では、要求される動作
速度を満すように、パス毎に信号伝達時間の調整が行わ
れる。各パスは、通常、一方が入力端、他方が出力端と
なる２個のフリップフロップによって挟まれたセル及び
配線部の連鎖として表現される。

【０００３】ところで、信号伝達時間（あるいは遅延時
間）が要求仕様を満さない（要求仕様を越える）パスは
クリティカルパスと呼ばれ、半導体集積回路が正常に動
作して、高い性能を発揮するためのネックパスとしてそ
の遅延時間の調整が入念に行われる。この調整は、換言
すれば、クリティカルパスの遅延を減少させることに相
当する。

【０００４】図１１は従来の設計手順を示すものであ
る。この図に示すように、従来の設計手法では、まずＳ
Ｂ０１の論理設計において、ネットリストを決定するこ
ととなる。この論理設計の段階では、配置配線後の配線
長を予測して遅延計算を行い、この計算結果を用いて、
セルの駆動力の決定や、遅延最適化処理を行っている。
次いで、ＳＢ０２において、そのネットリストにしたが
ってレイアウトを行う。このレイアウトにおいては、与
えられたネットリストに従ってネットリストを変更する
ことなくセルの配置配線のみを行う。このレイアウトの
結果、要求される条件を満足しなかった場合には、再
度、ＳＢ０１，ＳＢ０２の処理を実行し直す。つまり、
ネットリストによる回路変更、そのレイアウトを繰返し
実行することとなる。これにより、要求仕様（スペッ
ク）を満たす回路が完成されることとなる。

【０００５】

【発明が解決しようとする課題】しかしながら、論理設
計段階ではセルが未配置状態のため、レイアウト後の配
線長を精度良く見積もることは困難であり遅延計算は誤
差を多く含んだものとなることに加えて、近年の回路の
微細化、大規模化に伴いクリティカルパスにおける遅延
はセル内部の遅延よりも、配線部の遅延が支配的になっ
てきていることから、配線部の遅延の見積りの精度が低
いと、その結果によって行われる遅延の最適化が十分に
行われず、レイアウトの結果によって判明するクリティ
カルパスが、論理設計の段階では全く予想できなかった
パスとなる場合がある。例えば、論理設計段階に戻って
の回路変更処理は、人が経験に基づいて、配線部による
遅延が大きいと予測される部分に対して高駆動力型のセ
ルを使用するなどの予防策をとって対応しているが、実
際の配置後には、予防措置をとった部分の配線部による
遅延が小さく効果が無い場合や、逆に通常の駆動力のセ
ルで良いと予測された部分が、予想以上に遅延が大きく
なり、高駆動型のセルが必要になる場合があるというよ
うに、論理設計とレイアウト設計とで食違う場合が少な
くなかった。このようにネットリストの最適化が不十分
な場合には、論理設計及びレイアウト設計の繰返し回数
が多くなって設計に長時間が消費されたり、最適な回路
を得られない場合があった。

【０００６】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはレイアウ
ト後に得られる配線部の情報まで含まれる詳細な遅延情
報に基づいて遅延時間の最適化を行うことを可能とする
半導体集積回路の設計処理方法を提供することにある。

【０００７】具体的には、本発明はセルの駆動力を変更
することにより遅延時間を調整する手法を提供すること
を目的としている。

【０００８】さらに、本発明はセルの駆動力変更に併せ
て配線幅の調整も行うことにより配線部の電流増加に伴
うエレクトロマイグレーションの発生防止化を図った半
導体集積回路の設計方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
の設計処理方法は、回路の論理設計によってネットリス
トを生成する段階と、前記ネットリストに従ってセルの
配置及び配線に関する仮レイアウト情報を生成する段階
と、前記仮レイアウト情報の示す回路からクリティカル
パスを抽出し、そのクリティカルパスを構成する各セル
と論理的に等価なセルの集合とからなるライブラリ情報
を生成する段階と、前記クリティカルパスを構成する各
パスの構成セルについて、当該セルの配線負荷容量は固
定とし、かつファンアウト負荷容量を、当該セルと論理
的に等価で入力容量が最大のものを使用し、しかも当該
セルを駆動する別のパス構成セルの駆動力は最小のもの
を使用したとの条件下で遅延時間を最も減少させるセル
を検出する段階と、該着目セルを変更した場合に遅延時
間が減少増大する周辺のパスについては新たなクリティ
カルパスを生成しないという制約の下で前記着目セルの
変更可能な駆動力の範囲を計算する段階と、その範囲内
で前記ライブラリ情報を参照することにより当該駆動力
にもっとも近い駆動力を持つように当該セルの駆動力を
変更する段階とを備えていることを特徴とする。

【００１０】このような構成において、各パス構成セル
を遅延減少効果の大きい順に着目セルとして駆動力変更
処理の対象とすることにより、必要最小限のセル変更処
理で最適化を達成することができる。

【００１１】着目セルの駆動力変更処理は、当該着目セ
ルをこれと論理的に等価で駆動力の異なるセルに置換す
る手法、当該着目セルをこれと同一のセルを複数個並列
接続した回路に置換する手法、当該着目セルと全負荷側
セルとの間にバッファセルを挿入してその出力駆動力を
増大させる手法、当該着目セルと一部の負荷側セルとの
間にバッファセルを挿入し、この着目セルの負荷をバッ
ファセルに置換して、着目セルの負荷側からの見掛け上
の駆動力を増大させる手法等が採用可能である。

【００１２】本発明の半導体集積回路の設計処理方法
は、更にセルの駆動力変更の後に、セル変更段階によっ
て生成されたレイアウト情報のセルのサイズを固定した
状態でのエレクトロマイグレーションに関する制約条件
から求まる配線幅を回路の配線幅として決定する段階を
備える構成とすることができる。この場合、上記セルの
駆動力変更と配線幅変更とを交互に繰返すものとして構
成することができる。

【００１３】

【作用】本発明によれば、レイアウト後の遅延解析の情
報を用いることにより遅延を精度良く見積もることがで
きるため、効率的に遅延時間の最適化を行うことが可能
となる。

【００１４】このとき、パス上の各セルに対して、遅延
が最小となる駆動力を計算し、ライブラリ情報から最適
な駆動力を持つセルを選ぶことで、効率良く遅延を減少
させることができる。実際の変更前に、見積もった遅延
の改善度を用いて処理順序を決めることで、効果の高い
部分を優先して処理することができ、必要のない部分ま
で変更することがない。

【００１５】また、本発明によれば、セルの駆動力変更
に併せて配線幅の調整も行うことにより配線部の電流増
加に伴うエレクトロマイグレーションの発生を防止する
こともできる。

【００１６】さらに本発明では、論理セルのサイズの最
適化と共に、配線をエレクトロマイグレーションを起こ
さない最小の線幅にすることで、遅延改善と同時に回路
の信頼性をあげることができる。

【００１７】また、もっとも配線容量が小さい状態のた
め、遅延を減少させるための論理セルのサイズの変更も
最低限で済むようになる。

【００１８】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１０は本発明に係る半導体集積回路の
設計手順の概要を示すものである。この図において、ま
ず、ＳＡ０１において従来と同様に論理設計処理を実行
し、その後、ＳＡ０２においてレイアウト処理を実行す
ることとなる。このレイアウト処理は、ＳＡ０３及びＳ
Ａ０４から大略構成され、まず、ＳＡ０３ではＳＡ０１
の論理設計処理で作成されたネットリストに従いセルの
配置及び配線を実行する。説明の便宜上、このＳＡ０３
で生成されたレイアウト情報を仮レイアウト情報とい
う。そして、この仮レイアウト情報を生成した後、ＳＡ
０４において本発明に係るＥＣＯ(Engeneering Change
Order)処理を実行することとなる。このＥＣＯ処理で
は、仮レイアウト情報のクリティカルパスについて、従
来はネットリストの決定を実行し直していたところを、
回路の一部のセルの駆動力を変更するだけで要求仕様を
満たすようにするもので、その概要は、仮レイアウト情
報の中からクリティカルパスを抽出し、全てのクリティ
カルパスの一つずつについて、その構成セル一つずつを
変更処理し、その変更によって確定したデータで影響の
ある部分のネットスラック及び遅延時間の再計算を行
う。このとき、変更箇所を含む周辺パスへの影響を考え
る。この処理を、スペックが満されるか、変更処理が不
可能になるまで繰返す。ただし、既に変更を加えたセル
に対しては、遅延の計算はするが、再処理は行わない。

【００１９】このように素子配置後に、回路変更するた
め、精度の高い遅延データを使用することができる。そ
のため、従来のようなレイアウト前の回路変更に比べ効
果的に遅延短縮が可能となる。

【００２０】図１はそのＥＣＯ処理の一実施例を示すも
のである。この図において、まず、Ｓ１０１において、
仮レイアウト情報のパスをその始点から終点までトレー
スすることでクリティカルパスを抽出する。

【００２１】その後、Ｓ１０２において、各クリティカ
ルパスの各構成セルに対して、論理的に等価な集合（ラ
イブラリ）をデータベースから取出し、その各セルにつ
いてネットスラック及び遅延時間を計算するとともに、
駆動力の順番でソートして、テーブルに格納する。この
ときのネットスラック及び遅延時間は、セルの駆動力最
適化の見積り値として、配線長は不変、セルの大きさ、
つまり駆動力及び容量を共にｎ倍とした場合の遅延減少
分を用いる使う。図５は新しい駆動力の現状の駆動力に
対する比を横軸に、遅延改善度（例えば、新遅延時間の
旧遅延時間に対する比）を縦軸にしたときの駆動力変更
比と遅延改善度との関係を示すものである。

【００２２】この場合、各セルに対して、遅延が減少す
るためには倍率ｎの値が、 １＜ｎ＜（セルの駆動力・下流側の容量)/（前段のセル
の駆動力・セルの容量） となっている必要がある。最悪の場合で見積もるため
に、下流側の容量については、下流側につながるセルが
先の論理的に等価なセル集合のうち、最大の容量を持つ
ものを使用したと仮定して計算する。

【００２３】以降、Ｓ１０３〜Ｓ１０９で、抽出したク
リティカルパス一つ一つについてセルの駆動力変更処理
を行うこととなる。

【００２４】まず、Ｓ１０３ではＳ１０２で整理したテ
ーブルからクリティカルパスの一つについての情報を処
理対象として取出す。

【００２５】その後、Ｓ１０４において、その処理対象
クリティカルパス上のセルのうちネットスラックの最大
のものを処理対象となる着目セルとして選択する。次い
で、Ｓ１０５において、この着目セルについての駆動力
変更処理を実行する。ここで、駆動力を増大させる場合
には、上記ライブラリ中にあるセルを使用するだけでは
なく、既存のセルを並列に接続した物を新たに定義する
ことで見掛け上の駆動力を挙げて遅延を減らすことや、
クリティカルパス以外のセルがクリティカルパスに与え
る影響を遮断することで遅延を減少させることとなるも
のであり、その詳細については後述することとする。

【００２６】そしてＳ１０５における駆動力変更処理の
後、Ｓ１０６において、その駆動力変更処理後のネット
スラック及び遅延時間を再計算する。その後、Ｓ１０７
において、その再計算した結果がスペックを満たしてい
るか否かを判断する。その結果が“ＹＥＳ”の場合に
は、Ｓ１０８に進み、ここで対象クリティカルパスの全
てのセルについての変更処理を終了したか否かを判断す
る。その判断もＹＥＳの場合にはＳ１０９において、抽
出した全てのクリティカルパスについてセル変更処理が
終了したか否かを判断する。この判断も“ＹＥＳ”にな
ると、ＥＣＯ処理全体が終了することとなる。

【００２７】Ｓ１０７あるいはＳ１０８の判断結果が
“ＮＯ”になると、Ｓ１０４に戻り、同一クリティカル
パスの未処理セル中でネットスラックが最も大きなセル
について、このＳ１０４〜Ｓ１０６の処理を実行するこ
ととなる。

【００２８】Ｓ１０９の判断が“ＮＯ”となった場合に
は、Ｓ１０３に戻り、ここで別のクリティカルパスの情
報を取出し、前と同じＳ１０４〜Ｓ１０９の処理を実行
することとなる。

【００２９】このように、クリティカルパスが遅延時間
の仕様を満すまで、パスの遅延改善効果の高い部分を順
に変更することで、無駄な変更をしないで済むこととな
る。

【００３０】ところで、変更処理の詳細は次の通りであ
る。

【００３１】まず、ある着目したセルに対して変更を行
う場合には以下の手順で処理方法を決定する。

【００３２】最初に、最適なセル駆動力を現在との比と
して求め、その比の値に基づいて処理手法をいずれにす
るかを判断する。その結果、上記の比の値が１以下の場
合にはバッファ挿入や、並列接続では対応できないた
め、取得る処理方法は、セル変更のみとなる。そこで、
ライブラリの探索を行い、変更可能な場合はこれを候補
とする。

【００３３】また、上記比の値が１以上の場合、駆動力
を増大する方向への処理なので、前記の全ての処理が可
能となる。まずは、面積の増大がもっとも少なく、他へ
の影響が少ないと考えられるセル変更を試みる。このと
き、入力ピン数及び前段の駆動力の限度の制限の範囲内
でライブラリ中のセルを複数使用しての並列接続での最
適な組合わせを求めることとなる。

【００３４】また、バッファの挿入は、２種類あるた
め、前記の式でどちらの挿入方法が良いかを選択し、配
線長固定での遅延改善度を見積もる。

【００３５】さらに、セル変更>>バッファ挿入>>セル並
列接続の優先順位で評価して、所期の効果が得られれば
それに決定することとなる。

【００３６】次に、図２は、この各種駆動力変更処理を
図解するもので、同図（ａ−１）、（ａ−２）に示す変
更処理の対象となるセル２０１を同図（ｂ−１）〜（ｂ
−４）に示す回路に変更するものとして示される。ま
ず、同図（ｂ−１）は（ａ−１）に示す当該セルを集合
リストの中で駆動力のより大きなセル２０２へ変換する
場合を示すものである。同図（ｂ−２）は当該セル２０
１を駆動力の同じ大きさのセル２０１を複数個並列接続
した回路２０３へ変換する場合を示すものである。更
に、同図（ｂ−３）は当該セル２０１の出力駆動能力を
上げるべくその出力端にバッファ回路２０４を設ける場
合を示している。また、図２（ａ−２）は駆動セル２０
５にクリティカルパスに属するセル２０６とクリティカ
ルパスに属さないセル２０７１，２０７２，…とが並列
負荷として接続されている場合を示すもので、このよう
な場合、同図（ｂ−４）に示すように、駆動セル２０５
とその他のセル２０７１，２０７２，…との間のパスの
みにバッファセル２０８を挿入し、駆動セル２０５の負
荷をクリティカルパスに属さないセル２０７１，２０７
２，…からバッファセル２０８に置換し、駆動セル２０
５の駆動能力を負荷との相対的な関係で見掛け上増大さ
せる場合を示すものである。

【００３７】以上の４種類のうち、（ｂ−１）に示すセ
ル置換の採用が最も面積の占有度合や配線の簡素化とい
う意味で最も望ましい。このセル置換を採用する場合に
は、上記ライブラリの中でモデルから得られる最適な駆
動力に最も近い駆動力を持ったセルを使用する。この
際、周辺パスの遅延の変化に対しても制約条件がつく。
そこで、着目したパス及び周辺パスによる制約の範囲内
でセルの駆動力がとり得る最適な値を選ぶこととなる。

【００３８】次に望ましいのが（ｂ−３）あるいは（ｂ
−４）に示すバッファの挿入であり、これらの手法は後
述するように状況に応じて採択されることとなる。

【００３９】それらのバッファの挿入を採用する場合に
は、着目セルを通るパスのうち、クリティカルパスにつ
ながる下流側の容量とその他のパスの容量を比較した際
に、 （セル下流側の全容量／２）＜（非クリティカルパス起
因の容量−インバータの容量） なる条件が成立つ場合には、同論理の高駆動力型のセル
がライブラリ中に無く、バッファとして使用するセルの
方が高駆動力である場合はこれを選択することとなる。
遅延改善の見積りはバッファ挿入に伴う配線長の増加は
ないものとして計算する。バッファ内部の配線は遅延が
無視しうる長さと仮定する。実際のレイアウト処理で、
この条件を満すようにするために、バッファとして入れ
るセルについては、配置位置の範囲を指定する。

【００４０】図３及び図４は図２（ｂ−３）及び（ｂ−
４）に示す各バッファ挿入態様が採用される場合を図解
するもので、それらの図の（ａ）は原状、（ｂ）はバッ
ファ挿入状態を示すものである。まず、図３に示すもの
は、駆動セル３０１の後段にクリティカルパスに属する
セル３０２及びそれより小さなその他のセル３０３が接
続され、駆動セル３０１からそれらのセル３０２，３０
３全てに通じる配線中にバッファセル３０４を挿入して
いる。この手法は、クリティカルパス所属セル３０２が
非クリティカルパス所属セル３０３に比べて大きく、ク
リティカルパス所属セル３０２に対して使用されるバッ
ファにより非クリティカルパス所属セル３０３も同時に
駆動するようにしても要求される信号伝達時間が満たさ
れる場合、より多くの部分で高速化が図れた方が望まし
いという観点から採択される。

【００４１】図４に示すものは、駆動セル３０１の後段
にクリティカルパスに属するセル４０２とそれより大き
なその他のセル４０３とが接続されたものにおいて、駆
動セル４０１から非クリティカルパス所属セル４０３へ
の信号伝達線にのみバッファセル４０５を挿入してい
る。この手法は、クリティカルパス所属セル４０２の方
がその他のセル４０３より小さく、全てのセル４０２，
４０３の駆動力を向上させるには、要求仕様を満たすに
あたって重要ではないセル４０３の影響力が大きくな
り、バッファセル４０５の駆動力として無駄が大きくな
るという観点から採択される。

【００４２】バッファの駆動力でも駆動力不足の場合に
は、（ｂ−２）に示すセル並列化を採用する場合には、
同種のセルを並列に接続することで高駆動力型のセルを
作出す。並列に接続することによる配線長の変化はない
と仮定し、あたかも、新たにマクロを定義したかのよう
に取扱い改善度を見積もる。ただし、無制限の変更を許
すとレイアウトへの負担が大きくなるために並列に接続
するセル数については入力ピンの数で制限を加える。

【００４３】ところで、ＣＭＯＳ集積回路では、回路の
大規模化、微細化にともない、回路遅延の多くが配線に
よる遅延、つまり配線容量による遅延となってきてお
り、これを減らすことが回路の高性能化に直結した問題
となっている。

【００４４】回路の遅延は図７のモデルで考えると、抵
抗Ｒを通して容量Ｃに対し電荷の充放電をする時間と考
えることができる。この遅延を減らすためにはＲとＣの
積を減少させる必要がある。ここで、抵抗Ｒを減らすと
いうことは、論理セルのサイズを増大させることに対応
する。

【００４５】一方の容量Ｃを減少させる手法としては、
配線長を短くする、もしくは配線幅を狭くする方法があ
る。前者は配線が短くなるように論理セルを配置するこ
とで達成される。後者は、配線幅が狭い方が容量を減ら
すことができるが配線の抵抗分が無視できなくなるた
め、ある下限値が存在する。また、配線の電流密度が材
料によって決まる値を越えると起こるエレクトロマイグ
レーションの条件からも下限値が存在する。

【００４６】前述した実施例では、論理セルのサイズを
変更して遅延を最小化していたが、エレクトロマイグレ
ーションの効果を考慮していないために特に論理セルの
サイズを増大させて電流が増大した時に故障の原因とな
るという問題があった。また、配線幅を固定して最適化
するため、不必要な容量がついて遅延が減らない場合を
生ずることが懸念される。

【００４７】図６は以上の問題を解決すべく配線の最適
化を図った実施例を示すもので、ここでは、回路の論理
セルのサイズの調整と同時に遅延制約とエレクトロマイ
グレーションの制約の下で配線幅を最適化することで、
回路の遅延を最適化する手法を与えることを目的として
いる。この図に示すものは図１に示す処理に配線最適化
用の処理を加えたものに大略相当するもので、Ｓ６０１
はＳ１０１、Ｓ６０２はＳ１０２、Ｓ６０３はＳ１０
３、Ｓ６０４はＳ１０４、Ｓ６０５はＳ１０５，１０
６、Ｓ６０８はＳ１０７、Ｓ６０９はＳ１０８、Ｓ６１
０はＳ１０９にそれぞれ対応して同等の処理を実行す
る。

【００４８】すなわち、まず、Ｓ６０１で遅延解析後ク
リティカルパスを抽出し、Ｓ６０２でセル集合テーブル
を作成し、以降、Ｓ６０３〜Ｓ６１０の処理を全てのク
リティカルパスについての最適化が終了されるまで繰返
される。

【００４９】Ｓ６０３では一つのクリティカルパスの情
報を取出し、Ｓ６０４ではそのクリティカルパスを構成
するセルのうちネットスラックの最大のものを選択し、
Ｓ６０５においてそのセルに関し、配線幅は固定した状
態で、選択したセルの駆動力を最適化する。その後、本
実施例特有の配線最適化処理を事項する。まず、Ｓ６０
６では、着目セルに接続する配線幅についてエレクトロ
マイグレーションを考慮した下限値を求める。その後、
上記の制約条件を満足する最小の配線幅を当該ネットの
配線幅として設定する。続いてＳ６０７において、配線
幅の変更による遅延の変化量を計算し、再度論理セルの
サイズを微調整する。このように配線最適化を実行した
後、Ｓ６０８〜Ｓ６１０の判断が“ＹＥＳ”になったと
ころで全ての処理を終了することとなる。

【００５０】本実施例によれば、論理セルのサイズを変
更してパス遅延を減少させると同時に、エレクトロマイ
グレーションを考慮して最小の線幅の配線にする。遅延
制約を満すように論理セルのサイズが決定されるので、
回路の動作速度の改善に加え信頼性の向上を実現するこ
とができる。

【００５１】また配線幅が必要最低限の大きさとなるた
め配線容量は最小となり、遅延改善のための論理セルの
サイズの変更は最低限ですむ。

【００５２】以下に各処理の詳細を図８及び図９をも参
照しつつ説明する。

【００５３】（１） パス上の各論理セルのオン抵抗
（Ｒon）、ネットの配線容量（Ｃin）ファンアウト容量
（Ｃf0）から各ネットに遅延（Ｄnet ）は Ｄnet ＝Ｒon＊（Ｃin＋Ｃfo） と表すことができる。目標遅延（Ｄreq ）、実遅延（Ｄ
act ）に対してパススラック（Ｓpath）及び、各ネット
のスラック（Ｓneti）は Ｓpath＝Ｄreq −Ｄact Ｓneti＝Ｓpath＊Ｄneti／Σⁿ _j=1 Ｄnetj と表せる。

【００５４】（２） このような式に従って算出したネ
ットスラックの最も大きなネットに着目し、当該ネット
を駆動する論理セルのサイズを配線幅は固定して以下の
ように計算する。

【００５５】まず、着目部分の論理セル及び前段の論理
セルの駆動抵抗をそれぞれＲon i，Ｒon i-1１とする。
着目部分の論理セル及び前段の論理セルの駆動抵抗をそ
れらがそれぞれＲon i及びＣpin にのみ影響を与えると
仮定する。問題を簡潔にするために、駆動抵抗を１／ａ
としたときに前段に対するピン容量はａ倍になると考え
て遅延を計算すると以下のようになる。

【００５６】 Ｒon i-1・ａ・Ｃpin ＋（Ｒon i／ａ）（Ｃin＋Ｃfo） 遅延の変化分を計算し、それが最大となるａを求める
と、 ａ＝（Ｒon i＊（Ｃin＋Ｃfo）／Ｒon i-1＊Ｃpin ）
^1/2 論理セルのサイズを変化させることで減少させることの
できる遅延がこのａから求まる。

【００５７】（３） エレクトロマイグレーションを考
慮して各ネットの配線幅の下限値を設定する。エレクト
ロマイグレーションとは配線の中を過度の電流が流れる
ことにより配線が切れることを指し、これを防止するた
めには、配線の電流密度を配線材料によって定まる値以
下にしておく必要がある。

【００５８】ここで、図８のＲＣ直列回路を電流のモデ
ルとして計算する。

【００５９】時間ｔ1 （＝１／ｆ）までの電流の平均を
計算すると ｉavg ＝Ｖ・Ｃ・ｆ（１−ｅ^-1/RCf） となる。物質には流すことのできる電流密度の上限（Ｊ
0 ）が決っている。電流密度は電流を断面積で割った値
であるから、配線幅、高さをそれぞれＷ，Ｈとして Ｊ0 ＝ｉavg ／Ｗ・Ｈ Ｃ＝Ｃint ＋Ｃfo Ｃint ＝Ｗ・Ｌ・εox／ｔox ただし、Ｌは配線長、εoxは誘電率、ｔoxは配線導体間
の絶縁膜厚である。これらよりｅ^x の部分を一次近似し
てＷの下限を求めると次のようになる。

【００６０】ここで、 Φ＝ｆ・Ｖ・Ｃfo・ｔox（１−ｅ^{-1/R・Ｃfo・ｆ}） Ψ＝Ｊo・Ｈ・ｔox−ｆ・Ｌ・εox・Ｖ(1−(1＋(1／Ｒ・
Ｃfo・ｆ))ｅ^{-1/RCfo ・ｆ}） とおくと、 Ｗelec≧Φ／Ψ となる。この配線幅を当該ネットの配線幅として設定す
る。

【００６１】（４） ネットの配線幅をΔＷ変化させた
時の遅延の変化量（ΔＤi ）は配線幅の変化量をΔＷと
すると以下のように表すことができる。

【００６２】 ΔＤi ＝Ｒon・ΔＣin＝Ｒon・ΔＷ・Ｌ・εox／ｔox （５） 遅延の変化に基づきスラックの再計算と再割当
てを行う。

【００６３】（６） パス遅延があらかじめ定めた値以
下に減少しているならば終了する。

【００６４】（７） パス遅延がこれ以上改善されなく
なるまで（２）〜（６）の処理を繰返す。

【００６５】

【発明の効果】本発明によれば、レイアウト後の遅延解
析の情報を用いることにより遅延を精度良く見積もるこ
とができるため、効率的に遅延時間の最適化を行うこと
が可能となる。

【００６６】このとき、パス上の各セルに対して、遅延
が最小となる駆動力を計算し、ライブラリ情報から最適
な駆動力を持つセルを選ぶことで、効率良く遅延を減少
させることができる。実際の変更前に、見積もった遅延
の改善度を用いて処理順序を決めることで、効果の高い
部分を優先して処理することができ、必要のない部分ま
で変更することがない。

【００６７】また、本発明によれば、セルの駆動力変更
に併せて配線幅の調整も行うことにより配線部の電流増
加に伴うエレクトロマイグレーションの発生を防止する
こともできる。

【００６８】さらに本発明では、論理セルのサイズの最
適化と共に、配線をエレクトロマイグレーションを起こ
さない最小の線幅にすることで、遅延改善と同時に回路
の信頼性をあげることができる。

【００６９】また、もっとも配線容量が小さい状態のた
め、遅延を減少させるための論理セルのサイズの変更も
最低限で済むようになる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る設計処理方法の要部を
なすＥＣＯ処理の内容を示すフローチャート。

【図２】図１に示すセルの駆動力変更処理の各種態様を
示す説明図。

【図３】セルの駆動力変更処理のうちバッファ挿入処理
の一具体例を示す説明図。

【図４】セルの駆動力変更処理のうちバッファ挿入処理
の他の具体例を示す説明図。

【図５】セルの駆動力と遅延改善度との関係を示すグラ
フ。

【図６】本発明の他の実施例に係る設計処理方法の要部
をなすＥＣＯ処理の内容を示すフローチャート。

【図７】ＣＭＯＳゲートアレイのセルのＲＣ等価回路モ
デルを示す回路図。

【図８】具体的なセルのＲＣ等価回路モデルを示す回路
図。

【図９】ＲＣ等価回路の過渡応答特性を示すグラフ。

【図１０】図１及び図６に示すＥＣＯ処理を含む設計処
理全体のフローチャート。

【図１１】従来の設計処理全体のフローチャート。

【符号の説明】

Ｓ１０１，Ｓ６０１ クリティカルパス抽出処理 Ｓ１０２，Ｓ６０２ ネットスラック及び遅延時間の計
算を含むライブラリ情報生成処理 Ｓ１０３，Ｓ６０３ 処理対象クリティカルパス選定処
理 Ｓ１０４，Ｓ６０４ 着目セル選定処理 Ｓ１０５ 駆動力変更処理 Ｓ１０６，Ｓ６０７ ネットスラック及び遅延時間の再
計算処理 Ｓ１０７，Ｓ６０８ 改善度判定処理 Ｓ１０８，Ｓ６０９ クリティカルパス毎の終了判定処
理 Ｓ１０９，Ｓ６１０ 最終終了判定処理 Ｓ６０５ セル最適化処理 Ｓ６０６ 配線幅最適化処理 ＳＡ０１ 論理設計処理 ＳＡ０２ レイアウト処理 ＳＡ０３ 配置配線処理 ＳＡ０４ ＥＣＯ処理 ２０１，２０５，３０１ 着目セル ２０２ 着目セルと論理的に等価でサイズの大きなセル ２０３ 着目セルと同一セルの複数個並列接続回路 ２０４，２０８，３０４，４０５ バッファセル ２０６，３０２，４０２ 着目セルの負荷側セルのうち
クリティカルパスに属するセル ２０７１，２０７２，３０３，４０３ クリティカルパ
スに属さないセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】回路の論理設計によってネットリストを生
   成する段階と、 前記ネットリストに従ってセルの配置及び配線に関する
   レイアウト情報を生成する段階と、 前記仮レイアウト情報の示す回路からクリティカルパス
   を抽出し、そのクリティカルパスを構成する各セルと論
   理的に等価なセルの集合とからなるライブラリ情報を生
   成する段階と、 前記クリティカルパスを構成する各パスの構成セルにつ
   いて、当該セルの配線負荷容量は固定とし、かつファン
   アウト負荷容量を、当該セルと論理的に等価で入力容量
   が最大のものを使用し、しかも当該セルを駆動する別の
   パス構成セルの駆動力は最小のものを使用したとの条件
   下で遅延時間を最も減少させる着目セルと論理的に等価
   なセルを検出する段階と、 該着目セルを変更した場合に遅延時間が減少増大する周
   辺のパスについては新たなクリティカルパスを生成しな
   いという制約の下で前記着目セルの変更可能な駆動力の
   範囲を計算する段階と、 その範囲内で前記ライブラリ情報を参照することにより
   当該駆動力にもっとも近い駆動力を持つように当該セル
   の駆動力を変更する段階とを備えたことを特徴とする半
   導体集積回路の設計処理方法。
2. 【請求項２】前記セルの駆動力変更の後にこのセル変更
   段階によって生成されたレイアウト情報のセルのサイズ
   を固定した状態でのエレクトロマイグレーションに関す
   る制約条件から求まる配線幅を回路の配線幅として決定
   する段階を備えたことを特徴とする請求項１記載の半導
   体集積回路の設計処理方法。